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CN112420497B - 半导体结构和制造半导体结构的方法 - Google Patents

半导体结构和制造半导体结构的方法 Download PDF

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CN112420497B
CN112420497B CN202010698144.4A CN202010698144A CN112420497B CN 112420497 B CN112420497 B CN 112420497B CN 202010698144 A CN202010698144 A CN 202010698144A CN 112420497 B CN112420497 B CN 112420497B
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Abstract

本公开提供用于制造半导体结构的方法。该方法包括：形成复数晶粒区域在半导体基底上；经由第一掩模，形成第一特征在每一晶粒区域的第一产品区域；经由第二掩模，形成第二特征在每一晶粒区域的第二产品区域；经由第三掩模，形成第三特征在每一晶粒区域的一第三产品区域；经由第四掩模，形成第四特征在每一晶粒区域的一第四产品区域；以及经由第一、第二、第三与第四掩模，形成第五特征在每一晶粒区域的第一、第二、第三与第四产品区域之间的对准区域。第一产品区域没有第二特征、第三特征和第四特征。

Description

半导体结构和制造半导体结构的方法
技术领域
本公开实施例涉及半导体结构，且特别涉及制造半导体结构的方法。
背景技术
集成电路(IC)变得越来越重要。使用集成电路的应用已被数百万人使用。这些应用的示范例包括手机、智能手机、平板电脑、膝上型电脑、笔记本电脑、个人数字助理(PDA)、无线电子邮件终端、数字音乐(MP3)音频和视频播放器以及便携式无线网页(Web)浏览器。集成电路越来越多地包括功能强大且高效的板上(on-board)数据存储以及用于信号控制和处理的逻辑电路。
由于整合密度和各种电子部件的复杂性的不断提高，半导体工业经历了快速的增长。当功能和复杂性增加时，集成电路的面积就会增加。
发明内容
本公开实施例提供一种制造半导体结构的方法。该方法包括：形成半导体基底；形成复数晶粒区域在半导体基底上，其中晶粒区域是由复数切割道而互相隔开；经由一第一掩模，形成复数第一特征在一材料层的每一晶粒区域的一第一产品区域；经由一第二掩模，形成复数第二特征在材料层的每一晶粒区域的一第二产品区域；经由一第三掩模，形成复数第三特征在材料层的每一晶粒区域的一第三产品区域；经由一第四掩模，形成复数第四特征在材料层的每一晶粒区域的一第四产品区域；以及经由第一掩模、第二掩模、第三掩模与第四掩模，形成复数第五特征在材料层的每一晶粒区域的第一产品区域、第二产品区域、第三产品区域与第四产品区域之间的一对准区域。第一产品区域相邻于第二产品区域和第三产品区域并物理性接触，以及第一产品区域没有第二特征、第三特征和第四特征。
再者，本公开实施例提供一种半导体结构。半导体结构包括复数产品区域、复数对准区域、复数第一特征与复数第二特征。产品区域位于一半导体基底上。对准区域位于半导体基底上。第一特征形成在半导体基底上的材料层。第二特征形成在半导体基底上的材料层。每一对准区域是设置在一组的四个产品区域之间，以及该组中的每一产品区域与其他两个产品区域相邻并物理性接触。第一特征延伸跨过该组的两个相邻产品区域，而第二特征是设置于该组的产品区域内。第一特征的宽度等于第二特征的宽度。
再者，本公开实施例提供一种半导体结构。半导体结构包括复数产品区域与复数对准区域。产品区域位于半导体基底上。对准区域位于半导体基底上。每一对准区域都设置于一组的四个产品区域之间，以及该组中的每一产品区域都与其他两个产品区域相邻并物理性接触。产品区域设置在第一阵列的行和列中，以及对准区域设置在第二阵列的行和列中。第一阵列和第二阵列具有相同的中心点。
附图说明
图1是显示根据本公开一些实施例所述的微影系统的示意图。
图2是显示根据本公开一些实施例所述的半导体芯片的平面图。
图3是显示根据本公开一些实施例所述的半导体结构的平面图。
图4是显示根据本公开一些实施例所述的制造图3的半导体结构的工艺流程图。
图5A是显示根据本公开一些实施例所述的对应于图3的产品区域210A_1和对准区域220A的掩模。
图5B是显示根据本公开一些实施例所述的对应于图3的产品区域210A_2和对准区域220A的掩模。
5C图是显示根据本公开一些实施例所述的对应于图3的产品区域210A_3和对准区域220A的掩模。
图5D是显示根据本公开一些实施例所述的对应于图3的产品区域210A_4和对准区域220A的掩模。
图6是显示根据本公开一些实施例所述的图3中对准区域的平面图。
图7是显示根据本公开一些实施例所述的半导体结构的平面图。
图8A是显示根据本公开一些实施例所述的对应于图7的产品区域210B_5的掩模。
图8B是显示根据本公开一些实施例所述的对应于图7的产品区域210B_6的掩模。
图8C是显示根据本公开一些实施例所述的对应于图7中产品区域210B_4的掩模。
图8D是显示根据本公开一些实施例所述的对应于图7中产品区域210B_2的掩模。
图8E是显示根据本公开一些实施例所述的对应于图7中产品区域210B_8的掩模。
图9是显示根据本公开一些实施例所述的基板上晶圆上芯片结构的剖面图。
附图标记说明：
10：微影系统
11：极紫外光发射源装置
12：光源
13：极紫外光扫描器
14：照明器
16：掩模平台
18,18_1-18_9：掩模
20：投影光学模块
22：半导体基底
24：基底平台
26：气体供应模块
100：半导体芯片
110,510a-510c：晶粒
120：切割道
200A,200B：半导体结构
220A,220B_1-220B_4：对准区域
210A_1-210A_4,210B_1-210B_9：产品区域
230_1-230_4,232,234,238,336：电路特征
250_1-250_6：主要场区
251_1-251_4：掩模特征
252,252_1-252_4,252_5a-252_5d,252_6a-252_6b：拼接区域
253_1-253_6：外围场区
254,254_1-254_4,254_6a-254_6b：标记区域
256_1-256_4：标记区域
258_1-258_4：标记区域
265_1-265_6：标记区域
310a-310d：拼接计量区
360,370,380,390：重叠计量区
311,312,313,314：对准标记
500：基板上晶圆上芯片结构
512,522,532：焊球
515：封装材料
520：中介层
530：封装基板
Col1-Col3：列
Row1-Row3：行
S410-S480：操作
具体实施方式
为让本公开的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下：以下的公开内容提供许多不同的实施例或范例以实施本公开的不同特征。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。另外，以下公开书不同范例可能重复使用相同的参考符号及/或标记。这些重复为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
下文描述实施例的各种变化。通过各种视图与所示出的实施例，类似的元件标号用于标示类似的元件。应可理解的是，额外的操作步骤可实施于所述方法之前、之间或之后，且在所述方法的其他实施例中，可以取代或省略部分的操作步骤。
此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。举例来说，若图示中的元件翻转时，原来某一元件位于另一元件下方的叙述将转变为某一元件位于另一元件上方。如此一来，“下方”可定义为“上方”与“下方”。另一方面，元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。
根据各种示例性实施例，提供了集成电路(IC)的各种半导体结构。讨论了一些实施例的一些变型。贯穿各种图示和说明性实施例，相似的参考标号是用于指示相似的元件。
图1是显示根据本公开一些实施例所述的微影系统10的示意图。微影系统10配置以执行具有个别放射源和曝光模式的微影曝光工艺。
微影系统10包括光源12、照明器14、掩模平台16、投影光学模块(或投影光学盒(POB))20、基底平台24以及气体供应模块26。在一些实施例中，光源12以及气体供应模块26是设置在极紫外光(EUV)发射源装置11中。此外，照明器14、掩模平台16、投影光学模块20、以及基底平台24是设置在极紫外光扫描器13中。微影系统10的器件可以被添加或省略，且本公开不应限于实施例。
光源12配置以产生具有波长范围在大约1nm至大约100nm之间的放射线。在一些实施例中，光源12能够产生具有中心波长大约13.5nm的极紫外光放射线(或光)。在这样的实施例中，光源12亦被称为极紫外光光源。在一些实施例中，光源12可用于执行任何来自激发目标材料的高强度光子放射。
照明器14包括各种折射光学组件，例如单透镜、或具有多个透镜(波带片)的透镜系统、或选择地反射光学装置(用于极紫外光微影系统)，例如单一反射镜或具有多个反射镜的反射镜系统，以便引导来自光源12的光至掩模平台16，特别是固定在掩模平台16上的掩模18。在本实施例中，光源12在极紫外光波长范围中产生光，且采用反射光学器件。
掩模平台16配置以固定掩模18。在一些实施例中，掩模平台16包括静电吸座(电子吸座)以固定掩模18。这是因为气体分子会吸收极紫外光，所以用于极紫外光微影图案化的微影系统保持在真空环境中，以避免损失极紫外光强度。在本实施例中，术语掩模、掩模(photomask)以及倍缩掩模(reticle)可互换使用。
在一些实施例中，掩模18是铬(Cr)掩模。在一些实施例中，掩模18是反射掩模(reflective mask)。掩模18的一个示例性结构包括具有合适材料的基底，例如低热膨胀材料(LTEM)或熔融石英。在各种实施例中，低热膨胀材料包括掺杂二氧化硅(SiO2)的二氧化钛(TiO2)或其他具有低热膨胀的合适材料。在一些实施例中，掩模18的给定暴露区域是由EUV扫描器13所限制。
在一些实施例中，掩模18包括沉积在基底上的反射多层。反射多层包括多个膜对，例如钼-硅(Mo/Si)膜对(例如，每一个膜对中硅层上方或下方的钼层)。或者，反射多层可包括钼-铍(Mo/Be)膜对，或可配置以高度地反射极紫外光的其他合适材料。掩模18可还包括设置在反射多层上、用于保护的覆盖层，例如钌(Ru)。掩模18还包括沉积在反射多层上的吸收层，例如硼氮化钽(TaBN)层。吸收层图案化以定义出集成电路的层。或者，可在反射多层上沉积另一个反射层，且将另一个反射层图案化以定义集成电路的层，从而形成极紫外光相移掩模。
投影光学模块(或投影光学盒)20配置以提供图案化的光束，并将图案化的光束投射至半导体基底22上，以便将掩模18的图案成像至固定在微影系统10的基底平台24上的半导体基底22上。在一些实施例中，投影光学模块20具有折射光学器件(例如用于紫外光(UV)微影系统)或选择地反射光学器件(例如用于极紫外光(EUV)微影系统)。来自掩模18所引导带有掩模上定义的图案的图像的光，由投影光学模块20所收集。在一些实施例中，照明器14以及投影光学模块20统称为微影系统10的光学模块。
半导体基底22是半导体晶圆，且半导体晶圆可由硅或其他半导体材料制成。或者或除此之外，半导体基底22可包括其他基本半导体材料，例如锗(Ge)。在一些实施例中，半导体基底22由化合物半导体制成，例如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)、或磷化铟(InP)。在一些实施例中，半导体基底22由合金半导体制成，例如硅化锗(SiGe)、碳化硅锗(SiGeC)、磷化镓砷(GaAsP)、或磷化镓铟(GaInP)。在一些其他实施例中，半导体基底22可为绝缘层上覆硅(SOI)或绝缘体上覆锗(GOI)基底。
半导体基底22可具有各种装置元件。在半导体基底22中形成的装置元件的范例包括晶体管(例如金属氧化物半导体场效晶体管(MOSFET)、互补式金属氧化物半导体(CMOS)晶体管、双极性晶体管(BJT)、高电压晶体管、高频率晶体管、p通道及/或n通道场效晶体管(PFET/NFET)等)、二极管及/或其他适用元件。执行各种工艺以形成装置元件，例如沉积、蚀刻、布植、光微影、退火及/或其他合适的工艺。在一些实施例中，半导体基底22涂布对极紫外光敏感的光阻层(resist layer)。包括上述的各种组件整合在一起，是操作以执行微影曝光工艺。
微影系统10可还包括其他模块、或与其他模块整合(或耦接)。例如，气体供应模块26配置以提供氢气至光源12，以便减少光源12的污染。
图2是显示根据本公开一些实施例所述的半导体芯片100的平面图。半导体芯片100包括在半导体基底22上方的多个晶粒(die)110，并且晶粒110的晶粒区域是由多个切割道(scribe line)120而彼此分离。切割道120形成在晶粒110的外侧并且围绕晶粒110。此外，每一晶粒110包括晶粒密封环(seal ring)(未显示)，使得当提供半导体芯片100进行组装时，相应地保护每个晶粒。晶粒区域的晶粒密封环形成在晶粒110和切割道120之间，使得在切割半导体芯片100时，晶粒密封环可以用作阻挡壁，以保护晶粒110免受外部应力。通过使用切割器沿着切割道120将半导体芯片100切割成个别晶粒110以执行切割操作。
图3是显示根据本公开一些实施例所述的半导体结构200A的平面图。半导体结构200A是半导体芯片(例如图2的半导体芯片100)的晶粒(例如图2的晶粒110)。主动元件和/或无源元件形成在晶粒内，以及绝缘和导电层形成在半导体基底(例如图2的半导体基底22)上。
半导体结构200A包括四个产品区域210A_1至210A_4和对准区域220A。产品区域210A_1至210A_4安排在阵列的行Row1和Row2以及列Col1和Col2中。例如，产品区域210A_1和210A_2安排在阵列的第一行Row1中，以及产品区域210A_1与产品区域210A_2相邻并物理性接触(实际接触)。此外，产品区域210A_1和210A_3布置在阵列的第一列Col1中，以及产品区域210A_1与产品区域210A_3相邻并物理性接触。
对图3的半导体结构200A而言，沿着X方向的边长是W1，而沿着Y方向的边长是H1。在一些实施例中，沿着Y方向的边长(例如高度或长度)是小于沿着X方向的边长(例如宽度)，即H1＜W1。在一些实施例中，半导体结构200A的最长边(例如沿着X方向的边长)是大于掩模中给定暴露区域的最长边。例如，传统掩模的面积为33mm×26mm，以及半导体结构200A的最长边(例如沿着X方向的边长)是大于33毫米。因此，不能通过使用单一掩模来形成半导体结构200A。换句话说，半导体结构200A的面积是大于单一掩模的面积，以及半导体结构200A是通过将多个掩模拼接(stitching)在一起而形成。此外，每一产品区域210A_1至210A_4沿着X方向的边长大约是W1的一半(例如W1/2)，而每一产品区域210A_1至210A_4沿着Y方向的边长大约是H1的一半(例如H1/2)。在一些实施例中，产品区域210A_1至210A_4具有相似的形状和相似的尺寸区域。
每一个产品区域210A_1至210A_4可包括多个半导体元件，例如晶体管、电阻、电感、电容等。此外，通过在相应的微影工艺中使用各自的掩模来形成每一个产品区域210A_1至210A_4。产品区域210A_1至210A_4安排在阵列的行和列中，以及对准区域220A是安排在阵列的中心。对准区域220A是设置在产品区域210A_1至210A_4之间，并且接触产品区域210A_1至210A_4。
对准区域220A是形成对准标记的地方，下面将描述对准标记。此外，在各种微影工艺中，通过使用与产品区域210A_1至210A_4相对应的掩模来形成对准区域220A。对准区域220A可具有任何形状。在图3中，对准区域220A具有正方形的形状。在一些实施例中，对准区域220A具有矩形形状。
在半导体结构200A中，由产品区域210A_1至210A_4形成的阵列中的行和列的数量为2，以及对准区域的数量等于(2-1)2，即一个对准区域220A。
图4是显示根据本公开一些实施例所述的制造图3的半导体结构200A的工艺流程图。
在操作S410中，在半导体基底(例如图2的半导体基底22)上的产品区域210A_1至210A_4的介电层(未显示)上形成光阻(或称为光刻胶)(未显示)。
在操作S420中，通过图1的微影系统10与图5A的掩模18_1对产品区域210A_1和对准区域220A的光阻执行第一微影曝光工艺。在第一微影曝光工艺中，根据掩模18_1中存在的特征，图5A的掩模18_1被用于暴露产品区域210A_1和对准区域220A的光阻。
参考图5A，图5A是显示根据本公开一些实施例所述的对应于图3的产品区域210A_1和对准区域220A的掩模18_1。掩模18_1包括对应于产品区域210A_1的主要场区250_1和与对应于对准区域220A的拼接区域252_1。拼接区域252_1是晶粒内重叠方框，并且安排在主要场区250_1的右下角并接触主要场区250_1。主要场区250_1包括多个掩模特征251_1。掩模特征251_1对应于要在半导体结构200A中形成的电路特征，且当形成电路特征时，主要场区250_1所暴露的区域在曝光工艺中不会与其他掩模的暴露区域重叠。
在掩模18_1的主要场区250_1中，掩模特征251_1可以是透明区域包围的不透明的，也可以是不透明区域包围的透明的，这取决于它们是用来曝光正性光阻还是负性光阻。例如，如果掩模特征251_1是用于曝光正性光阻，则掩模特征251_1将是透明的。如果掩模特征251_1是用于曝光负性光阻，则掩模特征251_1将是不透明的。
在掩模18_1中，拼接区域252_1包括多个对准标记(未显示)。对准标记对应于将形成用于验证多个掩模的拼接结果的对准特征。因此，当形成对准标记时，在曝光工艺中，拼接区域252_1所暴露的区域会重叠于其他掩模的暴露区域，这将详细描述于后。
在图5A中，掩模18_1还包括外围场区253_1。在一些实施例中，主要场区250_1和拼接区域252_1被外围场区253_1所包围。此外，掩模18_1还包括在外围场区253_1内的标记区域254_1、256_1和258_1。标记区域254_1、256_1和258_1靠近主要场区250_1，并通过外围场区253_1与主要场区250_1隔开。
每一标记区域254_1、256_1和258_1包括多个对准标记(未显示)。对准标记对应于将形成在切割道(例如图2的切割道120)中的对准特征。在一些实施例中，标记区域256_1被安排在靠近主要场区250_1的左上角。当形成对准标记时，在曝光工艺中，标记区域256_1所暴露的区域不会重叠于其他掩模的暴露区域。此外，标记区域254_1和258_1分别安排在靠近主要场区250_1的左下角和右上角。当形成对准标记时，在曝光工艺中，标记区域254_1和258_1所曝光的区域会重叠于其他掩模的曝光区域，这将详细描述于后。
在图5A中，掩模18_1还包括在外围场区253_1内的标记区域265_1。每一标记区域265_1包括多个对准标记(未显示)，且标记区域265_1被安排远离主要场区250_1。在一些实施例中，标记区域265_1可包括用于掩模18_1的层间对准标记，和/或其他基准(fiducial)特征(不是集成电路的一部分但是仍然是掩模的一部分的标记，例如标志和文字)。
标记区域265_1和标记区域254_1、256_1和258_1的对准标记可以是不透明的并被透明区域包围，也可以是透明的被不透明区域包围，这取决于它们是用来曝光正性光阻还是负性光阻。例如，如果对准标记用于曝光正性光阻，则对准标记将是透明的。如果对准标记用于曝光负性光阻，则对准标记将是不透明的。
参考回图4的工艺流程，在操作S430中，通过图1的微影系统10与图5B的掩模18_2对产品区域210A_2和对准区域220A的光阻执行第二微影曝光工艺。在第二次微影曝光工艺中，根据掩模18_2中存在的特征，图5B的掩模18_2是用于暴露产品区域210A_2和对准区域220A的光阻。
参考图5B，图5B是显示根据本公开一些实施例所述的对应于图3的产品区域210A_2和对准区域220A的掩模18_2。掩模18_2包括主要场区250_2和拼接区域252_2。拼接区域252_2是晶粒内重叠方框，并且安排在主要场区250_2的左下角并接触主要场区250_2。主要场区250_2包括多个掩模特征251_2。掩模特征251_2对应于要在半导体结构200A中形成的电路特征，且当形成电路特征时，主要场区250_2所暴露的区域在曝光工艺中不会重叠于其他掩模的暴露区域。例如，由主要场区250_2暴露的区域不会重叠于图5A中掩模18_1的主要场区250_1所暴露的区域。
如先前所描述，主要场区250_2的掩模特征251_2可以是不透明的并被透明区域包围，也可以是透明的被不透明区域包围，这取决于它们是用来曝光正性光阻还是负性光阻。
在掩模18_2中，拼接区域252_2包括多个对准标记(未显示)。对准标记对应于将形成用于验证多个掩模的拼接结果的对准特征。因此，当形成对准标记时，在第二微影曝光工艺(图4的操作S430)中由拼接区域252_2所曝光的区域会重叠于在第一微影曝光工艺(图4的操作S420)中由拼接区域252_1所曝光的区域。
在图5B中，掩模18_2还包括外围场区253_2。在一些实施例中，主要场区250_2和拼接区域252_2被外围场区253_2所包围。此外，掩模18_2还包括在外围场区253_2内的标记区域254_2、256_2和258_2。标记区域254_2、256_2和258_2靠近主要场区250_2，并通过外围场区253_2与主要场区250_2隔开。
每一标记区域254_2、256_2和258_2包括多个对准标记(未显示)。对准标记对应于将形成在切割道(例如图2的切割道120)中的对准特征。在一些实施例中，标记区域256_2被安排在靠近主要场区250_2的右上角。当形成对准标记时，在曝光工艺中，标记区域256_2所暴露的区域不会重叠于其他掩模的暴露区域。此外，标记区域254_2和258_2分别安排在靠近主要场区250_1的右下角和左上角。当形成对准标记时，在曝光工艺中，标记区域254_2和258_2所曝光的区域会重叠于其他掩模的曝光区域。例如，在第二微影曝光工艺(图2的操作S430)中标记区域258_2所曝光的区域会重叠于由在第一微影曝光工艺(图2的操作S420)中图5A的标记区域258_1所曝光的区域。
在图5B中，掩模18_2还包括在外围场区253_2内的标记区域265_2。每一标记区域265_2包括多个对准标记(未显示)，且标记区域265_2被安排远离主要场区250_2。如先前所描述，标记区域265_2可包括层间对准标记和/或其他基准特征。
在图5B中，标记区域265_2和标记区域254_2、256_2和258_2的对准标记可以是不透明的并被透明区域包围，也可以是透明的被不透明区域包围，这取决于它们是用来曝光正性光阻还是负性光阻。
参考回图4的工艺流程，在操作S440中，通过图1的微影系统10与图5C的掩模18_3对产品区域210A_3和对准区域220A的光阻执行第三微影曝光工艺。在第三次微影曝光工艺中，根据掩模18_3中存在的特征，图5C的掩模18_3是用于暴露产品区域210A_3和对准区域220A的光阻。
参考图5C，图5C是显示根据本公开一些实施例所述的对应于图3的产品区域210A_3和对准区域220A的掩模18_3。掩模18_3包括主要场区250_3和拼接区域252_3。拼接区域252_3是晶粒内重叠方框，并且安排在主要场区250_3的右上角并接触主要场区250_3。主要场区250_3包括多个掩模特征251_3。掩模特征251_3对应于要在半导体结构200A中形成的电路特征，且当形成电路特征时，在曝光工艺中，主要场区250_3所暴露的区域不会重叠于其他掩模的暴露区域。例如，由主要场区250_3暴露的区域不会重叠于图5A中掩模18_1的主要场区250_1以及图5B中掩模18_2的主要场区250_2所暴露的区域。
如先前所描述，主要场区250_3的掩模特征251_3可以是不透明的并被透明区域包围，也可以是透明的被不透明区域包围，这取决于它们是用来曝光正性光阻还是负性光阻。
在掩模18_3中，拼接区域252_3包括多个对准标记(未显示)。对准标记对应于将形成用于验证多个掩模的拼接结果的对准特征。因此，当形成对准标记时，在第三微影曝光工艺(图4的操作S440)中由拼接区域252_3所曝光的区域会重叠于在第一微影曝光工艺(图4的操作S420)中由拼接区域252_1所曝光的区域以及在第二微影曝光工艺(图4的操作S430)中由拼接区域252_2所曝光的区域。
在图5C中，掩模18_3还包括外围场区253_3。在一些实施例中，主要场区250_3和拼接区域252_3被外围场区253_3所包围。此外，掩模18_3还包括在外围场区253_3内的标记区域254_3、256_3和258_3。标记区域254_3、256_3和258_3靠近主要场区250_3，并通过外围场区253_3与主要场区250_3隔开。
每一标记区域254_3、256_3和258_3包括多个对准标记(未显示)。对准标记对应于将形成在切割道(例如图2的切割道120)中的对准特征。在一些实施例中，标记区域256_3被安排在靠近主要场区250_3的左下角。当形成对准标记时，在曝光工艺中，标记区域256_3所暴露的区域不会重叠于其他掩模的暴露区域。此外，标记区域254_3和258_3分别安排在靠近主要场区250_3的左上角和右下角。当形成对准标记时，在曝光工艺中，标记区域254_3和258_3所曝光的区域会重叠于其他掩模的曝光区域。例如，在第三微影曝光工艺(图2的操作S440)中标记区域254_3所曝光的区域会重叠于由在第一微影曝光工艺(图2的操作S420)中图5A的标记区域254_1所曝光的区域。
在图5C中，掩模18_3还包括在外围场区253_3内的标记区域265_3。每一标记区域265_3包括多个对准标记(未显示)，且标记区域265_3被安排远离主要场区250_3。如先前所描述，标记区域265_3可包括层间对准标记和/或其他基准特征。
在图5C中，标记区域265_3和标记区域254_3、256_3和258_3的对准标记可以是不透明的并被透明区域包围，也可以是透明的被不透明区域包围，这取决于它们是用来曝光正性光阻还是负性光阻。
参考回图4的工艺流程，在操作S450中，通过图1的微影系统10与图5D的掩模18_4对产品区域210A_4和对准区域220A的光阻执行第四微影曝光工艺。在第四次微影曝光工艺中，根据掩模18_4中存在的特征，图5D的掩模18_4是用于暴露产品区域210A_4和对准区域220A的光阻。
参考图5D，图5D是显示根据本公开一些实施例所述的对应于图3的产品区域210A_4和对准区域220A的掩模18_4。掩模18_4包括主要场区250_4和拼接区域252_4。拼接区域252_4是晶粒内重叠方框，并且安排在主要场区250_4的左上角并接触主要场区250_4。主要场区250_4包括多个掩模特征251_4。掩模特征251_4对应于要在半导体结构200A中形成的电路特征，且当形成电路特征时，主要场区250_4所暴露的区域在曝光工艺中不会重叠于其他掩模的暴露区域。例如，由主要场区250_4暴露的区域不会重叠于图5A中掩模18_1的主要场区250_1所暴露的区域、图5B中掩模18_2的主要场区250_2所暴露的区域以及图5C中掩模18_3的主要场区250_3所暴露的区域。
如先前所描述，主要场区250_4的掩模特征251_4可以是不透明的并被透明区域包围，也可以是透明的被不透明区域包围，这取决于它们是用来曝光正性光阻还是负性光阻。
在掩模18_4中，拼接区域252_4包括多个对准标记(未显示)。对准标记对应于将形成用于验证多个掩模的拼接结果的对准特征。因此，当形成对准标记时，在第四微影曝光工艺(图4的操作S450)中由拼接区域252_4所曝光的区域会重叠于在第一微影曝光工艺(图4的操作S420)中由拼接区域252_1所曝光的区域、在第二微影曝光工艺(图4的操作S430)中由拼接区域252_2所曝光的区域以及在第三微影曝光工艺(图4的操作S440)中由拼接区域252_3所曝光的区域。
在图5D中，掩模18_4还包括外围场区253_4。在一些实施例中，主要场区250_4和拼接区域252_4被外围场区253_4所包围。此外，掩模18_4还包括在外围场区253_4内的标记区域254_4、256_4和258_4。标记区域254_4、256_4和258_4靠近主要场区250_4，并通过外围场区253_4与主要场区250_4隔开。
每一标记区域254_4、256_4和258_4包括多个对准标记(未显示)。对准标记对应于将形成在切割道(例如图2的切割道120)中的对准特征。在一些实施例中，标记区域256_4被安排在靠近主要场区250_4的右下角。当形成对准标记时，在曝光工艺中，标记区域256_4所暴露的区域不会重叠于其他掩模的暴露区域。此外，标记区域254_4和258_4分别安排在靠近主要场区250_4的右上角和左下角。当形成对准标记时，在曝光工艺中，标记区域254_4和258_4所曝光的区域会重叠于其他掩模的曝光区域。例如，在第四微影曝光工艺(图2的操作S450)中标记区域254_4所曝光的区域会重叠于由在第二微影曝光工艺(图2的操作S430)中图5B的标记区域254_2所曝光的区域。此外，在第四微影曝光工艺(图2的操作S450)中标记区域258_4所曝光的区域是重叠于由在第三微影曝光工艺(图2的操作S440)中图5C的标记区域258_3所曝光的区域。
在图5D中，掩模18_4还包括在外围场区253_4内的标记区域265_4。每一标记区域265_4包括多个对准标记(未显示)，且标记区域265_4被安排远离主要场区250_4。如先前所描述，标记区域265_4可包括层间对准标记和/或其他基准特征。
在图5D中，标记区域265_4和标记区域254_4、256_4和258_4的对准标记可以是不透明的并被透明区域包围，也可以是透明的被不透明区域包围，这取决于它们是用来曝光正性光阻还是负性光阻。
参考回图4的工艺流程，在操作S460中，在半导体结构200A上执行光阻显影工艺。显影工艺可能只留下(或除去)那些已曝光的光阻部分，或是可能只留下那些未曝光的光阻部分。
在操作S470中，光阻的剩余部分会形成图案，且该图案是用作蚀刻掩模以蚀刻下面的介电层，从而在介电层中产生沟槽(未显示)。在一些实施例中，在介电层下方有蚀刻停止层，以及沟槽是形成在蚀刻停止层上方。接着，去除光阻。
在操作S480中，通过例如金属材料的导电材料来填充沟槽，可在沟槽中形成多个电路特征。因此，可形成半导体结构200A的多个金属线或导通孔。
参考回图3，在一些实施例中，在产品区域210A_1内沿着Y方向延伸的电路特征230_1是金属线，以及金属线是通过图5A的掩模18_1所形成。此外，与产品区域210A_3内沿着Y方向延伸的电路特征230_3也是金属线，以及金属线是通过图5C的掩模18_3所形成。再者，沿着Y方向延伸并跨过产品区域210A_1和210A_3的电路特征232也是金属线，且该金属线是通过图5A的掩模18_1与图5C的掩模18_3所形成。
在图3中，在产品区域210A_2内沿着Y方向延伸的电路特征230_2是金属线，且该金属线是通过图5B的掩模18_2所形成。此外，在产品区域210A_4中沿着Y方向延伸的电路特征230_4也是金属线，且该金属线是通过图5D的掩模18_4所形成。再者，沿着Y方向延伸并跨过产品区域210A_2和210A_4的电路特征234也是金属线，且该金属线是透通图5B的掩模18_2和图5D的掩模18_4所形成。
在一些实施例中，沿着X方向延伸并且跨过产品区域210A_1和210A_2的电路特征336也是金属线，且该金属线是通过图5A的掩模18_2与图5B的掩模18_2所形成。此外，沿着X方向延伸并跨过产品区域210A_3和210A_4的电路特征238也是金属线，且这些金属线是通过图5C的掩模18_4与图5D的掩模18_4所形成。
在一些实施例中，产品区域210A_1内电路特征230_1的宽度、产品区域210A_2内电路特征230_2的宽度、产品区域210A_3内电路特征230_3的宽度以及产品区域210A_4内电路特征230_4的宽度是相同的。此外，跨过产品区域210A_1和210A_3的电路特征232的宽度、跨过产品区域210A_2和210A_4的电路特征234的宽度、跨过产品区域210A_1和210A_2的电路特征336的宽度和跨过产品区域210A_3和210A_4的电路特征238的宽度是相同的。在一些实施例中，电路特征230_1、230_2、230_3和230_4的宽度是等于电路特征232、234、336和238的宽度。
图6是显示根据本公开一些实施例所述的图3中对准区域220A的平面图。在图6中，对准区域220A具有正方形。对准区域220A内的特征是作为对准标记。如先前所描述，通过使用掩模18_1至18_4的拼接区域252_1至252_4来形成对准区域220A的对准标记。此外，在对准区域220A中不会形成电路特征(例如图3的电路特征230_1至230_4、232、234、336或238)。
对准区域220A包括拼接计量区(metrology zone)310a至310d和重叠计量区360、370、380和390。拼接计量区310a至310d的对准标记是用于执行芯片内(in-chip)重叠测量，其用以比较在半导体结构200A的同一层中由不同的掩模所形成的对准标记。拼接计量区310a至310d的对准标记会形成芯片内对准图案，且可包括盒中盒(box-in-box)图案、叉中叉(cross-in-cross)图案、平行或邻接测试线和/或任何其他合适类型的对准标记。此外，拼接计量区310a至310d的对准标记可以相同或不同。
在图6中，拼接计量区310a是靠近图3的产品区域210A_1和210A_3之间的边界。拼接计量区310a的对准标记是用于在图5A的掩模18_1与第5C图的掩模18_3之间执行芯片内重叠测量。例如，在拼接计量区310a中，对准标记311是通过图5A的掩模18_1所形成，而对准标记313是通过图5C的掩模18_3所形成。因此，在芯片内重叠测量中可得到对准标记311和313之间沿着X方向的距离和沿着Y方向的距离，以便判断在对应于掩模18_1的第一微影曝光工艺与对应于掩模18_3的第三微影曝光工艺之间是否存在重叠位移(overlay-shift)。
图6的拼接计量区310b是靠近图3的产品区域210A_1和210A_2之间的边界。拼接计量区310b的对准标记是用于在图5A的掩模18_1与图5B的掩模18_2之间执行芯片内重叠测量。例如，在拼接计量区310b中，对准标记311是通过图5A的掩模18_1所形成，而对准标记312是通过图5B的掩模18_2所形成。因此，在芯片内重叠测量中可得到对准标记311和312之间沿着X方向的距离和沿着Y方向的距离，以便判断在对应于掩模18_1的第一微影曝光工艺与对应于掩模18_2的第二微影曝光工艺之间是否存在重叠位移。
图6的拼接计量区310c是靠近图3的产品区域210A_2和210A_4之间的边界。拼接计量区310c的对准标记是用于在图5B的掩模18_2与图5D的掩模18_4之间执行芯片内重叠测量。例如，在拼接计量区310c中，对准标记312是通过图5B的掩模18_2所形成，而对准标记314是通过图5D的掩模18_4所形成。因此，在芯片内重叠测量中可得到对准标记312和314之间沿着X方向的距离和沿着Y方向的距离，以便判断在对应于掩模18_2的第二微影曝光工艺与对应于掩模18_4的第四微影曝光工艺之间是否存在重叠位移。
图6的拼接计量区310d是靠近图3的产品区域210A_3和210A_4之间的边界。拼接计量区310d的对准标记是用于在图5C的掩模18_3与图5D的掩模18_4之间执行芯片内重叠测量。例如，在拼接计量区310d中，对准标记313是通过图5C的掩模18_3所形成，而对准标记314是通过图5D的掩模18_4所形成。因此，在芯片内重叠测量中可得到对准标记313和314之间沿着X方向的距离和沿着Y方向的距离，以便判断在对应于掩模18_3的第三微影曝光工艺与对应于掩模18_4的第四微影曝光工艺之间是否存在重叠位移。
在对准区域220A中，重叠计量区360、370、380和390的对准标记是用于执行重叠位移测量，其用以测量在半导体结构200A中产品区域210A_1至210A_4的不同层之间的重叠位移。例如，重叠计量区360的对准标记是安排在拼接计量区310a和310b之间，并且用于在产品区域210A_1中的不同层的掩模之间执行层到层(layer-to-layer)的重叠测量。
在一些实施例中，重叠计量区360、370、380和390的对准标记是用于进一步执行关键尺寸(CD)测量，而该关键尺寸测量可以测量半导体结构200A中每一产品区域210A_1至210A_4中的特征的关键尺寸。例如，重叠计量区360的对准标记是用于对对应于图5A的掩模18_1的特征执行关键尺寸测量。
在一些实施例中，对准区域220A内的每个特征是由与对准区域220A重叠的所对应的掩模而得到。换句话说，对准区域220A是在第一微影曝光工艺至第四微影曝光工艺中被曝光。此外，对准区域220A的每一特征在单一曝光工艺中是通过相对应的掩模被曝光。例如，每一对准标记311是利用图5A的掩模18_1执行第一微影曝光工艺而形成。
图7是显示根据本公开一些实施例所述的半导体结构200B的平面图。半导体结构200B是半导体芯片(例如图2的半导体芯片100)的晶粒(例如图2的晶粒110)。主动元件和/或无源元件形成在晶粒内，以及绝缘和导电层形成在半导体基底(例如图2的半导体基底22)上。
半导体结构200B包括九个产品区域210B_1至210B_9和四个对准区域220B_1至220B_4。产品区域210B_1至210B_9排列在阵列的行Row1至Row3和列Col1至Col3中。例如，产品区域210B_1至210B_3安排在阵列的第一行Row1中，而产品区域210B_1、210B_4和210B_7安排在阵列的第一列Col1中。
对图7的半导体结构200B而言，沿着X方向的边长是W2，而沿着Y方向的边长是H2。在一些实施例中，沿着Y方向的边长(例如高度或长度)是小于沿着X方向的边长(例如宽度)，即H2＜W2。在一些实施例中，半导体结构200B的最长边(例如沿着X方向的边长)是大于掩模中给定的暴露区域的最长边。例如，传统掩模的面积为33mm×26mm，而半导体结构200B的最长边(例如沿着X方向的边长)是大于33毫米。因此，不能通过使用单一掩模来形成半导体结构200B。换句话说，半导体结构200B的面积是大于单一掩模的面积，以及半导体结构200B会通过将多个掩模拼接在一起而形成。此外，每一产品区域210B_1至210B_9沿着X方向的边长约为W2的三分之一(例如W2/3)，而每一产品区域210B_1至210B_9沿着Y方向的边长约为H2的三分之一(例如H2/3)。
产品区域210B_1至210B_9中的每一个可以包括多个半导体元件，例如晶体管、电阻、电感、电容等。此外，通过在对应的微影工艺中使用各自的掩模来形成每个产品区域210B_1至210B_9。此外，每一产品区域内的电路特征(例如图3的电路特征230_1至230_4)，以及跨越两相邻产品区域的电路特征(例如图3的电路特征232、234、336和238)将省略。
如先前所描述，每一对准区域220B_1至220B_4是安排在一组的四个产品区域之间。例如，对准区域220B_1是安排在产品区域210B_1、210B_2、210B_4和210B_5的这组之间，而对准区域220B_2是安排在产品区域210B_2、210B_3、210B_5和210B_6的这组之间。此外，在各种微影工艺中，通过使用对应于四个相邻产品区域的掩模来形成对准区域220B_1至220B_4的对准标记。例如，对准区域220B_1的对准标记是通过使用对应于产品区域210B_1、210B_2、210B_4和210B_5这组的掩模所形成，而对准区域220B_2的对准标记是通过使用对应于产品区域210B_2、210B_3、210B_5和210B_6这组的掩模所形成。此外，对准区域220B_3的对准标记是通过使用对应于产品区域210B_4、210B_5、210B_7和210B_8这组的掩模所形成，而对准区域220B_4的对准标记是通过使用对应于产品区域210B_5、210B_6、210B_8和210B_9这组的掩模所形成。
对准区域220B_1至220B_4可具有任何形状。在图7中，对准区域220B_1至220B_4具有相同尺寸的正方形。在一些实施例中，对准区域220B_1至220B_4具有矩形形状。在一些实施例中，对准区域220B_1至220B_4具有相同的形状。在一些实施例中，对准区域220B_1至220B_4具有不同的形状。
在半导体结构200B中，由产品区域210B_1至210B_9所形成的阵列中的行数和列数为3，以及对准区域的数量等于(3-1)2，即四个对准区域220B_1至220B_4。
在一些实施例中，半导体结构200B的产品区域210B_1至210B_9是安排在第一阵列的行和列中，而半导体结构200B的对准区域220B_1至220B_4是安排在第二阵列的行和列中。在一些实施例中，第一阵列中的行数和列数相同。在一些实施例中，第一阵列中的行数和列数是不同的。此外，第二阵列的每一列中的对准区域的数量是等于第一阵列的行的数量减去一，而第二阵列的每一行中的对准区域的数量是等于第一阵列的列的数量减一。例如，图7中第一阵列的行数是3，而通过将三减去一，即3-1＝2，可得到第二阵列的每一列中对准区域的数量。此外，第一阵列和第二阵列在半导体结构200B中具有相同的中心点，例如产品区域210B_5的中心点。
通过图1的微影系统10与多个掩模可在半导体结构200B的光阻上执行各种微影曝光工艺。在图7中，产品区域210B_1、210B_3、210B_7和210B_9位于半导体结构200B的四个角中。例如，产品区域210B_1是位于半导体结构200B的左上角，以及使用具有区域分布相似于图5A中掩模18_1的掩模来暴露产品区域210B_1和对准区域220B_1的光阻。产品区域210B_3是位于半导体结构200B的右上角，以及使用具有区域分布相似于图5B中掩模18_2的掩模来暴露产品区域210B_3和对准区域220B_2的光阻。产品区域210B_7是位于半导体结构200B的左下角，以及使用具有区域分布相似于图5C中掩模18_3的掩模来暴露产品区域210B_7和对准区域220B_3的光阻。产品区域210B_9是位于半导体结构200B的右下角，以及使用具有区域分布相似于图5D中掩模18_4的掩模来暴露产品区域210B_9和对准区域220B_4的光阻。如先前所描述，产品区域210B_1、210B_3、210B_7和210B_9具有相似的形状和相似的尺寸区域。
在图7中，产品区域210B_5是位于半导体结构200B的中心，以及四个对准区域220B_1至220B_4是位于产品区域210B_5的四个角。此外，产品区域210B_2、210B_4、210B_6和210B_8是位于半导体结构200B的边缘。例如，产品区域210B_4是位于半导体结构200B的左边并在产品区域210B_1和210B_7之间，以及产品区域210B_8是位于半导体结构200B的下边并在产品区域210B_7与210B_9之间。另外，产品区域210B_6是位于半导体结构200B的右边并在产品区域210B_3和210B_9之间，以及产品区域210B_2是位于半导体结构200B的上边并在产品区域210B_1和210B_2之间。产品区域210B_2、210B_4、210B_5、210B_6和210B_8的掩模将描述于后。
在一些实施例中，产品区域210B_5的形状和尺寸区域是不同于半导体结构200B中的其他产品区域的形状和尺寸区域。在一些实施例中，产品区域210B_2、210B_4、210B_6和210B_8具有相似的形状和相似的尺寸区域。
参考图8A，图8A是显示根据本公开一些实施例所述的对应于图7的产品区域210B_5的掩模18_5。在微影曝光工艺中，根据掩模18_5中存在的特征，掩模18_5是用来曝光产品区域210B_5和对准区域220B_1至220B_4的光阻。
在图8A中，掩模18_5包括主要场区250_5和四个拼接区域252_5a至252_5d。拼接区域252_5a、252_5b、252_5c和252_5d分别安排在主要场区250_5的左上角、右上角，左下角和右下角，并接触于主要场区250_5。如先前所描述，主要场区250_5包括多个掩模特征(未显示)，以及掩模特征对应于要在半导体结构200B中形成的电路特征。当形成电路特征时，在曝光工艺中，主要场区250_5曝光的区域不会重叠于其他掩模的曝光区域。
在掩模18_5中，拼接区域252_5a至252_5d包括多个对准标记(未显示)。对准标记对应于将形成用于验证多个掩模的拼接结果的对准特征。例如，拼接区域252_5b的对准标记是用于验证对应于产品区域210B_2、210B_3、210B_5和210B_6掩模的拼接结果。当形成每一拼接区域252_5a至252_5d的对准标记时，在一微影曝光工艺中由所对应的拼接区域所曝光的区域会重叠于在另一微影曝光工艺中由另一掩模的拼接区域所曝光的区域。
在图8A中，掩模18_5还包括外围场区253_5。在一些实施例中，主要场区250_5和拼接区域252_5a至252_5d被外围场区253_5所包围。
在图8A中，掩模18_5还包括在外围场区253_5内的标记区域265_5。每一标记区域265_5包括多个对准标记(未显示)，以及标记区域265_5被安排远离主要场区250_5。如先前所描述，标记区域265_5可包括层间对准标记和/或其他基准特征。
图8B是显示根据本公开一些实施例所述的对应于图7的产品区域210B_6的掩模18_6。在微影曝光工艺中，掩模18_6是用于根据掩模18_6中存在的特征来曝光产品区域210A_6以及对准区域220B_2和220B_4的光阻。
在图8B中，掩模18_6包括主要场区250_6以及拼接区域252_6a和252_6b。拼接区域252_6a和252_6b安排在主要场区250_6的左上角和左下角，并与主要场区250_6接触。主要场区250_6包含多个掩模特征(未显示)。掩模特征对应于要在半导体结构200B中形成的电路特征，并且当形成电路特征时，在曝光工艺中，主要场区250_6所暴露的区域不会重叠于其他掩模的暴露区域。
在掩模18_6中，拼接区域252_6a和252_6b包括多个对准标记(未显示)。对准标记对应于将形成用于验证多个掩模的拼接结果的对准特征。例如，拼接区域252_6a的对准标记是用于验证对应于产品区域210B_2、210B_3、210B_5和210B_6的掩模的拼接结果。此外，当形成对准标记时，由图8B中的掩模18_6的拼接区域252_6a所暴露的区域会重叠于由图8A中的掩模18_5的拼接区域252_5b所暴露的区域，以及由图8B中的掩模18_6的拼接区域252_6b所暴露的区域会重叠于由图8A中的掩模18_5的拼接区域252_5d所暴露的区域。
在图8B中，掩模18_6还包括外围场区253_6。此外，掩模18_6还包括在外围区域253_6内的标记区域254_6a和254_6b。标记区域254_6a和254_6b是靠近主要场区250_6，并与通过外围场区253_6与主要场区250_6隔开。每一标记区域254_6a和254_6b包括多个对准标记(未显示)。对准标记对应于将在切割道(例如图2的切割道120)中形成的对准特征。此外，标记区域254_6a和254_6b分别被安排在靠近主要场区250_6的右上角和右下角。如先前所描述，当形成对准标记时，在曝光工艺中，标记区域254_6a和254_6b所暴露的区域会重叠于对应于相邻产品区域的其他掩模所暴露的区域。
在图8B中，掩模18_6还包括外围场区253_6内的标记区域265_6。每一标记区域265_6包括多个对准标记(未显示)，以及标记区域265_6被安排成远离主要场区250_6。在一些实施例中，标记区域265_6可包括层间对准标记和/或其他基准特征。
图8C、8D与8E是显示根据本公开一些实施例所述的对应于图7中产品区域210B_4、210B_2和210B_8的掩模18_7、18_8和18_9。相似于图8B的掩模18_6，每一掩模18_7、18_8和18_9包括两个拼接区域252和两个标记区域254。如先前所描述，掩模18_7、18_8和18_9的拼接区域252和标记区域254的区域位置是根据图7的产品区域210B_4、210B_2和210B_8的位置所决定，在此将省略描述。
在集成电路的封装中，多个晶粒被键合(bonded)在中介层(interposer)上。当晶粒的数量或尺寸增加时，中介层的尺寸也会增加。在键合晶粒之后，将底层充填材料(underfill)分配到晶粒和中介层之间的间隙中。然后可执行固化工艺以固化底部充填材料。可以施加封胶材料(molding compound)以将晶粒封装在其中。在一些实施例中，然后将中介层和其上的晶粒锯开成多个封装，其中封装包括暴露的电性连接器，例如焊球。然后将封装结合到封装基板或印刷电路板(PCB)。
图9是显示根据本公开一些实施例所述的基板上晶圆上芯片(Chip-on-Wafer-on-Substrate，CoWoS)结构500的剖面图。CoWoS结构500包括通过覆晶接合(flip-chipbonding)键合在中介层520上的多个晶粒510a至510c。晶粒510a至510c可以是包括主动元件和/或被动元件的集成电路。中介层520是包括主动元件和/或被动元件的半导体结构。在一些实施例中，中介层520不存在主动元件。此外，中介层520是通过使用图4的方法所形成，并包括一或多个对准区域(例如图3的220A或是图7的220B_1至220B_2)。如先前所描述，每一对准区域是通过具有多个掩模的拼接区域的多个微影曝光工艺所形成。在一些实施例中，晶粒510a至510c可以被封装在封装材料515中，而该封装材料可以是封胶材料或封胶底部填充材料。此外，中介层520更形成在封装基板530上，而封装基板530可以是贴合基板(laminate substrate)或组合基板(built-up substrate)。在CoWoS结构500中，焊球512、522和532是用于键合。
本公开提供了半导体结构以及用于制造半导体结构的方法的实施例。通过将多个掩模拼接在一起，可以形成大于单一掩模所限定的最大尺寸的半导体结构。半导体结构包括多个产品区域，以及欲形成在每一产品区域中的电路特征可通过所对应的掩模而形成。换言之，当形成产品区域的电路特征时，在曝光工艺中，相对应的掩模所暴露的区域不会重叠于其他掩模所暴露的区域。此外，对准区域是包括多个对准标记的拼接区域，以及对准标记是对应于要形成用于验证多个掩模的拼接结果的对准特征。每一拼接区域由四个相邻的产品区域所分享。因此，将由两对应掩模所形成的同一层中的对准区域的对准标记进行比较，以执行用于工艺控制监测(process-control-monitor PCM)的芯片内重叠测量，从而提高了精确的重叠测量。
本公开提供一种制造半导体结构的方法。该方法包括：形成半导体基底；形成复数晶粒区域在半导体基底上，其中晶粒区域是由复数切割道而互相隔开；经由一第一掩模，形成复数第一特征在一材料层的每一晶粒区域的一第一产品区域；经由一第二掩模，形成复数第二特征在材料层的每一晶粒区域的一第二产品区域；经由一第三掩模，形成复数第三特征在材料层的每一晶粒区域的一第三产品区域；经由一第四掩模，形成复数第四特征在材料层的每一晶粒区域的一第四产品区域；以及经由第一掩模、第二掩模、第三掩模与第四掩模，形成复数第五特征在材料层的每一晶粒区域的第一产品区域、第二产品区域、第三产品区域与第四产品区域之间的一对准区域。第一产品区域相邻于第二产品区域和第三产品区域并物理性接触，以及第一产品区域没有第二特征、第三特征和第四特征。
在一些实施例中，第一产品区域、第二产品区域、第三产品区域和第四产品区域没有第五特征。
在一些实施例中，每一晶粒区域的对准区域中的第五特征形成晶粒内对准图样。
在一些实施例中，第一产品区域、第二产品区域、第三产品区域和第四产品区域具有相似的形状和相似的尺寸区域，以及晶粒区域的最长边大于第一掩模的最长边。
在一些实施例中，材料层包括介电材料。
在一些实施例中，第一特征、第二特征、第三特征、第四特征和第五特征包括导电材料。
本公开提供一种半导体结构。半导体结构包括复数产品区域、复数对准区域、复数第一特征与复数第二特征。产品区域位于一半导体基底上。对准区域位于半导体基底上。第一特征形成在半导体基底上的材料层。第二特征形成在半导体基底上的材料层。每一对准区域是设置在一组的四个产品区域之间，以及该组中的每一产品区域与其他两个产品区域相邻并物理性接触。第一特征延伸跨过该组的两个相邻产品区域，而第二特征是设置于该组的产品区域内。第一特征的宽度等于第二特征的宽度。
在一些实施例中，材料层包括介电材料。
在一些实施例中，第一特征与第二特征包括导电材料。
在一些实施例中，每一对准区域没有第一特征和第二特征。
在一些实施例中，半导体结构还包括复数第三特征。第三特征形成在半导体基底上的材料层。第三特征设置在对准区域中，以及每一产品区域都没有第三特征。
在一些实施例中，产品区域的最长边是相同的，而一部分的产品区域具有相似的形状和相似的尺寸区域。半导体结构的最长边是大于掩模的最长边。
在一些实施例中，产品区域是设置在第一阵列的行和列中，而对准区域是设置在第二阵列的行和列中。第二阵列的每一列中对准区域的数量是相等于第一阵列的行的数量减去一，而第二阵列的每一行中的对准区域的数量是等于第一阵列的列的数量减去一。
在一些实施例中，第一阵列的行数不同于第一阵列的列数。
本公开提供一种半导体结构。半导体结构包括复数产品区域与复数对准区域。产品区域位于半导体基底上。对准区域位于半导体基底上。每一对准区域都设置于一组的四个产品区域之间，以及该组中的每一产品区域都与其他两个产品区域相邻并物理性接触。产品区域设置在第一阵列的行和列中，以及对准区域设置在第二阵列的行和列中。第一阵列和第二阵列具有相同的中心点。
在一些实施例中，第一阵列中的行数和列数为N，而对准区域的数量是等于(N-1)2。
在一些实施例中，产品区域的最长边是相同的，而一部分的产品区域具有相似的形状和相似的尺寸区域。半导体结构的最长边大于33毫米。
在一些实施例中，半导体结构还包括复数第一特征与复数第二特征。第一特征形成在半导体基底上的材料层。第二特征形成在半导体基底上的材料层。第一特征是设置在产品区域内的电路特征，而第二特征是设置在对准区域内的对准标记。每一对准区域中的第二特征形成一个晶粒内对准图样。
在一些实施例中，材料层包括介电材料。
在一些实施例中，第一特征和第二包括导电材料。
虽然本公开已以优选实施例公开如上，然其并非用以限定本公开，任何所属技术领域中包括通常知识者，在不脱离本公开的构思和范围内，当可作些许的变动与润饰，因此本公开的保护范围当视权利要求所界定者为准。

Claims (18)

1.一种制造半导体结构的方法，包括：
形成一半导体基底；
形成复数晶粒区域在上述半导体基底上，其中上述晶粒区域是由复数切割道而互相隔开；
经由一第一掩模，形成复数第一特征在一材料层的每一上述晶粒区域的一第一产品区域；
经由一第二掩模，形成复数第二特征在上述材料层的每一上述晶粒区域的一第二产品区域；
经由一第三掩模，形成复数第三特征在上述材料层的每一上述晶粒区域的一第三产品区域；
经由一第四掩模，形成复数第四特征在上述材料层的每一上述晶粒区域的一第四产品区域；以及
经由上述第一掩模、上述第二掩模、上述第三掩模与上述第四掩模，形成复数第五特征在上述材料层的每一上述晶粒区域的上述第一产品区域、上述第二产品区域、上述第三产品区域与上述第四产品区域之间的一对准区域，
其中上述第一产品区域是相邻于上述第二产品区域和上述第三产品区域并物理性接触，以及上述第一产品区域没有上述第二特征、上述第三特征和上述第四特征，
其中上述第一产品区域、上述第二产品区域、上述第三产品区域和上述第四产品区域没有上述第五特征。
2.如权利要求1所述的制造半导体结构的方法，其中每一上述晶粒区域的上述对准区域中的上述第五特征形成一晶粒内对准图样。
3.如权利要求1所述的制造半导体结构的方法，其中上述第一产品区域、上述第二产品区域、上述第三产品区域和上述第四产品区域具有相似的形状和相似的尺寸区域，以及上述晶粒区域的最长边是大于上述第一掩模的最长边。
4.如权利要求1所述的制造半导体结构的方法，其中上述材料层包括介电材料。
5.如权利要求1所述的制造半导体结构的方法，其中上述第一特征、上述第二特征、上述第三特征、上述第四特征和上述第五特征包括导电材料。
6.一种半导体结构，包括：
复数产品区域，位于一半导体基底上；
复数对准区域，位于上述半导体基底上；
复数第一特征，形成在上述半导体基底上的一材料层中；以及
复数第二特征，形成在上述半导体基底上的上述材料层中，
其中每一上述对准区域是设置在一组的四个上述产品区域之间，以及上述组中的每一上述产品区域与其他两个上述产品区域相邻并物理性接触，
其中上述第一特征延伸跨过该组的相邻两个上述产品区域，而上述第二特征是设置于该组的上述产品区域内，
其中上述第一特征的宽度是等于上述第二特征的宽度，
其中上述每一上述对准区域没有上述第一特征和上述第二特征。
7.如权利要求6所述的半导体结构，其中上述材料层包括介电材料。
8.如权利要求6所述的半导体结构，其中上述第一特征与上述第二特征包括导电材料。
9.如权利要求6所述的半导体结构，还包括：
复数第三特征，形成在上述半导体基底上的上述材料层中，
其中上述第三特征是设置在上述对准区域中，以及每一上述产品区域都没有上述第三特征。
10.如权利要求6所述的半导体结构，其中上述产品区域的最长边是相同的，以及一部分的上述产品区域具有相似的形状和相似的尺寸区域，其中上述半导体结构的最长边是大于一掩模的最长边。
11.如权利要求6所述的半导体结构，其中上述产品区域是设置在一第一阵列的行和列中，而上述对准区域是设置在一第二阵列的行和列中，其中上述第二阵列的每一列中上述对准区域的数量是相等于上述第一阵列的行的数量减去一，以及上述第二阵列的每一行中的上述对准区域的数量是等于上述第一阵列的列的数量减去一。
12.如权利要求11所述的半导体结构，其中上述第一阵列的行数不同于上述第一阵列的列数。
13.一种半导体结构，包括：
复数产品区域，位于一半导体基底上；以及
复数对准区域，位于上述半导体基底上，
其中每一上述对准区域都设置于一组的四个上述产品区域之间并与其接触，以及上述组中的每一上述产品区域都与其他两个上述产品区域相邻并物理性接触，
其中上述产品区域是设置在一第一阵列的行和列中，而上述对准区域是设置在一第二阵列的行和列中，以及上述第一阵列和上述第二阵列具有相同的中心点。
14.如权利要求13所述的半导体结构，其中上述第一阵列中的行数和列数为N，而上述对准区域的数量是等于(N-1)2。
15.如权利要求13所述的半导体结构，其中上述产品区域的最长边是相同的，而一部分的上述产品区域具有相似的形状和相似的尺寸区域，其中上述半导体结构的最长边大于33毫米。
16.如权利要求13所述的半导体结构，还包括：
复数第一特征，形成在上述半导体基底上的一材料层中；以及
复数第二特征，形成在上述半导体基底上的上述材料层中，
其中上述第一特征是设置在上述产品区域内的电路特征，而上述第二特征是设置在上述对准区域内的对准标记，
其中每一上述对准区域中的上述第二特征形成一晶粒内对准图样。
17.如权利要求16所述的半导体结构，其中上述材料层包括介电材料。
18.如权利要求16所述的半导体结构，其中上述第一特征和上述第二特征包括导电材料。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240030199A1 (en) * 2022-07-21 2024-01-25 Taiwan Semiconductor Manufacturing Company Limited Integrated passive device dies and methods of forming and placement of the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201926482A (zh) * 2017-11-30 2019-07-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100342864B1 (ko) * 1999-03-15 2002-07-02 박종섭 반도체 소자의 듀얼 게이트 형성 방법
US7732334B2 (en) * 2004-08-23 2010-06-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5062992B2 (ja) * 2005-11-22 2012-10-31 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8187897B2 (en) * 2008-08-19 2012-05-29 International Business Machines Corporation Fabricating product chips and die with a feature pattern that contains information relating to the product chip
US8222159B2 (en) * 2008-08-25 2012-07-17 Elpida Memory, Inc. Manufacturing method of semiconductor device
JP2010160142A (ja) * 2008-12-09 2010-07-22 Renesas Electronics Corp 信号送受信方法、半導体装置の製造方法、半導体装置、およびテスタ装置
JP2010153753A (ja) * 2008-12-26 2010-07-08 Renesas Electronics Corp 半導体装置
US9076798B2 (en) * 2009-05-11 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Dicing structures for semiconductor substrates and methods of fabrication thereof
KR101616744B1 (ko) * 2009-08-25 2016-04-29 삼성전자주식회사 포토 마스크, 기판의 노광 방법, 패턴의 형성방법 및 반도체 소자의 제조방법
US9178071B2 (en) * 2010-09-13 2015-11-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8349666B1 (en) * 2011-07-22 2013-01-08 Freescale Semiconductor, Inc. Fused buss for plating features on a semiconductor die
ITMI20111416A1 (it) * 2011-07-28 2013-01-29 St Microelectronics Srl Circuito integrato dotato di almeno una antenna integrata
US9741669B2 (en) 2016-01-26 2017-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Forming large chips through stitching
US9659821B1 (en) * 2016-05-23 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming interconnect structures by self-aligned approach
US10325861B2 (en) * 2016-09-30 2019-06-18 Intel IP Corporation Methods and structures for dicing integrated circuits from a wafer
CN106527041B (zh) * 2016-10-10 2018-10-09 南京中电熊猫液晶显示科技有限公司 掩膜版及其曝光方法、以及液晶显示面板
US10620530B2 (en) 2017-07-31 2020-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple-mask multiple-exposure lithography and masks
DE102017123846B4 (de) * 2017-10-13 2020-03-12 Infineon Technologies Austria Ag Leistungshalbleiter-Die und Halbleiterwafer umfassend einen Oxid-Peeling Stopper und Verfahren zum Verarbeiten eines Halbleiterwafers

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201926482A (zh) * 2017-11-30 2019-07-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

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