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CN1123888C - 具有低输出电容量的脱片驱动器 - Google Patents

具有低输出电容量的脱片驱动器 Download PDF

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Abstract

一种脱片驱动器，包括：至少一个第一级，其中，第一级包括一第一和一第二晶体管，连接到该第一晶体管的栅的一第一输入，连接到该第二晶体管的栅的一第二输入；以及连接到该第二晶体管的一叠置的晶体管，以减小转换期间的该第二晶体管的源-漏电压，从而减小热载流子退化，该叠置的晶体管用控制信号控制，其中，该控制信号在该第二晶体管导通之前使该叠置的晶体管导通。

Description

具有低输出电容量的 脱片驱动器
技术领域
本发明涉及集成电路用的配套电路，特别涉及输出电容量减小的脱片驱动器(off-chip driver)。
背景技术
集成电路(IC)如存储器芯片的设计中，用脱片驱动器(OCD)从存储器芯片把数据信息传送到外部设备。OCD通常包括n-型场效应晶体管(n-FET)和p-型场效应晶体管(p-FET)构成的多个晶体管，把芯片内的数据信号尽可能快地驱动到外部系统设备，这表示了大负荷(≈100PF)。
为了改善噪声特性，如减小引线框电感造成的振铃(ringing)，通常OCD有多级。例如，两级的OCD中，可响应第一级的输出使第二级的输出延迟预定的延迟时间。
不断要求元件尺寸越来越小而使装置小型化。例如，电流n-FET的栅长为0.25μm。但是，这样的长度对热载流子退化(degradation)敏感。这在栅转换中有高的漏-源电压时会出现。最坏的情况是，栅电压＝1/2漏-源电压。
为了减少或防止高的源-漏电压引起的热载流子退化，把第一n-FET晶体管叠放或串联在第二n-FET晶体管上。第一n-FET或叠放的n-FET的栅接到VDD，因此，提供电压降Vt，Vt是叠置n-FET的栅阈值电压。由于体效应会使该电压降实际上更大。由叠置n-FET提供的电压降使转换期间的第二n-FET的源-漏电压大大降低，从而减小或防止热载流子退化。
尽管叠置结构能有效地减小热载流子退化，但是，它引起了较高的输出电容量。因为晶体管的叠置使栅长增加一倍，考虑到性能原因，要求加宽晶体管。因此，输出电容量的增加超过了规定的限制值。例如，无叠置结构的常规OCD的典型输出电容量是4.5-5pF。含有叠置结构时，总电容量接近或超过规定的最大允许值，该值约为7pF。这是因为叠置结构使晶体管长度实际上增大了一倍，要得到相同的性能必须使宽度增大一倍。
发明内容
因此，希望能提供一种具有低输出电容量而不必牺牲性能的OCD。
根据本发明的一个方面，提供一种脱片驱动器，包括：至少一个第一级，其中，第一级包括一第一和一第二晶体管，连接到该第一晶体管的栅的一第一输入，连接到该第二晶体管的栅的一第二输入；以及连接到该第二晶体管的一叠置的晶体管，以减小转换期间的该第二晶体管的源—漏电压，从而减小热载流子退化，该叠置的晶体管用控制信号控制，其中，该控制信号在该第二晶体管导通之前使该叠置的晶体管导通。
本发明另一方面提供一种半导体存储器中的脱片驱动器，包括：一个第一级，其中，第一级包括一第一和一第二晶体管，连接到该第一晶体管的栅的一第一输入，连接到该第二晶体管的栅的一第二输入；一连接到该第二晶体管的第一级叠置的晶体管，在转换期间用以减少热载流子退化，该第一级叠置的晶体管和该第二晶体管由一控制信号控制，其中该控制信号在导通该第二晶体管之前导通该第一级叠置的晶体管；以及一与该第一级并列连接的第二级，其中该第二级进一步包括：一第三和一第四晶体管，连接到该第三晶体管的栅的该第一输入，连接到该第四晶体管的栅的该第二输入；一连接到该第四晶体管的第二级叠置的晶体管，用以减少热载流子退化，该第二级叠置的晶体管和该第四晶体管由一控制信号控制，其中该控制信号在导通该第四晶体管之前导通该第二级叠置的晶体管；一将该第一晶体管的栅和该第三晶体管的栅电连接的第一延迟电路；以及一将该第三晶体管的栅和该第四晶体管的栅电连接的第二延迟电路，其中该第一和第二延迟电路为该第一级与该第二级之间的信号提供延迟，以降低噪音。
本发明又一方面提供一种半导体存储器中的脱片驱动器，包括：至少一个第一级，其中，第一级包括一第一和一第二晶体管，连接到该第一晶体管的栅的一第一输入，连接到该第二晶体管的栅的一第二输入；一连接到该第二晶体管的叠置的晶体管，以减小转换期间的第二晶体管的源—漏电压，从而减小热载流子退化，以及用于控制该叠置的晶体管和该第二晶体管以使该叠置的晶体管先于该第二晶体管导通的装置。
本发明涉及集成电路，特别涉及脱片驱动器。按本发明的一个实施例，OCD包括至少有第一晶体管和第二晶体管构成的第一级，其第一输入连接到第一晶体管的栅，第二输入连接到第二晶体管的栅。为减小第二晶体管转换中的热载流子退化，设置叠置的晶体管。叠置的晶体管与第二晶体管串联。提供控制信号，使叠置晶体管在第二晶体管导通之前导通，因此，降低了OCD的输出电容量。
按本发明另一实施例，在叠置的晶体管与第二晶体管之间用泄放电路设置一个节，具有一电压电平以在转换期间使叠置的晶体管的源-漏电压降低到低于热载流子退化引起的源-漏电压。
图1是有叠置保护的常规OCD的示意图；
图2是本发明的一个实施例；
图3是本发明的另一个实施例；
图4也是本发明的另一个实施例。
本发明涉及具有低输出电容量的高性能OCD。在一个实施例中，不必牺牲OCD的性能而能获得低输出电容量。该OCD用在例如包括如动态RAM(DRAM)，静态RAM(SRAM)和同步DRAM(SDRAM)的随机存取存储器的存储器芯片中。用OCD的其它IC包括具体应用IC(ASIC)或逻辑器件的CMOS。为便于理解发明，说明了提供的常规的OCD。
参见图1，如图所示，用在存储器芯片中的常规OCD101。说明性的，OCD包括第一级110和第二级150。第一级包括其漏与n-FET125和130串联连接的p-FET。p-FET120的源连到工作电压VDD，n-FET130的源接地(GND)。p-FET的栅响应输入信号B，n-FET130的栅响应输入信号A。n-FET125是其栅接到VDD的叠置的n-FET。通常，就存储器器件的技术状态而言，VDD约为3.3伏(V)，栅阈值电压(Vt)约是0.7V。因此，n-FET晶体管总是处于有电流流过的导通状态，使加到晶体管上的电压降约为Vt。由于体效应使电压降大于Vt。这使节Z中的电压低于VDD-Vt，或低于2.3V。把电压从3.3V降低到低于2.3V，足以避免到晶体管130的热载流子退化。
第二级，它与第一级相同，包括与n-FET165和170串联连接的p-FET160。p-FET160的源与第一级的p-FET130的源共同连接到VDD。n-FET170的源与n-FET130的源共同连接到GND。第一级和第二级的输出共同连接以提供OCD的输出180。n-FET165的栅连到VDD，导通晶体管，以产生跨接它的电压降Vt。结果，n-FET170的漏一源电压减小Vt。防止或降低热载流子退化。
输入A和B还分别接到晶体管170和160的栅。但是延迟电路185使输入延迟，第二级的输出延迟d。延迟使OCD的输出电流变化(dI/dt)减小，因此改善了噪声特性。
OCD的输出取决于A和B端的输入值。例如，当A和B低时，输出等于VDD，当A和B都高时，OCD的输出等于GND。如果输入A低而B高，则输出是三态，即，既不连VDD也不连GND。
通常对OCD设置高性能要求。例如，为了在规定时限内驱动较高的输出负荷(≈100pf)。就要求OCD产生高输出电流。为达到这样的性能要求，要求器件够宽以便其能按较低的电阻和较高的电流使用。OCD的其它要求是使输出电容量保持在某些规定的限制内。器件宽度影响输出容量。具体地说，器件越宽，电容量越高。在OCD设计中两个设计参数(性能与较低的输出电容量)可能造成潜在的矛盾。例如，n-FET叠置，由于器件的有效栅长增大了一倍，减小了热载流子退化，使器件可靠性提高了。要得到相同的性能这就又要求更宽的器件，使输出电阻减小。更宽的器件增大了输出电容量。而且，总是导通的叠置的n-FET的栅电容量加到OCD的输出电容量上。如上所述，在某些例子中，该总的OCD输出电容量超过或接近规定的极限值，对性能有负面影响。
按本发明，提供输出电容量减小的OCD。在不牺牲速度或防止热载流子退化而使输出电容量减小。本发明用计时叠置的n-FET来使输出电容量减小。
图2是OCD201的实施例说明。如图示，OCD201包括并列连接的第一级210和第二级250。第一级包括串联的晶体管220，225和230。同样，第二级包括串联的晶体管260，265和270。晶体管220和260的源共同连接到VDD，VDD例如约为3.3V。晶体管230和270的源连接到GND。晶体管225和265叠置，以对晶体管230和270提供器件退化保护。第一级和第二级的输出286和287连接在一起以形成OCD的输出280。例如，晶体管220和260是p-FET，晶体管225，230，265和270是n-FET。
例如是存储器芯片中的数据控制信号的输入A和B供给OCD。输入B连接到晶体管220和260的栅、而输入A连接到晶体管230和270的栅。延迟电路285a和285b响应第一级延迟供给第二级的输入信号。因此，响应输入A和B，延迟OCD的输出。延迟d的长度足以减小或消除由于与引线框的电感有关的高dI/dt的噪声而由晶体管转换造成的振铃。
叠置的晶体管225和265的栅由控制信号C选通。防止n-FET230和270热载流子退化的叠置晶体管在n-FET230和270导通之前用控制信号C使其导通。在一个实施例中，控制信号C与控制晶体管230和270的信号相同。如图所示，用输入信号A控制叠置晶体管和n-FET230和270。为了过驱动叠置晶体管，设置任何一个电平移相器237，通过减小其电阻来减小OCD性能的负阻抗。在一个实施例中，用电平移相器在等于VDD的电平激励OCD栅。
为保证叠置晶体管在n-FET230和270之前导通，设置延迟电路来使加到晶体管30的信号A延迟。在一个实施例中，延迟电路240包括两个串联连接的倒相器。这种延迟电路足以保证晶体管230在叠置晶体管225之前导通。其它延迟电路，如缓冲器或一组缓冲器或带延迟电容器的附加倒相器也能用。应注意，延迟电路240使OCD的输出延迟，影响它的性能。
在另一实施例中，用控制信号C使第二级或输出级的叠置晶体管选通。该控制信号例如是与使n-FET晶体管230和270导通的信号相同的信号。第一级的叠置晶体管由于连接例如VDD，而使其总保持导通。因为用延迟电路d延迟第二级晶体管270，所以不需要附加延迟电路就能保证在晶体管270导通之前使叠置晶体管导通。选通输出叠置电容器不会使OCD工作延迟。即使只选通输出叠置的晶体管仍然能减小输出电容量。
通过选通叠置的晶体管使其在保护它的n-FET之前导通使叠置晶体管的叠置栅电容量和附加的扩散电容量不影响OCD的输出。由此，减小OCD的总输出电容量。结果，能提供有良好性能的可靠的OCD。
图3是本发明的另一实施例，如图示，OCD301与图2中的OCD相同。OCD301有利于使用ENBL信号来使叠置晶体管325和365以及n-FET330和370选通。ENBL信号是控制存储器芯片如DRAM或SDRAM的外部信号。ENBL信号是总信号，当它激励或去激励时，可分别使存储器芯片的输出起动或截止。
通常，ENBL信号与其它信号一起馈入存储器芯片中的逻辑电路390中。逻辑电路产生控制晶体管330和370的输出A。用ENBL信号选通叠置的晶体管，有利于取消图2所示的延迟电路240。因为，逻辑电路390提供了足够的延迟，使叠置的晶体管可在数据被驱动之前，即晶体管330和370导通之前，导通。因此，OCD的性能不受负面影响。
图4仍是OCD401的另一实施例，它与图3中的OCD301相同。如图所示，泄放(bleeder)电路导通时节Z接到电压电平x。因此，当叠置器件和保护的n-FET断开时节Z上的电压等于x-Vt，Vt是叠置的晶体管的栅阈值电压。为了减小或防止热载流子退化，电压电平x要足够以减小源-漏电压。在一个实施例中，x约为2.5V。
通过节Z选择地连接到电压x，泄放电路提供进一步的防止热载流子退化。例如，当控制信号C和A均低时，不能确定节Z的位置，(即，当它从VDD和GND断开时)，叠置的晶体管425和n-FET430断开。此时，节Z等于GND。结果，当n-FET425导通时其源-漏电压会出现最坏的情况。泄放电路确保节Z保留在等于约为x-Vt的电压。因此，n-FET425只显示出不足以引起热载流子退化的约为VDD-(x-Vt)的源-漏电压。
在一个实施例中，泄放电路490包括其输入连接到控制信号的倒相器492。该倒相器作为使泄放电路激励或去激励的开关。当叠置晶体管截止时泄放电路导通，反之亦然。倒相器495的输出接到晶体管495的栅。晶体管495的漏接到节Z，源接到电压电平x。当泄放电路导通而晶体管430截止时，节Z电压等于x-Vt。
已结合各实施例部分展示和说明了本发明。本领域的技术人员会发现，不脱离发明的精神和范围在技术上还能进行改进和改变。只是为了举例，采用晶体管叠置的任何OCD设计，如包括在更复杂方式的基础上的OCD设计，例如，有自钳二极管结构，或单级或多级的OCD设计。本发明范围应不限于上述说明，而应由权利要求书及其等同物的全部范围所限定。

Claims (20)

1.一种脱片驱动器，包括：
至少一个第一级，其中，第一级包括一第一和一第二晶体管，连接到该第一晶体管的栅的一第一输入，连接到该第二晶体管的栅的一第二输入；以及
连接到该第二晶体管的一叠置的晶体管，以减小转换期间的该第二晶体管的源—漏电压，从而减小热载流子退化，该叠置的晶体管用控制信号控制，其中，该控制信号在该第二晶体管导通之前使该叠置的晶体管导通。
2.如权利要求1所述的脱片驱动器，其中该控制信号控制该叠置的晶体管和该第二晶体管。
3.如权利要求2所述的脱片驱动器，进一步包括一用以延迟该控制信号以利用控制信号使该叠置的晶体管先于该第二晶体管的延迟电路。
4.如权利要求3所述的脱片驱动器，其中该延迟电路包括两个连接在一起的倒相器。
5.如权利要求3所述的脱片驱动器，其中该延迟电路包括逻辑电路。
6.如权利要求1所述的脱片驱动器，其中该控制信号由用来使该叠置的晶体管过载从而减小其电阻的电平移相器提供。
7.如权利要求6所述的脱片驱动器，进一步包括一连接于该电平移相器，该叠置的晶体管的栅和该叠置的晶体管与该第二晶体管之间的阳极之间的，用以减小该叠置的晶体管的源—漏电压的泄放电路。
8.如权利要求7所述的脱片驱动器，其中该泄放电路进一步包括：
一连接于该叠置的晶体管的栅与一泄放晶体管的栅之间的用于转换该泄放晶体管的开/关的倒相器；
该泄放晶体管具有施加在其源上的一预设电压，并具有一连接至该阳极使该叠置的晶体管具有降低的源—漏电压从而防止热载流子退化的漏。
9.如权利要求1所述的脱片驱动器，其中该第二晶体管和该叠置的晶体管为n型FET，且该第一晶体管为p型FET。
10.一种半导体存储器中的脱片驱动器，包括：
一个第一级，其中，第一级包括一第一和一第二晶体管，连接到该第一晶体管的栅的一第一输入，连接到该第二晶体管的栅的一第二输入；
一连接到该第二晶体管的第一级叠置的晶体管，在转换期间用以减少热载流子退化，该第一级叠置的晶体管和该第二晶体管由一控制信号控制，其中该控制信号在导通该第二晶体管之前导通该第一级叠置的晶体管；以及
一与该第一级并列连接的第二级，其中该第二级进一步包括：
一第三和一第四晶体管，连接到该第三晶体管的栅的该第一输入，连接到该第四晶体管的栅的该第二输入；
一连接到该第四晶体管的第二级叠置的晶体管，用以减少热载流子退化，该第二级叠置的晶体管和该第四晶体管由一控制信号控制，其中该控制信号在导通该第四晶体管之前导通该第二级叠置的晶体管；
一将该第一晶体管的栅和该第三晶体管的栅电连接的第一延迟电路；以及
一将该第三晶体管的栅和该第四晶体管的栅电连接的第二延迟电路，其中该第一和第二延迟电路为该第一级与该第二级之间的信号提供延迟，以降低噪音。
11.如权利要求10所述的脱片驱动器，进一步包括一通过延迟控制信号以利用该控制信号使该叠置的晶体管先于该第二和第四晶体管的第三延迟电路。
12.如权利要求11所述的脱片驱动器，其中该第三延迟电路包括两个连接在一起的倒相器。
13.如权利要求11所述的脱片驱动器，其中该第三延迟电路包括逻辑电路。
14.如权利要求10所述的脱片驱动器，其中该控制信号由用来使该第一和第二级叠置的晶体管过载从而减小其电阻的电平移相器提供。
15.如权利要求14所述的脱片驱动器，进一步包括一连接于该电平移相器，该第一和第二级叠置的晶体管的栅和该第一和第二级叠置的晶体管与该第二晶体管之间的阳极之间的，用以减小该叠置的晶体管的源—漏电压的泄放电路。
16.如权利要求15所述的脱片驱动器，其中该泄放电路进一步包括：
一连结于该第一级叠置的晶体管的栅与一泄放晶体管的栅之间的用于转换该泄放晶体管的开/关的倒相器；
该泄放晶体管具有施加在其源上的一预设电压，并具有一连接至该阳极以降低该第一级叠置的晶体管的源—漏电压从而防止热载流子退化的漏。
17.如权利要求10所述的脱片驱动器，其中该第二晶体管，第四晶体管，该第一级叠置的晶体管和该第二级叠置的晶体管为n型FET，且该第一和第三晶体管为p型FET。
18.一种半导体存储器中的脱片驱动器，包括：
至少一个第一级，其中，第一级包括一第一和一第二晶体管，连接到该第一晶体管的栅的一第一输入，连接到该第二晶体管的栅的一第二输入；
一连接到该第二晶体管的叠置的晶体管，以减小转换期间的第二晶体管的源—漏电压，从而减小热载流子退化，以及
用于控制该叠置的晶体管和该第二晶体管以使该叠置的晶体管先于该第二晶体管导通的装置。
19.如权利要求18所述的脱片驱动器，其中该控制装置包括一电平移相器。
20.如权利要求19所述的脱片驱动器，其中该控制装置包括一延迟电路。
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