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CN112017710B - 非易失性存储器器件 - Google Patents

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CN112017710B
CN112017710B CN202010453083.5A CN202010453083A CN112017710B CN 112017710 B CN112017710 B CN 112017710B CN 202010453083 A CN202010453083 A CN 202010453083A CN 112017710 B CN112017710 B CN 112017710B
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Abstract

公开了一种非易失性存储器器件。所述非易失性存储器器件包括：存储器单元阵列；字线驱动块，通过第一组字线连接到第一组存储器单元，并且通过第二组字线连接到第二组存储器单元；位线偏置和感测块，通过位线连接到第一组存储器单元和第二组存储器单元；可变电流供应块，产生要供应到所选择的字线的字线电流；以及控制逻辑块，接收地址和命令，并且基于地址来控制可变电流供应块以调整字线电流的量。控制逻辑块还根据所选择的字线与基底之间的距离来使字线电流的量变化。

Description

非易失性存储器器件
本申请要求于2019年5月29日在韩国知识产权局提交的第10-2019-0063329号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
发明构思的示例性实施例涉及一种半导体器件，更具体地，涉及一种基于工艺变化执行置位操作或复位操作的非易失性半导体存储器。
背景技术
非易失性存储器器件是一种即使在已经重启后也能够恢复所存储的信息的计算机存储器。作为示例，非易失性存储器包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除和可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电式RAM(FRAM)等。
随着半导体制造技术发展，非易失性存储器器件的集成度和容量持续增大。增大非易失性存储器器件的集成度和容量的一种特定方式是使用具有三维结构的存储器单元。
因此，需要提高三维结构中的存储器单元的可靠性。
发明内容
根据发明构思的示例性实施例，一种非易失性存储器器件包括：存储器单元阵列，包括第一组存储器单元和第二组存储器单元；字线驱动块，通过第一组字线连接到第一组存储器单元，并且通过第二组字线连接到第二组存储器单元；位线偏置和感测块，通过位线连接到第一组存储器单元和第二组存储器单元；可变电流供应块，被配置为产生要供应到从第一组字线或第二组字线选择的字线的字线电流；以及控制逻辑块，被配置为接收来自外部主机装置的地址和命令，并且基于地址来控制可变电流供应块以调整字线电流的量，其中，存储器单元阵列包括：基底，包括与由第一方向和第二方向限定的平面对应的上表面；垂直导电材料，沿第二方向彼此隔开，其中，垂直导电材料在与第一方向和第二方向垂直的第三方向上延伸并且与位线对应；第一绝缘层和第一存储器单元，在垂直导电材料的第一侧表面上沿第三方向堆叠；第一导电材料，在第一存储器单元的第一侧表面上沿第二方向延伸，其中，第一导电材料与第一组字线对应；第二绝缘层和第二存储器单元，在垂直导电材料的第二侧表面上沿第三方向堆叠，垂直导电材料的第二侧表面背对垂直导电材料的第一侧表面；以及第二导电材料，在第二存储器单元的第二侧表面上沿第二方向延伸，其中，第二导电材料与第二组字线对应，并且其中，控制逻辑块还被配置为根据所选择的字线与基底之间的距离来使字线电流的量变化。
根据发明构思的示例性实施例，非易失性存储器器件包括：存储器单元阵列，包括第一组存储器单元和第二组存储器单元；字线驱动块，通过第一组字线连接到第一组存储器单元，并且通过第二组字线连接到第二组存储器单元；位线偏置和感测块，通过位线连接到第一组存储器单元和第二组存储器单元；可变电流供应块，被配置为产生要供应到从第一组字线或第二组字线选择的字线的字线电流；以及控制逻辑块，被配置为接收来自主机装置的地址和命令，并且基于地址来控制可变电流供应块以调整字线电流的量，其中，存储器单元阵列包括：基底，包括与由第一方向和第二方向限定的平面对应的上表面；垂直导电材料，沿第二方向彼此隔开，其中，垂直导电材料在与第一方向和第二方向垂直的第三方向上延伸并且与位线对应；第一绝缘层和第一存储器单元，在垂直导电材料的第一侧表面上沿第三方向交替地堆叠；第一导电材料，在第一存储器单元的第一侧表面上沿第二方向延伸，其中，第一导电材料与第一组字线对应；第二绝缘层和第二存储器单元，在垂直导电材料的第二侧表面上沿第三方向交替地堆叠，垂直导电材料的第二侧表面背对垂直导电材料的第一侧表面；以及第二导电材料，在第二存储器单元的第二侧表面上沿第二方向延伸，其中，第二导电材料与第二组字线对应，并且其中，控制逻辑块还被配置为根据位线中的至少一条位线的在与所选择的字线相同高度处的横截面积来使字线电流的量变化。
根据发明构思的示例性实施例，非易失性存储器器件包括：存储器单元阵列，包括第一组存储器单元和第二组存储器单元；字线驱动块，通过第一组字线连接到第一组存储器单元，并且通过第二组字线连接到第二组存储器单元；位线偏置和感测块，通过位线连接到第一组存储器单元和第二组存储器单元；可变电流供应块，被配置为产生要供应到从第一组字线或第二组字线选择的字线的字线电流；以及控制逻辑块，被配置为接收来自主机装置的地址和命令，并且基于地址来控制可变电流供应块以调整字线电流的量，其中，存储器单元阵列包括：基底，包括布置在第一方向和第二方向上的上表面；垂直导电材料，沿第二方向彼此隔开，其中，垂直导电材料在与第一方向和第二方向垂直的第三方向上延伸并且与位线对应；第一绝缘层和第一存储器单元，在垂直导电材料的第一侧表面上沿第三方向堆叠；第一导电材料，在第一存储器单元的第一侧表面上沿第二方向延伸，其中，第一导电材料与第一组字线对应；第二绝缘层和第二存储器单元，在垂直导电材料的第二侧表面上沿第三方向堆叠，垂直导电材料的第二侧表面背对垂直导电材料的第一侧表面；以及第二导电材料，在第二存储器单元的第二侧表面上沿第二方向延伸，其中，第二导电材料与第二组字线对应，并且其中，控制逻辑块还被配置为根据连接到所选择的字线的存储器单元的尺寸来使字线电流的量变化。
附图说明
通过参照附图详细描述发明构思的示例性实施例，发明构思的上述和其它特征将变得明显。
图1是示出根据发明构思的示例性实施例的非易失性存储器器件的框图。
图2示出了根据发明构思的示例性实施例的图1的存储器单元阵列的一部分。
图3是示出根据发明构思的示例性实施例的图2的存储器单元阵列的结构的透视剖视图。
图4示出了根据发明构思的示例性实施例的用于对第一存储器单元和第二存储器单元执行置位操作和复位操作的条件。
图5是示出根据发明构思的示例性实施例的非易失性存储器器件的操作方法的流程图。
图6示出了根据发明构思的示例性实施例的调整字线电流的量的字线驱动块。
图7示出了根据发明构思的示例性实施例的调整字线电流的量的字线驱动块。
图8示出了根据发明构思的示例性实施例的调整字线电流的量的字线驱动块。
图9示出了根据发明构思的示例性实施例的调整字线电流的量的字线驱动块。
图10是示出根据发明构思的示例性实施例的图1的可变电流供应块的图。
具体实施方式
图1是示出根据发明构思的示例性实施例的非易失性存储器器件100的框图。参照图1，非易失性存储器器件100可以包括存储器单元阵列110、字线驱动块120、位线偏置和感测块130、可变电流供应块140以及控制逻辑块150。
存储器单元阵列110可以通过字线WL连接到字线驱动块120，并且可以通过位线BL连接到位线偏置和感测块130。存储器单元阵列110可以包括以三维结构布置的存储器单元。
字线驱动块120通过字线WL连接到存储器单元阵列110。字线驱动块120可以从控制逻辑块150接收行地址RA。字线驱动块120可以基于行地址RA选择字线WL中的一条。
字线驱动块120可以从可变电流供应块140接收字线电流IWL。在置位操作、复位操作或读取操作中，字线驱动块120可以将字线电流IWL施加到所选择的字线。
位线偏置和感测块130通过位线BL连接到存储器单元阵列110。位线偏置和感测块130可以从控制逻辑块150接收列地址CA。位线偏置和感测块130可以基于列地址CA选择位线BL中的一些位线。
在置位操作或复位操作中，位线偏置和感测块130可以从外部装置接收数据“DATA”，并且可以将用于置位操作或复位操作的电压供应到所选择的位线。
在读取操作中，位线偏置和感测块130可以感测所选择的位线的电压或电流，并可以存储数字化数据“DATA”作为感测结果。位线偏置和感测块130可以将存储的数据“DATA”输出到外部装置。
可变电流供应块140可以将字线电流IWL供应到字线驱动块120。可变电流供应块140可以从控制逻辑块150接收电平信号LS。可变电流供应块140可以响应于电平信号LS来调整字线电流IWL的量。
控制逻辑块150可以从外部装置接收地址ADDR和命令CMD。控制逻辑块150可以从地址ADDR提取行地址RA，并且可以将行地址RA传送到字线驱动块120。另外，控制逻辑块150可以从地址ADDR中提取列地址CA，并且可以将列地址CA传送到位线偏置和感测块130。
控制逻辑块150可以控制字线驱动块120、位线偏置和感测块130以及可变电流供应块140，以执行置位操作、复位操作和读取操作。控制逻辑块150可以通过使用电平信号LS来控制可变电流供应块140，以调整字线电流IWL的量。
在发明构思的示例性实施例中，可变电流供应块140被示出为与存储器单元阵列110、字线驱动块120、位线偏置和感测块130以及控制逻辑块150分开的独立块。然而，可变电流供应块140可以被包括在存储器单元阵列110、字线驱动块120、位线偏置和感测块130以及/或者控制逻辑块150中。字线驱动块120、位线偏置和感测块130、可变电流供应块140和控制逻辑块150可以通过电子电路实现。
图2是示出根据发明构思的示例性实施例的图1的存储器单元阵列110的一部分的电路图。在发明构思的示例性实施例中，假设存储器单元阵列110包括相变存储器单元。然而，存储器单元阵列110不限于此，并且可以包括例如电阻式存储器单元。参照图1和图2，存储器单元阵列110可以包括第一组存储器单元MCG1、第二组存储器单元MCG2、第三组存储器单元MCG3、第四组存储器单元MCG4、第五组存储器单元MCG5、第六组存储器单元MCG6、第七组存储器单元MCG7和第八组存储器单元MCG8。
第一组存储器单元MCG1至第八组存储器单元MCG8可以沿第一方向和第二方向以行和列布置。沿第一方向布置的第n组存储器单元和第(n+1)组存储器单元(n是大于等于1且小于等于7的奇整数)可以形成一行。沿第二方向布置的第一组存储器单元MCG1、第三组存储器单元MCG3、第五组存储器单元MCG5和第七组存储器单元MCG7可以形成一列，并且沿第二方向布置的第二组存储器单元MCG2、第四组存储器单元MCG4、第六组存储器单元MCG6和第八组存储器单元MCG8可以形成另一列。
第k组存储器单元MCGk(k是大于等于1且小于等于8的整数)可以包括沿与第一方向和第二方向垂直的第三方向堆叠的存储器单元MC。位线可以设置在第n组存储器单元与第(n+1)组存储器单元之间(n是大于等于且小于等于7的奇整数)。例如，沿第三方向延伸的第一位线BL1、第二位线BL2、第三位线BL3和第四位线BL4可以设置在第一组存储器单元MCG1至第八组存储器单元MCG8之间。第一位线BL1至第四位线BL4可以是图1的位线BL的一部分。
第n组存储器单元和第(n+1)组存储器单元(n是大于等于1且小于等于7的奇整数)可以共同地连接到对应的位线(例如，第i位线(i是通过将(n+1)除以2获得的商))。第一组存储器单元MCG1、第三组存储器单元MCG3、第五组存储器单元MCG5和第七组存储器单元MCG7(例如，奇数组)可以共同地连接到沿第二方向延伸的第一字线WL1、第二字线WL2、第三字线WL3、第四字线WL4、第五字线WL5、第六字线WL6、第七字线WL7和第八字线WL8(例如，第一组字线)。
第二组存储器单元MCG2、第四组存储器单元MCG4、第六组存储器单元MCG6和第八组存储器单元MCG8(例如，偶数组)可以共同地连接到沿第二方向延伸的第九字线WL9、第十字线WL10、第十一字线WL11、第十二字线WL12、第十三字线WL13、第十四字线WL14、第十五字线WL15和第十六字线WL16(例如，第二组字线)。
在第k组存储器单元MCGk中，具有不同的高度(例如，在第三方向上的高度)的存储器单元可以连接到不同的字线。在奇数组的存储器单元MCG1、MCG3、MCG5和MCG7中，相同高度的存储器单元可以连接到同一条字线。在偶数组的存储器单元MCG2、MCG4、MCG6和MCG8中，相同高度的存储器单元可以连接到同一条字线。
每个存储器单元MC可以包括连接到对应的位线的第一元件E1、连接到对应的字线的第三元件E3以及置于第一元件E1与第三元件E3之间的第二元件E2。第一元件E1可以包括相变元件或选择元件。第二元件E2可以包括阻挡元件。第三元件E3可以包括选择元件或相变元件。当第一元件E1包括相变元件时，第三元件E3包括选择元件，反之亦然。
相变元件可以包括一种材料，该材料的相根据温度在结晶状态与非晶状态之间可逆地变化。相变元件可以包括作为硫族元素的Te和Se中的至少一种以及Ge、Sb、Bi、Pb、Sn、Ag、As、S、Si、In、Ti、Ga、P、O和C中的至少一种的化合物。
例如，相变元件可以包括GeSbTe、GeTeAs、SbTeSe、GeTe、SbTe、SeTeSn、GeTeSe、SbSeBi、GeBiTe、GeTeTi、InSe、GaTeSe和InSbTe中的至少一种。作为另一示例，相变元件可以具有其中重复地堆叠包括Ge的层和不包括Ge的层的超晶格结构(例如，其中重复地堆叠GeTe层和SbTe层的结构)。
根据发明构思的其它示例性实施例，相变元件可以包括钙钛矿化合物或导电金属氧化物。相变元件可以具有导电金属氧化物层和隧道绝缘层的双重结构，或者可以具有第一导电金属氧化物层、隧道绝缘层和第二导电金属氧化物层的三重结构。在这种情况下，隧道绝缘层可以包括氧化铝、氧化铪或氧化硅。
选择元件可以包括开关元件，该开关元件根据施加到选择元件的电压或电流选择性地操作为导体或绝缘体。选择元件可以包括双向阈值开关(OTS)材料。例如，选择元件可以包括硫属化物开关材料作为OTS材料。
选择元件可以包括包含(As)和硒(Se)的硫属化物开关材料，并且还可以包括附加元件。附加元件可以包括例如硼(B)、碳(C)、氮(N)、氧(O)和磷(P)中的至少一种。选择元件可以包括例如GeSe、AsGeSe、GeAsSeTe、GeAsTe、SiAsGeSe或SiAsGeTe。
在发明构思的另一示例性实施例中，选择元件可以包括氧化物二极管。氧化物二极管可以包括n型氧化物层和p型氧化物层。p型氧化物层可以包括例如InZn氧化物、InSn氧化物、Zn氧化物、Sn氧化物和Ti氧化物中的至少一种。
p型氧化物层可以包括例如Cu氧化物、Ni氧化物、CuAl氧化物、ZnRh氧化物和SrCu氧化物中的至少一种。在发明构思的另一示例性实施例中，选择元件可以包括过渡金属氧化物。例如，选择元件可以包括NiO、ZnO、TiO、HfO和TaO中的至少一种。在发明构思的另一示例性实施例中，选择元件可以包括硅二极管。
阻挡元件可以防止相变元件与选择元件之间的金属扩散，并且可以减小相变元件与选择元件之间的接触电阻。阻挡元件可以包括例如碳、TiN、TiSiN、WSix(x为正整数)和WN中的至少一种。
在发明构思的示例性实施例中，图2中示出了64个存储器单元MC、16条字线WL1至WL16以及四条位线BL1至BL4。然而，存储器单元阵列110的结构不限于图2中示出的示例。例如，当沿第二方向设置更多个存储器单元时，位线的数量可以增大。另外，当沿第三方向设置更多个存储器单元时，字线的数量可以增大。此外，图2中示出的结构可以沿第一方向重复地设置。
图3是示出根据发明构思的示例性实施例的图2的存储器单元阵列110的结构的透视剖视图。参照图1、图2和图3，可以设置基底SUB，该基底SUB具有与由第一方向和第二方向限定的平面对应的上表面。沿第二方向彼此隔开并且在与第一方向和第二方向垂直的第三方向上延伸的第一垂直导电材料VCM1、第二垂直导电材料VCM2、第三垂直导电材料VCM3和第四垂直导电材料VCM4设置在基底SUB上。第一垂直导电材料VCM1至第四垂直导电材料VCM4可以分别与第一位线BL1至第四位线BL4对应。第一垂直导电材料VCM1至第四垂直导电材料VCM4可以随着它们在第三方向上远离基底SUB的上表面而变宽。
第一绝缘层INS1和第一存储器单元MC1可以在第一垂直导电材料VCM1至第四垂直导电材料VCM4的背离第一方向的侧表面上沿第三方向交替地堆叠。第一存储器单元MC1可以与奇数组的存储器单元MCG1、MCG3、MCG5和MCG7对应。
沿第二方向延伸的第一导电材料CM1、第二导电材料CM2、第三导电材料CM3、第四导电材料CM4、第五导电材料CM5、第六导电材料CM6、第七导电材料CM7和第八导电材料CM8可以设置在第一存储器单元MC1的背离第一方向的侧表面上。第一导电材料CM1至第八导电材料CM8可以分别与第一字线WL1至第八字线WL8对应。第一绝缘层INS1可以沿由第一方向和第二方向限定的平面延伸，并且保持在第三方向上的高度。
第二绝缘层INS2和第二存储器单元MC2可以在第一垂直导电材料VCM1至第四垂直导电材料VCM4的面对第一方向的侧表面上沿第三方向交替地堆叠。换言之，第二绝缘层INS2和第二存储器单元MC2设置在第一垂直导电材料VCM1至第四垂直导电材料VCM4的第二侧面上，第一垂直导电材料VCM1至第四垂直导电材料VCM4的第二侧面与第一垂直导电材料VCM1至第四垂直导电材料VCM4的设置有第一绝缘层INS1和第一存储器单元MC1的第一侧面背对。第二存储器单元MC2可以与偶数组的存储器单元MCG2、MCG4、MCG6和MCG8对应。
沿第二方向延伸的第九导电材料CM9、第十导电材料CM10、第十一导电材料CM11、第十二导电材料CM12、第十三导电材料CM13、第十四导电材料CM14、第十五导电材料CM15和第十六导电材料CM16可以设置在第二存储器单元MC2的面对第一方向的侧表面上。第九导电材料CM9至第十六导电材料CM16可以分别与第九字线WL9至第十六字线WL16对应。第二绝缘层INS2可以沿由第一方向和第二方向限定的平面延伸，并且保持在第三方向上的高度。
为了更容易地示出存储器单元阵列110的结构的目的，以切出状态示出了来自第二绝缘层INS2之中的与第三方向上的最后一层(或最上层)对应的第二绝缘层。然而，将理解的是，与第三方向上的最后一层对应的第二绝缘层以类似于与第三方向上的最后一层对应的第一绝缘层的平面的形状设置。
在制造存储器单元阵列110的工艺中，可以通过在基底SUB上交替地堆叠绝缘层和牺牲层来制造初始结构。然后，可以形成用于第一垂直导电材料VCM1至第四垂直导电材料VCM4的孔以穿过初始结构。然后，可以去除牺牲层，并且可以在去除了牺牲层的空间中形成第一存储器单元MC1和第二存储器单元MC2。
用于穿透初始结构的穿透力随着在第三方向上的高度减小而减小。因此，如图3中所示，第一垂直导电材料VCM1至第四垂直导电材料VCM4逐渐变细。例如，第一垂直导电材料VCM1至第四垂直导电材料VCM4的横截面积(例如，由第一方向和第二方向限定的横截面积)随着在第三方向上的高度或距基底SUB的距离减小而减小。可选地，第一垂直导电材料VCM1至第四垂直导电材料VCM4的横截面积随着在第三方向上的高度或距基底SUB的距离增大而增大。
因此，用于第一存储器单元MC1和第二存储器单元MC2的空间(例如，第一存储器单元MC1和第二存储器单元MC2的尺寸)随着在第三方向上的高度或距基底SUB的距离减小而增大，并且随着在第三方向上的高度或距基底SUB的距离增大而减小。换言之，在基底SUB附近的第一存储器单元MC1比在最上面的第一绝缘层INS1附近的第一存储器单元MC1大。
如参照图2所描述的，包括第一存储器单元MC1和第二存储器单元MC2的存储器单元MC中的每个包括第一元件E1至第三元件E3。在用于第一存储器单元MC1和第二存储器单元MC2的空间增大的情况下，用于第一元件E1至第三元件E3的相变元件的空间增大。另外，在用于第一存储器单元MC1和第二存储器单元MC2的空间减小的情况下，用于第一元件E1至第三元件E3的相变元件的空间减小。
图4示出了根据发明构思的示例性实施例的用于对第一存储器单元MC1和第二存储器单元MC2执行置位操作和复位操作的条件。在图4中，横轴表示时间“T”，纵轴表示温度。
参照图1、图2、图3和图4，第一框B1示出了用于置位操作的温度条件，第二框B2示出了用于复位操作的温度条件。如从第一框B1可以看出，当在第一时间间隔TI1期间将第一温度TP1施加到相变元件时，相变元件被编程为置位状态并且具有大电阻。
如从第二框B2可以看出，当在比第一时间间隔TI1长的第二时间间隔TI2期间将低于第一温度TP1的第二温度TP2施加到相变元件时，相变元件被编程为复位状态并且具有小电阻。
为了将温度提供到所选择的存储器单元的相变元件，字线驱动块120可以将字线电流IWL施加到所选择的存储器单元。例如，在置位操作中，字线驱动块120可以通过所选择的字线将字线电流IWL施加到所选择的存储器单元，第一量的字线电流IWL能够在第一时间间隔TI1期间引起第一温度TP1。
在复位操作中，字线驱动块120可以通过所选择的字线将字线电流IWL施加到所选择的存储器单元，第二量的字线电流IWL能够在第二时间间隔TI2期间引起第二温度TP2。
当存在负载时，由负载消耗的功率由公式1定义。
[公式1]
P＝IR2
在公式1中，“P”表示功率，“I”表示电流，“R”表示负载的电阻值。因为功率的消耗产生热，所以所选择的存储器单元的相变元件的温度与相变元件的电阻值的平方成比例。
如参照图3所描述的，相变元件的空间根据距基底SUB的距离或在第三方向上的高度而变化。例如，靠近基底SUB的相变元件的空间比远离基底SUB的相变元件的空间大。相变元件的电阻值随着距基底SUB的距离或在第三方向上的高度增大而减小。另外，相变元件的电阻值随着距基底SUB的距离或在第三方向上的高度减小而增大。
当所有的相变元件处于复位状态时，相变元件的电阻值可以如上所述根据距基底SUB的距离或在第三方向上的高度而变化。当所有的相变元件处于置位状态时，相变元件的电阻值可以如上所述根据距基底SUB的距离或在第三方向上的高度而变化。
使得能够对与第八导电材料CM8或第十六导电材料CM16对应的相变元件成功地执行置位操作和复位操作的字线电流IWL会导致与第一导电材料CM1或第九导电材料CM9对应的相变元件过多的热量产生。
另外，使得能够对与第一导电材料CM1或第九导电材料CM9对应的相变元件成功地执行置位操作和复位操作的字线电流IWL会导致与第八导电材料CM8或第十六导电材料CM16对应的相变元件的低热量产生或不产生热量。
因此，使其能够成功地确定与第一导电材料CM1或第九导电材料CM9对应的相变元件的置位状态和复位状态的字线电流IWL的量可以与使其能够成功地确定与第八导电材料CM8或第十六导电材料CM16对应的相变元件的置位状态和复位状态的字线电流IWL的量不同。
图5是示出根据发明构思的示例性实施例的非易失性存储器器件100的操作方法的流程图。参照图1和图5，在操作S110中，控制逻辑块150可以从外部装置接收命令CMD和地址ADDR。命令CMD可以包括用于置位操作、复位操作和/或读取操作的命令。
在操作S120中，控制逻辑块150可以确定基底SUB与地址ADDR指示的所选择的存储器单元之间的距离。例如，控制逻辑块150可以确定所选择的存储器单元在第三方向上的高度。另外，控制逻辑块150可以确定所选择的存储器单元的尺寸或位线的横截面积。控制逻辑块150可以利用电平信号LS控制可变电流供应块140，使得基于所选择的存储器单元与基底SUB之间的距离(或在第三方向上的高度、存储器单元的尺寸或位线的横截面积)来调整字线电流IWL的量。
例如，控制逻辑块150可以将地址ADDR和字线电流IWL的量(例如，要施加到所选择的存储器单元的电流的量)按操作模式(例如，置位操作、复位操作和/或读取操作)存储在查找表中。控制逻辑块150可以基于地址ADDR和查找表来控制可变电流供应块140。
在操作S130中，可变电流供应块140可以在控制逻辑块150的控制下输出具有调整后的量的字线电流IWL。字线驱动块120可以通过所选择的字线将具有调整后的量的字线电流IWL施加到所选择的存储器单元。
图6示出了根据发明构思的示例性实施例的调整字线电流IWL的量的字线驱动块140。在图6中，横轴表示电流的量，纵轴表示距基底SUB的距离(或在第三方向上的高度)。
参照图1、图2、图3和图6，随着距基底SUB的距离(或在第三方向上的高度)增大，存储器单元MC的尺寸减小，并且第一位线BL1至第四位线BL4中的每条位线的横截面积增大。当距基底SUB的距离(或在第三方向上的高度)增大时，可变电流供应块140可以增大字线电流IWL的量。当距基底SUB的距离(或在第三方向上的高度)减小时，可变电流供应块140可以减小字线电流IWL的量。
例如，当距基底SUB的距离(或在第三方向上的高度)增大时，可变电流供应块140可以以10μA至200μA为单位增大字线电流IWL的量。当距基底SUB的距离(或在第三方向上的高度)减小时，可变电流供应块140可以以10μA至200μA为单位减小字线电流IWL的量。
图7示出了其中字线驱动块140调整字线电流IWL的量的另一示例。在图7中，横轴表示电流的量，纵轴表示距基底SUB的距离(或在第三方向上的高度)。
参照图1、图2、图3和图7，随着距基底SUB的距离(或在第三方向上的高度)增大，存储器单元MC的尺寸减小，并且第一位线BL1至第四位线BL4中的每条位线的横截面积增大。控制逻辑块150可以将距基底SUB具有不同的距离(或在第三方向上具有不同的高度)的两条字线进行配对。例如，控制逻辑块150可以将字线WL7和WL8进行配对。
当选择属于同一对的字线之一时，可变电流供应块140可以相等地调整施加到所选择的字线的字线电流IWL的量。换言之，可变电流供应块140可以将施加到成对的字线的字线电流IWL的量调整为相同。例如，字线WL7和WL8可以被施加有相同量的字线电流IWL。将理解的是，尽管以上描述是参照两条成对的字线给出的，但是包括在一对(或一组)中的字线的数量可以是两条或更多条。
图8示出了其中字线驱动块140调整字线电流IWL的量的另一示例。在图8中，横轴表示电流的量，纵轴表示距基底SUB的距离(或在第三方向上的高度)。
参照图1、图2、图3和图8，存储器单元阵列110可以以多层结构制造。例如，在图3中，设置在基底SUB上的结构可以是第一层。与设置在图3中的基底SUB上的第一层的结构相同的结构可以设置在第一层上，以形成第二层。在发明构思的该实施例中，随着距基底SUB的距离(或在第三方向上的高度)增大，存储器单元MC的尺寸减小，并且第一位线BL1至第四位线BL4中的每条位线的横截面积增大。在第一层中，当距基底SUB的距离(或在第三方向上的高度)增大时，可变电流供应块140可以增大字线电流IWL的量。
在距基底SUB的距离(或在第三方向上的高度)从第一层改变到第二层的区域中，位线BL1至BL4中的每条位线的横截面积减小(在第二层的底部处)，并且存储器单元MC的尺寸增大(在第二层的底部处)。当距基底SUB的距离(或在第三方向上的高度)从第一层改变到第二层时，可变电流供应块140可以减小字线电流IWL的量。
在第二层中，随着距基底SUB的距离(或在第三方向上的高度)增大，存储器单元MC的尺寸减小，并且第一位线BL1至第四位线BL4中的每条位线的横截面积增大。在第二层中，可变电流供应块140可以随着距基底SUB的距离(或在第三方向上的高度)增大而增大字线电流IWL的量。
例如，图7的其中两条或更多条字线成对(或成组)的实施例可以应用于图8的实施例。
图9示出了其中字线驱动块140调整字线电流IWL的量的另一示例。在图9中，横轴表示电流的量，纵轴表示距基底SUB的距离(或在第三方向上的高度)。
参照图1、图2、图3和图9、，在制造存储器单元阵列110的同时，可以在给定时间期间执行注入相变材料的工艺。在注入相变材料的工艺中，可以通过用于垂直导电材料VCM1至VCM4的空间注入相变材料。
随着距基底SUB的距离(或在第三方向上的高度)减小，相变材料不能充分地注入到用于相变元件的空间中。因此，当在给定时间期间执行注入相变材料的工艺时，相变元件的尺寸会随着相变元件变得更接近基底SUB而减小。
因此，随着距基底SUB的距离(或在第三方向上的高度)或者位线BL1至BL4中的每条位线的横截面积增大，相变元件的电阻值增大。另外，随着距基底SUB的距离(或在第三方向上的高度)或者位线BL1至BL4中的每条位线的横截面积减小，相变元件的电阻值减小。
因此，如图9中所示，可变电流供应块140可以随着距基底SUB的距离(或在第三方向上的高度)或位线BL1至BL4中的每条位线的横截面积增大而减小字线电流IWL的量。可变电流供应块140可以随着距基底SUB的距离(或在第三方向上的高度)或位线BL1至BL4中的每条位线的横截面积减小而增大字线电流IWL的量。
例如，图7的其中两条或更多条字线成对(或成组)的实施例可以应用于图9的实施例。另外，图8的其中根据层来调整字线电流IWL的量的实施例可以应用于图9的实施例。
参照图6至图9给出的以上描述为，可变电流供应块140根据距基底SUB的距离(或在第三方向上的高度)来调整字线电流IWL的量。然而，可变电流供应块140可以根据第一位线BL1至第四位线BL4中的每条位线的横截面积或存储器单元MC(或相变元件)的尺寸来调整字线电流IWL的量。此外，发明构思不限于此。
图10是示出根据发明构思的示例性实施例的图1的可变电流供应块140的图。参照图1和图10，可变电流供应块140可以包括基准电流产生器141、第一晶体管142、第二晶体管143和第三晶体管144、电流输出块145以及可变块146。
基准电流产生器141连接到供应电源电压VDD的电力节点。基准电流产生器141产生并输出基准电流IREF。第一晶体管142连接在基准电流产生器141与向其供应接地电压VSS的接地节点之间。第一晶体管142的栅极可以连接到基准电流发生器141。第一晶体管142可以将通过基准电流IREF和第一晶体管142产生的电压(例如，第一电压)传送到第二晶体管143。
第二晶体管143可以连接在第三晶体管144与接地节点之间。第二晶体管143可以从第一晶体管142接收第一电压。基于第一电压，第二晶体管143可以流出与基准电流IREF对应的电流(例如，第一电流)。换言之，基准电流IREF可以通过第一晶体管142和第二晶体管143镜像为第一电流。
第三晶体管144连接在电力节点与第二晶体管143之间。第三晶体管144的栅极连接到第二晶体管143。第三晶体管144可以将通过第一电流和第三晶体管144产生的电压(例如，第二电压)传送到电流输出块145。
电流输出块145连接在电力节点与可变块146之间。电流输出块145可以包括共同地从第三晶体管144接收第二电压的多个p型金属氧化物半导体(PMOS)晶体管。所述多个PMOS晶体管在被激活时可以分别流出与第一电流对应的子电流。子电流的总和可以是第二电流。换言之，第一电流可以通过第三晶体管144和电流输出块145镜像为第二电流。
可变块146连接在输出字线电流IWL的输出节点与电流输出块145之间。可变块146可以包括响应于电平信号LS而操作并分别连接到多个PMOS晶体管的多个n型金属氧化物半导体(NMOS)晶体管。当多个NMOS晶体管中的一个导通时，对应的PMOS晶体管可以被激活。换言之，可变块146可以调整第二电流的量以输出字线电流IWL。
在发明构思的示例性实施例中，流过电流输出块145中的多个PMOS晶体管中的每个的子电流的量可以随对应的PMOS晶体管的尺寸(例如，PMOS晶体管的沟道的宽度)而变化。例如，随着PMOS晶体管的尺寸变得更大，电流的量可以增大。另外，随着PMOS晶体管的尺寸变得更小，电流的量会减小。
可以根据调整字线电流IWL的量的方式来设计多个PMOS晶体管。例如，当以第一方式调整字线电流IWL的量时，多个PMOS晶体管可以具有相同的尺寸。当以第二方式调整字线电流IWL的量时，多个PMOS晶体管可以具有不同的尺寸。例如，多个PMOS晶体管的尺寸可以顺序地增加一倍。
在图10中示出了NMOS晶体管和PMOS晶体管。然而，在可变电流供应块140中可以使用不同种类的晶体管。
如上所述，根据发明构思的示例性实施例的非易失性存储器器件100可以基于其中相变元件的电阻值随着距基底SUB的距离、在第三方向上的高度、存储器单元MC的尺寸或位线BL中的每条位线的横截面积变化而变化的特性来调整字线电流IWL的量。因此，可以提高设置在三维结构中的存储器单元MC的可靠性。
在上述实施例中，通过使用块来描述组件。块可以用诸如集成电路(IC)、专用IC(ASIC)、现场可编程门阵列(FPGA)和复杂可编程逻辑装置(CPLD)的各种硬件装置、在硬件装置中驱动的固件、诸如应用的软件或者硬件装置和软件的组合来实现。另外，块可以包括体现为利用集成电路中的半导体元件实现的电路或知识产权(IP)的电路。
根据发明构思的示例性实施例，根据字线与基底之间的距离、位线的横截面积或存储器单元的尺寸来调整要施加到字线的电流的量。因此，提供了一种防止以三维结构布置的存储器单元的可靠性降低的非易失性存储器器件。
虽然已经参照发明构思的示例性实施例描述了发明构思，但是对于本领域的普通技术人员来说，将明显的是，在不脱离如权利要求中所阐述的发明构思念的精神和范围的情况下，可以对发明构思进行各种改变和修改。

Claims (20)

1.一种非易失性存储器器件，所述非易失性存储器器件包括：
存储器单元阵列，包括第一组存储器单元和第二组存储器单元；
字线驱动块，通过第一组字线连接到第一组存储器单元，并且通过第二组字线连接到第二组存储器单元；
位线偏置和感测块，通过位线连接到第一组存储器单元和第二组存储器单元；
可变电流供应块，被配置为产生要供应到从第一组字线或第二组字线选择的字线的字线电流；以及
控制逻辑块，被配置为接收来自外部主机装置的地址和命令，并且基于地址来控制可变电流供应块以调整字线电流的量，
其中，存储器单元阵列包括：基底，包括与由第一方向和第二方向限定的平面对应的上表面；垂直导电材料，沿第二方向彼此隔开，其中，垂直导电材料在与第一方向和第二方向垂直的第三方向上延伸并且与位线对应；第一绝缘层和第一存储器单元，在垂直导电材料的第一侧表面上沿第三方向堆叠；第一导电材料，在第一存储器单元的第一侧表面上沿第二方向延伸，其中，第一导电材料与第一组字线对应；第二绝缘层和第二存储器单元，在垂直导电材料的第二侧表面上沿第三方向堆叠，垂直导电材料的第二侧表面背对垂直导电材料的第一侧表面；以及第二导电材料，在第二存储器单元的第二侧表面上沿第二方向延伸，其中，第二导电材料与第二组字线对应，并且
其中，控制逻辑块还被配置为根据所选择的字线与基底之间的距离来使字线电流的量变化。
2.根据权利要求1所述的非易失性存储器器件，其中，控制逻辑块随着所选择的字线与基底之间的距离增大而增大字线电流的量。
3.根据权利要求1所述的非易失性存储器器件，其中，控制逻辑块随着所选择的字线与基底之间的距离减小而减小字线电流的量。
4.根据权利要求1所述的非易失性存储器器件，其中，控制逻辑块对来自第一组字线之中的距基底具有不同距离的至少两条字线进行配对，并且
其中，控制逻辑块将字线电流的量相等地施加到所述至少两条字线。
5.根据权利要求1所述的非易失性存储器器件，其中，第一组字线被分成字线的第一层和字线的第二层，字线的第二层位于字线的第一层上，
其中，当所选择的字线位于第一层中时，控制逻辑块随着所选择的字线与基底之间的距离增大而增大字线电流的量，
其中，当所选择的字线位于第二层中时，控制逻辑块随着所选择的字线与基底之间的距离增大而增大字线电流的量，并且
其中，当所选择的字线在第一层的最上部分附近时的字线电流的第一量大于当所选择的字线在第二层的最下部分附近时的字线电流的第二量。
6.根据权利要求1所述的非易失性存储器器件，其中，第一组字线被分成字线的第一层和字线的第二层，字线的第二层位于字线的第一层上，
其中，当所选择的字线位于第一层中时，控制逻辑块随着所选择的字线与基底之间的距离增大而减小字线电流的量，
其中，当所选择的字线位于第二层中时，控制逻辑块随着所选择的字线与基底之间的距离增大而减小字线电流的量，并且
其中，当所选择的字线在第一层的最上部分附近时的字线电流的第一量小于当所选择的字线在第二层的最下部分附近时的字线电流的第二量。
7.根据权利要求1所述的非易失性存储器器件，其中，可变电流供应块包括：
基准电流产生器，被配置为输出基准电流；
第一晶体管，被配置为输出通过基准电流产生的第一电压；
第二晶体管，被配置为响应于第一电压而流出与基准电流对应的第一电流；
第三晶体管，被配置为输出通过第一电流产生的第二电压；
电流输出块，被配置为响应于第二电压而流出与第一电流对应的子电流；以及
可变块，被配置为在控制逻辑块的控制下调整第二电流的量，并输出字线电流作为调整的结果。
8.根据权利要求7所述的非易失性存储器器件，其中，电流输出块包括：
第四晶体管，被配置为响应于第二电压而流出与第一电流对应的子电流。
9.根据权利要求8所述的非易失性存储器器件，其中，第一晶体管具有相同的尺寸。
10.根据权利要求8所述的非易失性存储器器件，其中，第一晶体管的尺寸顺序地增加一倍。
11.根据权利要求8所述的非易失性存储器器件，其中，可变块包括：
第五晶体管，分别连接到第四晶体管，并且被配置为在控制逻辑块的控制下传送或阻断子电流。
12.根据权利要求1所述的非易失性存储器器件，其中，第一组存储器单元和第二组存储器单元中的每个包括连接在对应的字线与对应的位线之间的相变元件、阻挡元件和选择元件。
13.根据权利要求12所述的非易失性存储器器件，其中，选择元件包括双向阈值开关材料、硫属化物开关材料、氧化物二极管、硅二极管或过渡金属氧化物。
14.根据权利要求12所述的非易失性存储器器件，其中，相变元件包括硫族元素化合物、钙钛矿化合物或导电金属氧化物。
15.一种非易失性存储器器件，所述非易失性存储器器件包括：
存储器单元阵列，包括第一组存储器单元和第二组存储器单元；
字线驱动块，通过第一组字线连接到第一组存储器单元，并且通过第二组字线连接到第二组存储器单元；
位线偏置和感测块，通过位线连接到第一组存储器单元和第二组存储器单元；
可变电流供应块，被配置为产生要供应到从第一组字线或第二组字线选择的字线的字线电流；以及
控制逻辑块，被配置为接收来自主机装置的地址和命令，并且基于地址来控制可变电流供应块以调整字线电流的量，
其中，存储器单元阵列包括：基底，包括与由第一方向和第二方向限定的平面对应的上表面；垂直导电材料，沿第二方向彼此隔开，其中，垂直导电材料在与第一方向和第二方向垂直的第三方向上延伸并且与位线对应；第一绝缘层和第一存储器单元，在垂直导电材料的第一侧表面上沿第三方向交替地堆叠；第一导电材料，在第一存储器单元的第一侧表面上沿第二方向延伸，其中，第一导电材料与第一组字线对应；第二绝缘层和第二存储器单元，在垂直导电材料的第二侧表面上沿第三方向交替地堆叠，垂直导电材料的第二侧表面背对垂直导电材料的第一侧表面；以及第二导电材料，在第二存储器单元的第二侧表面上沿第二方向延伸，其中，第二导电材料与第二组字线对应，并且
其中，控制逻辑块还被配置为根据位线中的至少一条位线的在与所选择的字线相同高度处的横截面积来使字线电流的量变化。
16.根据权利要求15所述的非易失性存储器器件，其中，控制逻辑块随着横截面积增大而增大字线电流的量。
17.根据权利要求15所述的非易失性存储器器件，其中，控制逻辑块随着横截面积的增大而减小字线电流的量。
18.根据权利要求15所述的非易失性存储器器件，其中，控制逻辑块以10μA至200μA为单位来使字线电流的量变化。
19.一种非易失性存储器器件，所述非易失性存储器器件包括：
存储器单元阵列，包括第一组存储器单元和第二组存储器单元；
字线驱动块，通过第一组字线连接到第一组存储器单元，并且通过第二组字线连接到第二组存储器单元；
位线偏置和感测块，通过位线连接到第一组存储器单元和第二组存储器单元；
可变电流供应块，被配置为产生要供应到从第一组字线或第二组字线选择的字线的字线电流；以及
控制逻辑块，被配置为接收来自主机装置的地址和命令，并且基于地址来控制可变电流供应块以调整字线电流的量，
其中，存储器单元阵列包括：基底，包括布置在第一方向和第二方向上的上表面；垂直导电材料，沿第二方向彼此隔开，其中，垂直导电材料在与第一方向和第二方向垂直的第三方向上延伸并且与位线对应；第一绝缘层和第一存储器单元，在垂直导电材料的第一侧表面上沿第三方向堆叠；第一导电材料，在第一存储器单元的第一侧表面上沿第二方向延伸，其中，第一导电材料与第一组字线对应；第二绝缘层和第二存储器单元，在垂直导电材料的第二侧表面上沿第三方向堆叠，垂直导电材料的第二侧表面背对垂直导电材料的第一侧表面；以及第二导电材料，在第二存储器单元的第二侧表面上沿第二方向延伸，其中，第二导电材料与第二组字线对应，并且
其中，控制逻辑块还被配置为根据连接到所选择的字线的存储器单元的尺寸来使字线电流的量变化。
20.根据权利要求19所述的非易失性存储器器件，其中，存储器单元的尺寸根据所选择的字线与基底之间的距离而变化。
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