CN111555741B - 上电清除电路 - Google Patents

Abstract

一种上电清除电路，其包含：能隙电压产生电路、分压电路、共栅极比较电路以及迟滞缓冲器。能隙电压产生电路连接于电源端及接地端之间，其包含：取电回路、稳压电路以及回授回路；分压电路连接于电源及接地端之间；共栅极比较电路连接于该电源及该接地端之间；迟滞缓冲器连接于回授回路，迟滞缓冲器根据回授回路的电压进行迟滞缓冲，进而产生上电清除信号。

Description

上电清除电路

技术领域

本发明涉及一种上电清除电路(power on clear circuit)，尤其是涉及一种具有固定能隙电压且结构精简的上电清除电路。

背景技术

在设计电路时，往往会加入重置机制，以避免在开启电源之初，电力上升却未达各元件的工作电压状态下，导致系统元件逻辑错误。

参考图1，其绘示根据现有技术的上电清除电路的一实例。上电清除电路100是以一般提供能隙(band-gap)电压电路改良以实现上电清除重置的特性，但其最终并不提供稳态能隙电压。

参考图2，其绘示根据现有技术的上电清除电路的另一实例。上电清除电路200具体地以能隙电压电路搭配比较器201来实现上电清除重置的特性，其相较于上电清除电路100得以提供稳态能隙电压，然其比较器201配置复杂，耗费芯片面积及成本。

发明内容

有鉴于上述现有技术的问题，本发明提供一种上电清除电路，其包含：能隙电压产生电路、分压电路、共栅极比较电路以及迟滞缓冲器。能隙电压产生电路连接于电源端及接地端之间，并产生能隙电压，能隙电压产生电路包含：取电回路、稳压电路以及回授回路，取电回路连接至电源端，稳压电路连接于取电回路与接地端之间，回授回路连接于稳压电路及取电回路之间，其中，取电回路包含开关，开关包含输入端、输出端以及控制端，输入端连接于电源端，输出端连接于稳压电路，控制端连接于回授回路，且控制端控制开关由输入端至输出端的导通程度，以于稳压电路及取电回路之间产生能隙电压；分压电路连接于电源端并包括一分压点；共栅极比较电路连接于电源及接地端之间，并包含第一晶体管、第二晶体管、第一参考电流源以及第二参考电流源，第一晶体管串接于取电回路与稳压电路之间，第二晶体管的漏极以及栅极相连接，并且与第一晶体管以共栅极方式连接，第一参考电流源连接于电源端及第二晶体管之间，第二参考电流源连接于第二晶体管与接地端之间，且第二参考电流源与第二晶体管连接的一端电性连接于该分压点；迟滞缓冲器连接于回授回路，迟滞缓冲器根据回授回路的电压进行迟滞缓冲，进而产生上电清除信号。

较佳地，稳压电路可以包含误差放大器。

较佳地，分压电路可以包含第一电阻以及与第一电阻串接的第二电阻，分压点位于第一电阻与第二电阻的连接处，分压电路在分压点产生分压电压。

较佳地，稳压电路可以包含第三电阻、第四电阻、第五电阻、第六电阻、第三晶体管以及第四晶体管；其中第三电阻串接第四电阻，且误差放大器的正端输入连接在第三电阻以及第四电阻之间；第六电阻串接于第五电阻以及误差放大器的负端输入之间；第三电阻连接正端输入的一端的相对另一端连接第五电阻以及第六电阻之间；第三晶体管连接于第四电阻连接正端输入的一端的相对另一端以及接地端之间；以及第四晶体管连接于负端输入以及接地端之间。

较佳地，第五电阻可以连接第一晶体管，误差放大器的输出端连接控制端。

较佳地，开关可以是晶体管，输入端是晶体管的源极，输出端是晶体管的漏极，且控制端是晶体管的栅极。

较佳地，迟滞缓冲器可以包含两个反向器。

较佳地，第一电阻以及第二电阻可以是可变电阻。

较佳地，能隙电压产生电路的稳态电压可以是1.2伏特。

较佳地，第一电阻以及第二电阻的电阻值可以相等。

较佳地，电源的电压可以为至少2伏特。

附图说明

图1绘示根据现有技术的上电清除电路的一实例；

图2绘示根据现有技术的上电清除电路的另一实例；

图3绘示根据本发明一实施例的上电清除电路；

图4绘示根据本发明一实施例的上电清除电路的电压曲线。

符号说明

100、200、300：上电清除电路

201：比较器

301：能隙电压产生电路

302：分压电路

303：共栅极比较电路

304：迟滞缓冲器

3010：开关

3011：取电回路

3012：稳压电路

3013：回授回路

3014：误差放大器

3015：第三电阻

3016：第四电阻

3017：第五电阻

3018：第六电阻

3019：第三晶体管

3020：第四晶体管

3031：第一晶体管

3032：第二晶体管

3033：第一参考电流源

3034：第二参考电流源

BG：能隙电压

EA：误差放大器

IN-：误差放大器负端电压

IN+：误差放大器正端电压

Ip：电流

In：电流

POC：上电清除信号

R1：第一电阻

R2：第二电阻

VDD：电源端

GND：接地端

V_A：分压电压

具体实施方式

为了进一步了解本发明的技术特征、内容与优点及其所能达成的功效，兹将本发明配合附图，并以实施例的表达形式详细说明如下，而其中所使用的图式，其主旨仅为示意及辅助说明书，未必为本发明实施后的真实比例与精准配置，故不应就所附的图式的比例与配置关系解读、局限本发明于实际实施上的申请专利范围，合先叙明。

请参考图3，图3绘示根据本发明一实施例的上电清除电路。

上电清除电路300包含：能隙电压产生电路301、分压电路302、共栅极比较电路303以及迟滞缓冲器304。

其中，能隙电压产生电路301连接于电源端VDD及接地端之间，并产生能隙电压，能隙电压产生电路301包含：取电回路3011、稳压电路3012以及回授回路3013，取电回路3011连接至电源端，稳压电路3012连接于取电回路3011与接地端之间，回授回路3013连接于稳压电路3012及取电回路3011之间，其中，取电回路3011包含开关3010，开关3010包含输入端、输出端以及控制端(未示出)，输入端连接于电源端VDD，输出端连接于稳压电路3012，控制端连接于回授回路3013，且控制端控制开关由输入端至输出端的导通程度，以于稳压电路3012及取电回路3011之间产生能隙电压。

分压电路302连接于电源及接地端之间，分压电路302包含第一电阻R1以及与第一电阻R1串接的第二电阻R2，在一实施例之中，分压电路302的第一电阻R1与第二电阻R2的连接处为分压点，在分压点上产生分压电压V_A。

共栅极比较电路303连接于电源VDD及接地端之间，并包含第一晶体管3031、第二晶体管3032、第一参考电流源3033以及第二参考电流源3034，第一晶体管3031串接于取电回路3011与稳压电路3012之间，第二晶体管3032的漏极以及栅极相连接，并且与第一晶体管3031以共栅极方式连接，第一参考电流源3033连接于电源端VDD及第二晶体管3032之间，第二参考电流源3034连接于第二晶体管3032与接地端之间，且第二参考电流源3034与第二晶体管3032连接的一端电性连接于第一电阻R1及第二电阻R2之间。

迟滞缓冲器304连接于回授回路3013，迟滞缓冲器304根据回授回路3013的电压进行迟滞缓冲，进而产生上电清除信号。

根据本发明一实施例，稳压电路3012包含误差放大器3014、第三电阻3015、第四电阻3016、第五电阻3017、第六电阻3018、第三晶体管3019以及第四晶体管3020；其中第三电阻3015串接第四电阻3016，且误差放大器3014的正端输入连接在第三电阻3015以及第四电阻3016之间；第六电阻3018串接于第五电阻3017以及误差放大器3014的负端输入之间；第三电阻3015连接误差放大器3014的正端输入的一端的相对另一端连接第五电阻3017以及第六电阻3018之间；第三晶体管3019连接于第四电阻3016连接误差放大器3014的正端输入的一端的相对另一端以及接地端之间；以及第四晶体管3020连接于误差放大器3014的负端输入以及接地端之间。第五电阻3017连接第一晶体管3031，误差放大器3014的输出端连接控制端。开关3010是一晶体管，输入端是晶体管的源极，输出端是晶体管的漏极，且控制端是晶体管的栅极。在一实施例之中，开关3010、第一晶体管3031以及第二晶体管3032可为金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)，第三晶体管3019以及第四晶体管3020可为双极性晶体管(bipolar junctiontransistor，BJT)，但不限制于此。

请同时参照图3以及图4，图4绘示根据图3所示实施例的上电清除电路的电压曲线。如图4所示，上电清除电路300产生精准的上电清除信号POC，同时当在电源VDD上升后，能一直保有稳态的能隙电压BG。其中，随着电源VDD慢慢启动，能隙电压BG也慢慢启动，使得误差放大器3014一开始负端电压IN-大于正端电压IN+，经过迟滞缓冲器304产生输出为负，上电清除信号POC为负；当误差放大器3014电压慢慢提高，刚好是精准的电源VDD的设定值，此时正端电压IN+缓缓等于负端电压IN-，此时产生一输出电压，经过迟滞缓冲器304，产生输出为正，上电清除信号POC的大小等于电源VDD。

参照图4，当电源爬升且处于阶段A时，能隙电压BG并非稳态，误差放大器3014负端电压IN-大于正端电压IN+，此时OPOUT信号为low，且电流Ip大于电流In，迟滞缓冲器304产生的上电清除信号POC为负。当处于阶段B时，能隙电压BG是稳态，误差放大器3014负端电压IN-等于正端电压IN+，此时OPOUT信号为high，且电流Ip等于电流In，迟滞缓冲器304产生的上电清除信号POC为正。

请同时参照图3以及图4，根据本发明一实施例，能隙电压产生电路301的稳态电压是1.2伏特，且第一电阻R1及第二电阻R2相等(R1＝R2)，由于分压电压V_A＝VDD*R1/(R2+R1)，当电源VDD为2伏特，分压电压V_A为1伏特，其小于能隙电压BG稳态点(1.2伏特)，电流Ip大于电流In，且误差放大器3014负端电压IN-大于正端电压IN+，OPOUT信号为low，迟滞缓冲器304产生的上电清除信号POC为负。当电源VDD继续爬升直到分压电压V_A等于或大于能隙电压BG稳态点(1.2伏特)，电流Ip等于电流In，且误差放大器3014负端电压IN-等于正端电压IN+，OPOUT信号为high，迟滞缓冲器304产生的上电清除信号POC为正。

如上所述，第一电阻R1及第二电阻R2的阻值决定了上电清除信号POC由负转正时的电源VDD的大小，意即透过搭配第一电阻R1及第二电阻R2的不同阻值，得以改变上电清除信号POC。

据上论结，根据本发明的上电清除电路产生的上电清除信号POC具有固定能隙电压BG，且根据本发明的上电清除电路结构精简，得以节省其所占面积，进一步降低了成本。

以上所述仅为举例性，而非为限制性者。任何未脱离本发明的精神与范畴，而对其进行的等效修改或变更，均应包含于权利要求保护范围中。

Claims (10)

1.一种上电清除电路，其特征在于，包含：

一能隙电压产生电路，连接于一电源端及一接地端之间，并产生一能隙电压，所述能隙电压产生电路包含：

一取电回路，连接至所述电源端；

一稳压电路，连接于所述取电回路与所述接地端之间；以及

一回授回路，连接于所述稳压电路及所述取电回路之间；

其中，所述取电回路包含一开关，所述开关包含一输入端，连接于所述电源端；一输出端，连接于所述稳压电路；以及一控制端，连接于所述回授回路，且所述控制端控制所述开关由所述输入端至所述输出端的导通程度，以于所述稳压电路及所述取电回路之间产生所述能隙电压；

一分压电路，连接于所述电源端并包括一分压点；

一共栅极比较电路，连接于所述电源及所述接地端之间，其包含：

一第一晶体管，串接于所述取电回路与所述稳压电路之间；

一第二晶体管，其一漏极以及一栅极相连接，并且与所述第一晶体管以共栅极方式连接；

一第一参考电流源，连接于所述电源端及所述第二晶体管之间；以及

一第二参考电流源，连接于所述第二晶体管与所述接地端之间，且所述第二参考电流源与所述第二晶体管连接的一端电性连接于所述分压点；

一迟滞缓冲器，连接于所述回授回路，所述迟滞缓冲器根据所述回授回路的电压进行迟滞缓冲，进而产生一上电清除信号。

2.如权利要求1所述的上电清除电路，其特征在于，所述稳压电路包含一误差放大器。

3.如权利要求2所述的上电清除电路，其特征在于，所述分压电路包含一第一电阻以及与所述第一电阻串接的一第二电阻，所述分压点位于所述第一电阻与所述第二电阻的连接处，所述分压电路在所述分压点产生一分压电压。

4.如权利要求3所述的上电清除电路，其特征在于，所述稳压电路包含一第三电阻、一第四电阻、一第五电阻、一第六电阻、一第三晶体管以及一第四晶体管；其中所述第三电阻串接所述第四电阻，且所述误差放大器的一正端输入连接在所述第三电阻以及所述第四电阻之间；所述第六电阻串接于所述第五电阻以及所述误差放大器的一负端输入之间；所述第三电阻连接所述正端输入的一端的相对另一端连接所述第五电阻以及所述第六电阻之间；所述第三晶体管连接于所述第四电阻连接所述正端输入的一端的相对另一端以及所述接地端之间；以及所述第四晶体管连接于所述负端输入以及所述接地端之间。

5.如权利要求4所述的上电清除电路，其特征在于，所述第五电阻连接所述第一晶体管，所述误差放大器的一输出端连接所述控制端。

6.如权利要求1所述的上电清除电路，其特征在于，所述开关是一晶体管，所述输入端是所述晶体管的一源极，所述输出端是所述晶体管的一漏极，且所述控制端是所述晶体管的一栅极。

7.如权利要求1所述的上电清除电路，其特征在于，所述迟滞缓冲器包含两个反向器。

8.如权利要求3所述的上电清除电路，其特征在于，所述第一电阻以及所述第二电阻是可变电阻。

9.如权利要求1所述的上电清除电路，其特征在于，所述能隙电压产生电路的一稳态电压1.2伏特。

10.如权利要求3所述的上电清除电路，其特征在于，所述第一电阻以及所述第二电阻的电阻值相等。

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