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CN111446227A - 一种封装结构及封装方法 - Google Patents

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CN111446227A
CN111446227A CN202010427647.8A CN202010427647A CN111446227A CN 111446227 A CN111446227 A CN 111446227A CN 202010427647 A CN202010427647 A CN 202010427647A CN 111446227 A CN111446227 A CN 111446227A
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CN
China
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circuit board
chip
packaging
package
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Application number
CN202010427647.8A
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English (en)
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金国庆
曹立强
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National Center for Advanced Packaging Co Ltd
Original Assignee
National Center for Advanced Packaging Co Ltd
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Abstract

本发明涉及半导体技术领域,具体涉及一种封装结构及封装方法,封装结构包括:第一芯片结构;第二芯片结构,倒装连接在所述第一芯片结构上,所述第二芯片结构的尺寸小于所述第一芯片结构的尺寸;电路板,与所述第一芯片结构互连,且所述电路板与所述第二芯片结构连接在所述第一芯片结构的同一面上,所述电路板上设有用于与待连接件连接的连接器。第二芯片结构只占用第一芯片结构的一部分面积,第一芯片结构上其它部分可用于与电路板连接,第一芯片结构只占用电路板较小的面积,从而可减少电路板的面积,从而可降低封装成本。

Description

一种封装结构及封装方法
技术领域
本发明涉及半导体技术领域,具体涉及一种封装结构及封装方法。
背景技术
对于一些由芯片互连组成的硅系统模块,硅系统模块一般通过两种方式与与下一级别系统互连。一种方式为将两个芯片平铺在一个封装基板的同一面上,两个芯片分别和封装基板连接,封装基板的另一面和下一级别系统互连,该种方式下,需要封装基板的尺寸较大,而封装基板的成本通常比较高,因此封装成本较高。另一种方式为两个芯片叠加连接在一起后,在一个芯片上加工TSV、以及与下一级别系统相连的凸点,加工TSV的成本较高,并且对凸点的尺寸、芯片之间的间距要求较高。
发明内容
因此,本发明要解决的技术问题在于克服现有技术中的硅系统模块与下一级别系统互连成本较高的缺陷,从而提供一种可降低成本的封装结构及封装方法。
为解决上述技术问题,本发明提供的一种封装结构,包括:
第一芯片结构;
第二芯片结构,倒装连接在所述第一芯片结构上,所述第二芯片结构的尺寸小于所述第一芯片结构的尺寸;
电路板,与所述第一芯片结构互连,且所述电路板与所述第二芯片结构连接在所述第一芯片结构的同一面上,所述电路板上设有用于与待连接件连接的连接器。
所述第二芯片结构连接在所述第一芯片结构的靠近一个端部的位置处。
所述第二芯片结构的一个端部与所述第一芯片结构的一个端部平齐。
所述第一芯片结构上设有多个焊垫和/或凸点,所述第二芯片结构上设有若干适于与所述焊垫或所述凸点配合电连接的焊垫或凸点。
所述电路板上设有适于与所述第一芯片结构上的所述焊垫或凸点配合电连接的焊垫或凸点。
所述第一芯片结构与所述第二芯片结构之间的间隙、和/或所述第一芯片结构与所述电路板之间的间隙设有填充结构。
所述填充结构为胶粘剂。
所述电路板为FPC柔性电路板。
所述FPC柔性电路板上设有被动元件。
本发明还提供一种封装方法,包括如下步骤:
将第二芯片结构倒装连接在第一芯片结构上,第二芯片结构的尺寸小于第一芯片结构的尺寸;
将第一芯片结构倒装连接在电路板上,所述电路板上设有用于与待连接件连接的连接器。
本发明技术方案,具有如下优点:
1.本发明提供的封装结构,通过将第二芯片结构倒装连接在第一芯片结构上,第二芯片结构的尺寸小于第一芯片结构的尺寸,第二芯片结构只占用第一芯片结构的一部分面积,第一芯片结构上其它部分可用于与电路板连接,第一芯片结构只占用电路板较小的面积,从而可减少电路板的面积,从而可降低封装成本。
2.本发明提供的封装结构,所述第二芯片结构连接在所述第一芯片结构的靠近一个端部的位置处,这样设置能够为第一芯片结构留出足够大的面积与电路板连接。
3.本发明提供的封装结构,所述第二芯片结构的一个端部与所述第一芯片结构的一个端部平齐,该封装结构外观整齐,同时确保了为第一芯片结构留出足够大的面积与电路板连接。
4.本发明提供的封装结构,所述第一芯片结构上设有多个焊垫和/或凸点,所述第二芯片结构上设有若干适于与所述焊垫或所述凸点配合电连接的焊垫或凸点,方便第一芯片结构和第二芯片结构之间实现互连。
5.本发明提供的封装结构,所述电路板上设有适于与所述第一芯片结构上的所述焊垫或凸点配合电连接的焊垫或凸点,方便电路板和第一芯片结构之间互连。
6.本发明提供的封装结构,所述第一芯片结构与所述第二芯片结构之间的间隙、和/或所述第一芯片结构与所述电路板之间的间隙设有填充结构,能够确保第一芯片结构和第二芯片结构、第一芯片结构和电路板之间的连接稳定性。
7.本发明提供的封装结构,所述填充结构为胶粘剂,能够确保第一芯片结构和第二芯片结构、第一芯片结构和电路板之间的连接稳定性。
8.本发明提供的封装结构,所述电路板为FPC柔性电路板,柔性电路板可以自由弯曲、卷绕、折叠,可依照空间布局要求任意安排,并在三维空间任意移动和伸缩,从而达到元器件装配和导线连接的一体化,从而可实现更好的封装。
9.本发明提供的封装结构,所述FPC柔性电路板上设有被动元件,被动元件能够降低干扰滤波。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案,下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图是本发明的一些实施方式,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为本发明的实施例1中提供的封装结构的结构示意图;
图2为图1所示的第一芯片结构的结构示意图;
图3为图1所示的第二芯片结构的结构示意图;
图4为图1所示的FPC柔性电路板的结构示意图;
图5为第二芯片结构倒装连接在第一芯片结构上的结构示意图。
附图标记说明:
1-第一芯片结构;2-第二芯片结构;3-FPC柔性电路板;4-连接器;5-被动元件;6-焊垫;7-凸点。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
在本发明的描述中,需要说明的是,术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。此外,术语“第一”、“第二”、“第三”仅用于描述目的,而不能理解为指示或暗示相对重要性。
在本发明的描述中,需要说明的是,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电连接;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本发明中的具体含义。
此外,下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
实施例1
本实施例提供封装结构的一种具体实施方式,该封装结构主要用于解决由芯片结构组成的硅系统模块到下一级别系统之间的互连问题,如图1至图4所示,该封装结构包括第一芯片结构1、第二芯片结构2、电路板。
其中第二芯片结构2倒装连接在第一芯片结构1上,第二芯片结构2的尺寸小于第一芯片结构1的尺寸,电路板与第一芯片结构1互连,且电路板与第二芯片结构2连接在第一芯片结构1的同一面上,电路板上设有用于与待连接件连接的连接器4。其中连接器4用于与下一级别系统连接,连接器4为设在电路板上的连接端子,待连接件为下一级别系统。
本实施例的这种封装结构,通过将第二芯片结构2倒装连接在第一芯片结构1上,第二芯片结构2的尺寸小于第一芯片结构1的尺寸,第二芯片结构2只占用第一芯片结构1的一部分面积,第一芯片结构1上其它部分可用于与电路板连接,第一芯片结构1只占用电路板较小的面积,从而可减少电路板的面积,从而可降低封装成本。
具体的,在本实施方式中,第二芯片结构2连接在第一芯片结构1的靠近一个端部的位置处,电路板连接在第一芯片结构1的靠近另一个端部的位置处,这样设置能够充分利用第一芯片结构1上的面积空间,为第一芯片结构1留出足够大的面积与电路板连接。
更具体的,第二芯片结构2的一个端部与第一芯片结构1的一个端部平齐,该封装结构外观整齐,同时确保了为第一芯片结构1留出足够大的面积与电路板连接。当然,在其他可替换的实施方式中,第二芯片结构2可连接在第一芯片结构1的中间位置处。
具体的,在本实施方式中,为便于第一芯片结构1和第二芯片结构2之间互连,第一芯片结构1上设有多个焊垫6和凸点7,第二芯片结构2上设有适于与焊垫6相配合的凸点7。通过第一芯片结构1上的焊垫6和第二芯片结构2上的凸点7实现第一芯片结构1和第二芯片结构2的电连接。当然,在其他可替换的实施方式中,第二芯片结构2上设有焊垫6,通过第一芯片结构1上的焊垫6和第二芯片结构2上的焊垫6实现第一芯片结构1和第二芯片结构2的电连接。
为便于第一芯片结构1和电路板之间互连,电路板上设有与所述第一芯片结构1上的凸点7配合电连接的焊垫6,通过第一芯片结构1上的凸点7和电路板上的焊垫6实现第一芯片结构1和电路板的电连接。第一芯片结构1和第二芯片结构2、第一芯片结构1和电路板均通过焊垫6和凸点7配合电连接,能够确保第二芯片结构2和电路板的表面平齐,便于封装。
在其他可替换的实施方式中,第一芯片结构1上可只设置焊垫6或凸点7,第二芯片结构2、电路板上均设置凸点7或焊垫6。需要注意的是,当第一芯片结构1与第二芯片结构2之间通过焊垫6和凸点7配合连接时,第一芯片结构1和电路板之间也应当通过焊垫6和凸点7配合连接,当第一芯片结构1与第二芯片结构2之间通过焊垫6和焊垫6、或凸点7与凸点7配合连接时,第一芯片结构1和电路板之间也应当通过焊垫6和焊垫6、或凸点7与凸点7配合连接,以确保第二芯片结构2和电路板的表面平齐,便于封装。
为进一步确保第一芯片结构1与第二芯片结构2的连接稳定性,第一芯片结构1与第二芯片结构2之间的间隙设有填充结构。为进一步确保第一芯片结构1与电路板的连接稳定性,第一芯片结构1与电路板之间的间隙设有填充结构。当然,在其他可选的实施方式中,可只在第一芯片结构1与第二芯片结构2之间的间隙设有填充结构,或只在第一芯片结构1与电路板之间的间隙设有填充结构。
在本实施方式中,填充结构为胶粘剂。第一芯片结构1与第二芯片结构2之间、第一芯片结构1与电路板之间既通过焊接连接,又通过胶粘连接,连接更加稳定,同时填充结构也能够支撑第一芯片结构1或第二芯片结构2,避免发生形变。
在本实施方式中,电路板为FPC柔性电路板3,FPC柔性电路板3可以自由弯曲、卷绕、折叠,可依照空间布局要求任意安排,并在三维空间任意移动和伸缩,从而达到元器件装配和导线连接的一体化,从而可实现更好的封装。
FPC柔性电路板3上设有被动元件5、表贴IC等器件,被动元件5为电阻、电容等元器件,能够降低干扰,从而起到滤波作用。
实施例2
本实施例提供一种封装方法,包括如下步骤:
将第二芯片结构2倒装连接在第一芯片结构1上,第二芯片结构2的尺寸小于第一芯片结构1的尺寸,第二芯片结构2倒装连接在第一芯片结构1上的结构如图5所示;
将第一芯片结构1倒装连接在电路板上,所述电路板上设有用于与待连接件连接的连接器4,第一芯片结构1倒装连接在电路板上后的结构如图1所示。
通过将第二芯片结构2倒装连接在第一芯片结构1上,第二芯片结构2的尺寸小于第一芯片结构1的尺寸,第二芯片结构2只占用第一芯片结构1的一部分面积,第一芯片结构1上其它部分可用于与电路板连接,第一芯片结构1只占用电路板较小的面积,从而可减少电路板的面积,从而可降低封装成本。
显然,上述实施例仅仅是为清楚地说明所作的举例,而并非对实施方式的限定。对于所属领域的普通技术人员来说,在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (10)

1.一种封装结构,其特征在于,包括:
第一芯片结构(1);
第二芯片结构(2),倒装连接在所述第一芯片结构(1)上,所述第二芯片结构(2)的尺寸小于所述第一芯片结构(1)的尺寸;
电路板,与所述第一芯片结构(1)互连,且所述电路板与所述第二芯片结构(2)连接在所述第一芯片结构(1)的同一面上,所述电路板上设有用于与待连接件连接的连接器(4)。
2.根据权利要求1所述的封装结构,其特征在于,所述第二芯片结构(2)连接在所述第一芯片结构(1)的靠近一个端部的位置处。
3.根据权利要求2所述的封装结构,其特征在于,所述第二芯片结构(2)的一个端部与所述第一芯片结构(1)的一个端部平齐。
4.根据权利要求1所述的封装结构,其特征在于,所述第一芯片结构(1)上设有多个焊垫(6)和/或凸点(7),所述第二芯片结构(2)上设有若干适于与所述焊垫(6)或所述凸点(7)配合电连接的焊垫(6)或凸点(7)。
5.根据权利要求4所述的封装结构,其特征在于,所述电路板上设有适于与所述第一芯片结构(1)上的所述焊垫(6)或凸点(7)配合电连接的焊垫(6)或凸点(7)。
6.根据权利要求1所述的封装结构,其特征在于,所述第一芯片结构(1)与所述第二芯片结构(2)之间的间隙、和/或所述第一芯片结构(1)与所述电路板之间的间隙设有填充结构。
7.根据权利要求6所述的封装结构,其特征在于,所述填充结构为胶粘剂。
8.根据权利要求1-7中任一项所述的封装结构,其特征在于,所述电路板为FPC柔性电路板(3)。
9.根据权利要求8所述的封装结构,其特征在于,所述FPC柔性电路板(3)上设有被动元件(5)。
10.一种封装方法,其特征在于,包括如下步骤:
将第二芯片结构(2)倒装连接在第一芯片结构(1)上,所述第二芯片结构(2)的尺寸小于所述第一芯片结构(1)的尺寸;
将所述第一芯片结构(1)倒装连接在电路板上,所述电路板上设有用于与待连接件连接的连接器(4)。
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Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1185857A (en) * 1966-08-16 1970-03-25 Signetics Corp Improvements in or relating to Integrated Circuit Assemblies
KR20020076441A (ko) * 2001-03-28 2002-10-11 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그의 제조방법
CN101315921A (zh) * 2007-05-30 2008-12-03 南茂科技股份有限公司 芯片堆栈封装结构及其制造方法
CN101477979A (zh) * 2008-01-03 2009-07-08 三星电子株式会社 多芯片封装体
CN102709282A (zh) * 2011-04-28 2012-10-03 成都芯源系统有限公司 多芯片封装结构、变换器模块及封装方法
CN103887289A (zh) * 2012-12-20 2014-06-25 英特尔公司 高密度互连器件及方法
CN104011851A (zh) * 2011-12-22 2014-08-27 英特尔公司 具有窗口插入器的3d集成电路封装
CN203983271U (zh) * 2014-06-26 2014-12-03 中国科学院微电子研究所 一种光电集成的内窥镜系统封装结构
CN205723498U (zh) * 2016-02-23 2016-11-23 冠研(上海)专利技术有限公司 多芯片的系统级晶圆级封装结构
CN106486383A (zh) * 2015-08-31 2017-03-08 台湾积体电路制造股份有限公司 封装结构及其制造方法
CN106744646A (zh) * 2016-12-20 2017-05-31 苏州晶方半导体科技股份有限公司 Mems芯片封装结构以及封装方法
CN107041137A (zh) * 2014-09-05 2017-08-11 英帆萨斯公司 多芯片模块及其制法
CN108010931A (zh) * 2017-12-28 2018-05-08 苏州晶方半导体科技股份有限公司 一种光学指纹芯片的封装结构以及封装方法
CN108428690A (zh) * 2018-03-27 2018-08-21 苏州晶方半导体科技股份有限公司 一种芯片的封装结构以及封装方法
TWM589899U (zh) * 2019-09-10 2020-01-21 頎邦科技股份有限公司 薄膜覆晶封裝結構及其軟性電路板
CN111146194A (zh) * 2019-12-30 2020-05-12 华进半导体封装先导技术研发中心有限公司 一种系统级封装结构及制造方法

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1185857A (en) * 1966-08-16 1970-03-25 Signetics Corp Improvements in or relating to Integrated Circuit Assemblies
KR20020076441A (ko) * 2001-03-28 2002-10-11 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그의 제조방법
CN101315921A (zh) * 2007-05-30 2008-12-03 南茂科技股份有限公司 芯片堆栈封装结构及其制造方法
CN101477979A (zh) * 2008-01-03 2009-07-08 三星电子株式会社 多芯片封装体
CN102709282A (zh) * 2011-04-28 2012-10-03 成都芯源系统有限公司 多芯片封装结构、变换器模块及封装方法
CN104011851A (zh) * 2011-12-22 2014-08-27 英特尔公司 具有窗口插入器的3d集成电路封装
CN103887289A (zh) * 2012-12-20 2014-06-25 英特尔公司 高密度互连器件及方法
CN203983271U (zh) * 2014-06-26 2014-12-03 中国科学院微电子研究所 一种光电集成的内窥镜系统封装结构
CN107041137A (zh) * 2014-09-05 2017-08-11 英帆萨斯公司 多芯片模块及其制法
CN106486383A (zh) * 2015-08-31 2017-03-08 台湾积体电路制造股份有限公司 封装结构及其制造方法
CN205723498U (zh) * 2016-02-23 2016-11-23 冠研(上海)专利技术有限公司 多芯片的系统级晶圆级封装结构
CN106744646A (zh) * 2016-12-20 2017-05-31 苏州晶方半导体科技股份有限公司 Mems芯片封装结构以及封装方法
CN108010931A (zh) * 2017-12-28 2018-05-08 苏州晶方半导体科技股份有限公司 一种光学指纹芯片的封装结构以及封装方法
CN108428690A (zh) * 2018-03-27 2018-08-21 苏州晶方半导体科技股份有限公司 一种芯片的封装结构以及封装方法
TWM589899U (zh) * 2019-09-10 2020-01-21 頎邦科技股份有限公司 薄膜覆晶封裝結構及其軟性電路板
CN111146194A (zh) * 2019-12-30 2020-05-12 华进半导体封装先导技术研发中心有限公司 一种系统级封装结构及制造方法

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