[go: up one dir, main page]

CN106486383A - 封装结构及其制造方法 - Google Patents

封装结构及其制造方法 Download PDF

Info

Publication number
CN106486383A
CN106486383A CN201610768753.6A CN201610768753A CN106486383A CN 106486383 A CN106486383 A CN 106486383A CN 201610768753 A CN201610768753 A CN 201610768753A CN 106486383 A CN106486383 A CN 106486383A
Authority
CN
China
Prior art keywords
layer
tube core
rdl
connector
certain embodiments
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610768753.6A
Other languages
English (en)
Inventor
余振华
余国宠
王宗鼎
李建勋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN106486383A publication Critical patent/CN106486383A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0652—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0655—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/16—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of types provided for in two or more different subclasses of H10B, H10D, H10F, H10H, H10K or H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/18—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of the types provided for in two or more different main groups of the same subclass of H10B, H10D, H10F, H10H, H10K or H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08137—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1432—Central processing unit [CPU]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明的实施例提供了半导体器件及其制造方法。第一管芯和第二管芯设置在载体衬底上方。第一模制材料形成为邻近第一管芯和第二管芯。第一再分布层形成在第一模制材料上面。贯通孔形成在第一再分布层上方。封装件组件位于第一再分布层上且靠近铜柱。封装件组件包括第二再分布层。封装组件被设置为部分地覆盖第一管芯和第二管芯两者。第二模制材料形成为邻近封装组件和第一铜柱。第三再分布层形成在第二模制材料上面。第二再分布层设置在衬底上并且接合至衬底。

Description

封装结构及其制造方法
相关申请的交叉参考
本申请要求于2015年8月31日提交的美国临时专利申请第62/213,375号的权益，该申请结合于此作为参考。
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及半导体器件及其制造方法。
背景技术
半导体器件用于各种电子应用中，如个人电脑、手机、数码相机和其他电子设备。通常通过以下步骤来制造半导体器件：在半导体衬底上方顺序沉积绝缘或介电层、导电层和半导体材料层；以及使用光刻来图案化该多个材料层，以在该多个材料层上形成电路组件和元件。通常在单个半导体晶圆上制造数十或数百个集成电路。通过沿着切割线锯切集成电路来切割为单独的管芯。然后，将单个的管芯单独地、以多芯片模块或以其他封装类型来封装。
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成度不断提高，半导体行业已经历了快速的发展。在很大程度上，集成度的这种提高源自于最小特征尺寸的不断减小(例如，将半导体工艺节点减小至亚20nm节点)，这允许在给定区域内集成更多的组件。随着近来对小型化、更高速度和更大带宽以及更低功耗和延迟的需求的发展，已经产生了对更小且更富创造性的半导体管芯封装技术的需要。
随着半导体技术的进一步发展，已经出现了堆叠的半导体器件(例如，三维集成电路(3DIC))作为进一步减小半导体器件的物理尺寸的有效替代。在堆叠式半导体器件中，在不同半导体晶圆上制造诸如逻辑、存储器、处理器电路等有源电路。两个或更多的半导体晶圆可以安装或堆叠在彼此的顶部上以进一步降低半导体器件的形状因数。叠层封装(POP)器件是一种3DIC类型，其中，封装管芯并且然后将管芯与另一封装的一个管芯或多个管芯封装在一起。
发明内容
根据本发明的一个方面，提供了一种制作半导体器件的方法，包括：将第一管芯和第二管芯设置在第一衬底上方；形成邻近于所述第一管芯和所述第二管芯的第一模制材料；形成电连接至所述第一管芯和所述第二管芯并且覆盖所述第一模制材料的第一再分布层；形成连接至所述第一再分布层并且位于所述第一再分布层上的第一铜柱；将封装件组件设置在所述第一再分布层上且靠近所述第一铜柱，所述封装件组件包括第二再分布层，其中，所述封装件组件被设置为部分地位于所述第一管芯和所述第二管芯两者上面；邻近所述封装件和所述第一铜柱形成第二模制材料；形成电连接至所述封装件组件并且覆盖所述第二模制材料的第三再分布层；去除所述第一衬底；以及将所述第三再分布层设置在第二衬底上并且将所述第三再分布层接合至所述第二衬底。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1至图4E是根据示例性实施例的封装结构的截面图和平面图；
图5至图12是根据示例性实施例的制造封装结构的中间阶段的截面图；
图13至图16是根据示例性实施例的封装结构的截面图和平面图；以及
图17至图24是根据示例性实施例的制造封装结构的中间阶段的截面图。
具体实施方式
以下公开内容提供了许多不同的实施例或实例以实现本发明的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。类似地，诸如“前侧”和“背侧”的术语可以用于本文以更容易地识别各个组件，以及可以识别例如，这些组件位于另一组件的相对两侧上。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
可以在具体背景下讨论本文讨论的实施例，即，包括位于再分布层相对两侧并且以面对面的方位互连的逻辑管芯和存储器管芯或管芯和中介片的封装件。其他实施例实现其他应用，诸如本领域普通技术人员在阅读本发明之后将显而易见的不同封装件类型或不同配置。应该注意，本文讨论的实施例不必示出可能存在于结构中的每一个元件或部件。例如，可从附图中省略多个部件，诸如当讨论一个元件可能足以表达实施例的各个方面时。此外，本文中讨论的方法实施例可能讨论为以特定顺序实施；然而，可以以任何逻辑顺序实施其他方法实施例。
图1描述了根据一些实施例的封装结构100的截面图。具有通过再分布层与逻辑管芯面对面连接的堆叠的存储器的封装结构100的特定的实施例可以用于要求快速访问存储器的高性能应用，例如，诸如个人计算机、笔记本电脑、平板电脑、存储数据中心或涉及大型数据库和/或解析的应用(诸如金融、生命科学、气象模拟、视频编码和/或地震成像)。许多其他的应用是可能的。附加地，封装结构100可以按本文描述的方式来装配，这种方式与制造这种高性能的系统级封装结构(system-in-package structure)的其他方法相比，性价比高并且提供更高的制造产量。此外，与其他一些这种高性能的系统级封装结构相比，封装结构100中各组件之间的连接和封装结构100与外部的连接可以具有增加的可靠性。
封装结构100包括一个或多个逻辑管芯102。图1中描述了两个逻辑管芯102，但是根据具体设计，更多或更少的逻辑管芯是可能的。在一些实施例中，逻辑管芯102可以包括一个或多个中央处理单元(CPU)、网络处理器、FPGA、GPU和/或ASIC。逻辑管芯102密封在模制材料114中并且设置在再分布层(RDL)104上。RDL 104又设置在模制材料106上，而模制材料106设置在RDL 116上。贯通孔112贯穿模制材料106，从而将RDL 104连接至RDL 116。堆叠的存储结构108设置在模制材料106中且介于RDL 104和RDL 116之间，并且被设置为使其部分地位于两个逻辑管芯102下面。堆叠的存储结构108通过互连结构124连接至RDL 104，该互连结构可以实现u-凸块倒装芯片和/或金属-金属、聚合物-聚合物混合接合。堆叠的存储结构108通过互连结构124、RDL 104、RDL 116以及贯通孔112与逻辑管芯102通信。在一些实施例中，这种面对面连接设计允许逻辑管芯102和堆叠的存储结构108之间的可靠并且高性能的连接，在这种设计中，通过RDL 104和互连结构124，采用u-凸块倒装芯片和/或金属-金属、聚合物-聚合物混合接合(在一些实施例中这允许高密度的连接)，以及采用诸如RDL104、RDL 116以及堆叠的存储结构108内的RDL的多层扇出技术，堆叠的存储结构108与逻辑管芯102面对面连接。
图1中的堆叠的存储结构108包括四个存储器管芯110，但是取决于具体的封装结构的设计，可以使用更多的或更少的存储器管芯110。堆叠的存储器可以包括适合于对数据和数据存储提供快速访问的存储器，诸如DRAM、SRAM、SDRAM和/或NAND存储器。在图1描述的实施例中，两个一组的存储器管芯110并排设置，并且密封在模制材料中，以及连接至上面的RDL和下面的RDL。贯通孔穿透模制材料，并且将上面的RDL连接至下面的RDL。图1的堆叠的存储结构108中描述了两层存储器管芯110、贯通孔、RDL和模制材料，但是根据具体方法，可以使用更多的或更少的层。每一层存储器管芯110都使用扇出再分布层而连接至另一层存储器管芯110，以使得根据存储器管芯110中的接触件而也有可能的连接布置具有更大的灵活性。堆叠的存储结构108通过利用u-凸块倒装芯片接合和/或金属-金属、聚合物-聚合物混合接合的互连结构124连接至RDL104。在一些实施例中，互连结构124可以提供至堆叠的存储结构108的高密度的连接。
堆叠的存储器管芯108下面的RDL 116通过连接件126连接至衬底118。在一些实施例中，连接件126包括适合于利用C4倒装芯片接合的连接件。衬底118除了为外部电连接提供增大的区域外，还可以向封装结构100提供增强的机械支撑。衬底118具有位于衬底118的与RDL 116相对的表面上的多个连接件120，以用于外部电连接。最后，散热盖122设置在衬底118上，其中，逻辑管芯102和存储结构108设置在散热盖122的内腔中。散热盖122除了提供散热以外，可以对封装结构100提供物理保护。
图2描述了根据一些实施例的封装结构200的截面图。封装结构200在许多方面都与图1中描述的封装结构100类似。然而，在封装结构200中，利用存储结构202来替换存储结构108。存储结构202包括四个存储器管芯204，但是取决于设计，可以使用更多的或更少的存储器管芯。存储结构202的存储器管芯204垂直堆叠并且通过贯通孔206和/或设置在管芯204下方的连接件(未示出)连接。在一些实施例中，可以通过存储结构202来实现更快的内部存储器通信，这反过来可以提高数据带宽并且实现更快的数据访问和数据存储。此外，与堆叠的存储结构108相比，堆叠的存储结构202更小，从而为贯通孔112留出附加的空间。另一方面，在高度方向上，堆叠的存储结构202可以比堆叠的存储结构108更厚。因此，设计考量会限制堆叠的存储结构202中的存储器管芯204的数目。
堆叠的存储结构202设置为通过互连结构124与逻辑管芯102面对面连接。如以上描述，互连结构124可以包括u-凸块倒装芯片接合和/或金属-金属接合、聚合物-聚合物接合。存储器管芯204可以使用晶圆-晶圆(wafer-on-wafer)混合接合、聚合物接合和/或u-凸块倒装芯片接合来彼此连接。贯通孔206穿透存储器管芯204，以允许至逻辑管芯102和/或RDL116的电连接。
图3描述了根据一些实施例的封装结构301的截面图。封装结构301在许多方面都分别与图1和图2中描述的封装结构100和200类似。封装结构301包括设置在模制材料106中并且介于RDL 104和RDL 116之间的第一堆叠的存储结构202。在一些实施例中，取决于具体设计，具有并排配置的多层管芯的堆叠存储结构108(图1中示出)也可以适用于封装结构301。存储结构202通过互连结构124和RDL 104与逻辑管芯102面对面连接。封装件301还包括设置在模制材料114中并且通过互连结构124连接至RDL 104的多个堆叠的存储结构410。如以上描述，在一些实施例中，互连结构124可以包括u-凸块倒装芯片接合和/或金属-金属接合、聚合物-聚合物接合。在图3描述的实施例中，有两个堆叠的存储结构410，每一个都设置在RDL 104上并且介于相应的逻辑管芯102和封装件的外侧之间。逻辑管芯102通过RDL104和互连结构124与存储结构410通信。
在包括存储结构202(或存储结构108)和存储结构410的一些实施例中，存储结构202可以包括适合于快速数据访问应用的存储器类型。例如，在一些实施例中，存储结构202可以包括SRAM。在一些实施例中，存储结构410包括HBM(高带宽存储器)。例如，存储结构410可以包括多个垂直堆叠在一起的DRAM管芯，其中，DRAM管芯下面的贯通孔和u-凸块将各DRAM管芯垂直互连。在一些实施例中，存储结构410的底部管芯可以包括接口控制器管芯，该管芯有助于管理相应的存储结构410和外部器件之间的数据存储以及数据格式互通性。存储结构410也可以包括SRAM、SDRAM、NAND等，这取决于具体的设计。在一些实施例中，封装结构301可以提供逻辑管芯102和存储结构410之间的高带宽数据通信。
图4A描述了根据一些实施例的封装结构400的截面图。在一些实施例中，位于RDL104下面的堆叠的存储结构(如在图1至图3中分别描述为堆叠的存储结构108或堆叠的存储结构202)可以包括更少的管芯和/或更薄的管芯，从而使得堆叠的存储结构变得更薄。如果堆叠的存储结构变得足够薄，那么由具体的封装设计确定，可以实现诸如图4中示出的封装结构400的简化的封装结构。与封装结构100、200和301相比，封装结构400不具有模制材料106、贯通孔112、RDL 116、连接件126或衬底118。与本文讨论的其他一些实施例相比，封装结构400可以提供更低的成本和更薄的轮廓。
在一些实施例中，存储结构202的底侧可以包括连接至衬底的诸如焊料球、焊料凸块和/或金属焊盘等的连接件224。连接件224可以附加地为存储结构202提供附加的散热。在一些实施例中，连接件120可以包括布置为球栅阵列(BGA)的焊料球。参考图4B，在一些实施例中，连接件120可以包括其上具有焊帽的铜柱。在一些实施例中，其上具有焊帽的铜柱可以有助于补偿由堆叠的存储结构202而导致的厚度的增加。连接件120和连接件224可以包括铜、镍、焊料、这些材料的组合等。
参考图4C，在一些实施例中，封装件400可以使用连接件120连接至诸如印刷电路板(PCB)的衬底402。在一些实施例中，衬底402可以包含位于堆叠的存储结构202下方以容纳由堆叠的存储结构202而导致的厚度的增加的腔体404。在一些实施例中，如图4D所示，衬底402可以代替地具有位于堆叠的存储结构202下方以容纳由堆叠的存储结构202而导致的厚度的增加的局部腔体406。参考图4E，在一些实施例中，衬底402可以包括位于衬底402的面向封装件400的表面上的多个铜柱408。铜柱408连接至封装件400上的连接件120。在一些实施例中，铜柱408可以有助于弥补由堆叠的存储结构202而导致的厚度的增加。
图5至图13示出了根据一些实施例的在形成封装结构中的中间步骤的截面图。首先参考图5，示出了载体衬底300。通常地，载体衬底300在后续的加工步骤中提供临时的机械和结构支撑。例如，载体衬底300可以包括任何合适的材料，诸如例如硅基材料(诸如硅晶圆、玻璃或氧化硅)或其他材料(诸如氧化铝、陶瓷材料)、这些材料的任意组合等。在一些实施例中，为了适应进一步的加工，载体衬底300是平坦的。
逻辑管芯102放置在载体衬底300上方。逻辑管芯102可以包括适合于具体方法的任何类型的逻辑或处理管芯，诸如CPU、GPU、ASIC、FPGA、网络处理器、它们的组合等。尽管图5中描述了两个逻辑管芯102，但是根据具体的设计，更多或更少的逻辑管芯是可能的。逻辑管芯102可以通过诸如管芯附接膜(DAF)的粘合层(未示出)附接至载体衬底300。逻辑管芯102可以附接至载体衬底300的任何合适的位置以用于具体的设计或应用。逻辑管芯包括位于管芯的远离载体衬底300的表面上的金属接触件302。金属接触件302允许逻辑管芯102连接至外部组件、封装器件等。为了增强金属接触件302的可靠性，可以将薄聚合物介电材料层(未示出)可选地施加至逻辑管芯102的表面，在这种情况下，金属接触件302嵌入该聚合物介电材料内。在一些实施例中，诸如图3中示出的封装结构301，存储结构410也可以放置在载体衬底300上方并且使用与以上关于逻辑管芯102描述的相同的工艺附接至载体衬底。
接下来，将模制材料114模制在逻辑管芯102上。模制材料114填充各管芯之间的间隙。模制材料114可包括模塑料、模制底部填充物、环氧树脂或树脂。根据应用，模制材料114的顶面高于金属接触件302的顶端。执行研磨步骤以减薄模制材料114，直至暴露逻辑管芯102中的金属接触件302。图5中示出了生成的结构。由于研磨，逻辑管芯102中的金属接触件302的顶端与模制材料114的顶端基本齐平(共面)。作为研磨的结果，可以生成诸如金属颗粒的金属残留物，并且残留在顶面上。因此，在研磨之后，可以例如通过湿蚀刻执行清洁，从而去除金属残留物。
参考图6，RDL层104形成在模制材料114上方。通常，RDL为封装件提供导电图案，该导电图案是与管芯102上的金属接触件302的图案不同的引脚输出(pin-out)接触图案，以允许更加灵活地布置管芯102。RDL可以用于提供至管芯102的外部电连接，或将管芯102电连接至一个或多个其他的封装件、封装件衬底、组件等或它们的组合。RDL包括导线和通孔连接件，其中通孔连接件将上面的导线连接至下面的导电部件。
可以使用任何合适的工艺来形成RDL。例如，在一些实施例中，第一介电层形成在模制材料114和管芯102上。在一些实施例中，第一介电层由聚合物形成，聚合物可以是使用光刻来图案化的诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等的光敏材料。在其他实施例中，第一介电层由诸如氮化硅的氮化物、诸如氧化硅的氧化物、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等形成。可以通过旋涂、层压、CVD等或它们的组合形成第一介电层。然后，第一介电层被图案化以形成开口来暴露逻辑管芯102中的金属接触件302。在第一介电层由光敏材料形成的实施例中，可以按照所需的图案通过曝光第一介电层并且使其显影以去除不期望的材料来执行图案化，从而暴露金属接触件302。诸如使用图案化的掩模和蚀刻的其他方法也可以用于图案化第一介电层。
接下来，晶种层(未示出)形成在第一介电层上方，以及形成在形成于第一介电层中的开口中。在一些实施例中，晶种层为金属层，其可为单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，该晶种层包括钛层和钛层上方的铜层。可以使用例如PVD等形成晶种层。然后根据期望的再分布图案在晶种层上形成并图案化掩模。在一些实施例中，掩模是通过旋涂等形成的并且暴露于光以用于图案化。图案化形成穿过掩模的开口以暴露晶种层。在掩模的开口中和晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀等的镀法来形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。然后，去除光刻胶和晶种层中的其上未形成导电材料的部分。可以通过诸如使用氧等离子体等的可接受的灰化或剥离工艺来去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)来去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成导线和通孔连接件。第二介电层形成在第一介电层上方以为后续层提供更平坦的表面，并且可以使用类似于用于形成第一介电层材料和工艺来形成第二介电层。在一些实施例中，第二介电层由聚合物、氮化物、氧化物等形成。在一些实施例中，第二介电层是通过旋涂工艺形成的PBO。
以上工艺实现了一层RDL的形成。取决于具体方法，以上工艺可以重复多次以形成多个RDL层。
也可以以其他的方法形成RDL 104。例如，RDL 104可以通过制造工具使用与以上描述的相同或类似的工艺直接预形成在第一载体衬底上方。在一些实施例中，逻辑管芯102和存储结构401使用与以上描述的相同或类似的工艺接合至RDL 104。接下来，施加模制材料114。接下来，翻转结构并且将其放置在第二载体衬底上方，并且可以去除第一衬底。减薄第一衬底的背侧以暴露RDL 104中的金属连接件。例如，减薄工艺可以包括机械研磨步骤以及之后的湿蚀刻工艺和/或化学机械抛光工艺等。可以使用任何合适的找平工艺。
接下来，参考图6，贯通孔112形成在RDL 104上方。贯通孔112提供从模塑料的一侧上的RDL到模塑料的另一侧上的RDL的电连接。例如，下面将做出更详细的解释，堆叠的存储结构将放置在RDL 104上，并且模塑料将形成在贯通孔和堆叠的存储结构周围。随后，另一层RDL将形成在贯通孔和堆叠的存储结构上面。贯通孔112提供穿过上面的RDL和下面的RDL之间的模塑料的电连接，而不必通过堆叠的存储结构传递电信号。
在一些实施例中，贯通孔112可以直接形成在逻辑管芯102的金属接触件302上，而不是形成在RDL 104上。在这种实施例中，逻辑管芯102可以具体地设计为将金属接触件302放置在贯通孔112的计划位置下方。这样，RDL 104可以包含较少RDL层，或在一些实施例中，可以不需要RDL 104，这可以降低制造成本。
例如，可以通过在RDL 104上方形成导电晶种层(未示出)来形成贯通孔112。在一些实施例中，晶种层为金属层，其可为单层或包括由不同材料形成的多个子层的复合层。晶种层可由铜、钛、镍、金或它们的组合等制成。在一些实施例中，晶种层包括钛层和钛层上方的铜层。例如，可以使用物理汽相沉积(PVD)、CVD、原子层沉积(ALD)、它们的组合等形成晶种层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。在可选实施例中，晶种层是铜层。
接下来，可以沉积并且图案化诸如图案化的光刻胶层，其中掩模层中的开口暴露晶种层。例如，使用化学镀工艺或电化学镀工艺利用导电材料填充开口，从而创建包括贯通孔112的金属部件。镀法工艺可以单向(例如，从晶种层向上)填充图案化光刻胶层中的开口。单向填充可以允许更均匀的填充这种开口。可选地，另一晶种层可以形成在图案化的光刻胶层中的开口的侧壁上，并且可以多方向填充这种开口。形成的金属部件可以包括铜、铝、钨、镍、焊料或它们的合金。包括金属部件和晶种层的下面的部分的贯通孔112的顶视图形状可以为矩形、方形、圆形等。通过随后放置的存储结构108的厚度来确定贯通孔112的高度，在一些实施例中，贯通孔112的高度大于存储结构108的厚度。
接下来，例如，在灰化和/或湿剥离工艺中去除掩模层。执行蚀刻步骤以去除晶种层的暴露部分，其中蚀刻可以是各向异性蚀刻。另一方面，晶种层的作为贯通孔112的一部分并且被金属部件覆盖的部分未被蚀刻。应该注意，当晶种层由与上面的金属部件类似或相同的材料形成时，晶种层可以与金属合并并且中间没有可区分的界面。在一些实施例中，在晶种层与上面的金属部件之间存在可区分的界面。通孔112也可以被实现为通过诸如铜引线接合工艺的引线接合工艺而放置的金属丝钉(wire stud)。引线接合工艺的使用可以消除对沉积晶种层、沉积并图案化掩模层以及形成通孔112的镀法的需求。
接下来，参考图7，存储结构108通过互连结构124接合至RDL 104，从而使其通过RDL 104与逻辑管芯102面对面连接。设置存储结构108从而使其均部分地位于两个逻辑管芯102上面，从而最小化存储结构108和逻辑管芯102之间的一些连接的长度。连接路径的长度的减小可以实现连接路径的可靠性的增加。
互连结构124可以包括位于结构的下侧上的一个或多个电连接件502。连接件502可以是焊球、金属柱、可控坍塌芯片连接(C4)凸块、微凸块、化学镀镍钯浸金技术(ENEPIG)形成的凸块、它们的组合(例如，焊球附接其上的金属柱)等。连接件502可以包括诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合的导电材料。在一些实施例中，例如，连接件502包括共晶材料并且可以包括焊料凸块或焊球。例如，焊料材料可以是例如，铅基和无铅焊料，诸如用于铅基焊料的Pb-Sn组分；包括InSb的无铅焊料；锡、银和铜(SAC)组分；以及具有共同熔点的其它共晶材料，并且形成电气应用中的导电焊料连接件。如实例，对于无铅焊料，可以使用具有不同组分的SAC焊料，诸如SAC 105(锡98.5％、银1.0％、铜0.5％)、SAC 305和SAC 405。诸如焊球的无铅连接件也可以由SnCu化合物形成，而不使用银(Ag)。可选地，无铅焊料连接件可以包括锡和银(Sn-Ag)，而不使用铜。在一些实施例中，可以执行回流工艺，使连接件502的形状在一些实施例中为局部球形。可选地，连接件502可以包括其他形状。例如，连接件502也可以包括非球形导电连接件。在一些实施例中，连接件502包括通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(诸如铜柱)，在连接件502上具有或不具有焊料材料。金属柱可以无焊料并且具有基本垂直的侧壁或锥形的侧壁。
在连接件502和RDL 104之间的空间中可以注入或其他方式形成底部填充材料504。例如，底部填充材料504可以包括液态环氧树脂、非导电膏(NCP)、非导电膜(NCF)、可变形凝胶、硅橡胶等，该底部填充材料分配在连接件502和RDL 104之间和/或预层压在存储器管芯的表面上，然后固化以硬化。除了别的之外，底部填充材料504用于减少破裂和保护连接件502。
在一些实施例中，互连结构124可以使用混合接合将存储结构108接合至RDL 104。例如，包括诸如铜的金属的连接件502可以在RDL 104上的金属焊盘包括铜的情况下通过金属-金属接合(在这种情况下为Cu-Cu接合)直接接合至RDL 104上的金属焊盘。此外，其中嵌入有连接件502的预形成的介电层可以通过聚合物-聚合物接合而接合至RDL 104的顶面上的介电层。为了形成混合接合，例如，必须通过化学机械抛光工艺来控制连接件502、预形成的介电层、RDL 104的顶面上的电介质和RDL 104的铜焊盘的表面粗糙度。介电材料可以包括氧化物、SiN、SiON等。对于混合接合，金属连接可以包括Cu-Cu、Au-Au、Cu-Sn-Cu等。在一些实施例中，混合接合可以使连接件502具有精细的间距，例如小于大约5μm。这样，混合接合可以允许互连结构124包括位于逻辑管芯102和存储结构108之间的高密度的连接件。
接下来，参考图8，模制材料106模制在贯通孔112和存储结构108上。模制材料106填充贯通孔112和存储结构108之间的间隙。模制材料106可包括模塑料、模制底部填充物、环氧树脂、或树脂。模制材料106的顶面高于贯通孔112和存储结构108的顶端。执行研磨步骤以减薄模制材料106，直至暴露贯通孔112和存储结构108中的贯通孔。图8中示出生成的结构。由于研磨，贯通孔112和存储结构108中贯通孔的顶端与模制材料106的顶端基本齐平(共面)。作为研磨的结果，可以生成诸如金属颗粒的金属残留物，并且残留在顶面上。因此，在研磨之后，可以例如通过湿蚀刻执行清洁，使得去除金属残留物。
参考图9，RDL层116形成在模制材料106上方。RDL 116可以为贯通孔112和包括在存储结构108中的贯通孔来提供允许引脚输出接触图案的导电图案。除了提供电连接之外，RDL 116可以用作附加的散热路径以通过贯通孔112和包括在存储结构108中的贯通孔将热量从逻辑管芯102和存储结构108传导至衬底118(下文将具体描述)。可以使用与以上描述的类似的工艺形成RDL 116。例如，在一些实施例中，第一介电层形成在模制材料106上。在一些实施例中，第一介电层由聚合物形成，聚合物可以是使用光刻来图案化的诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等的光敏材料。在其他实施例中，第一介电层由诸如氮化硅的氮化物、诸如氧化硅的氧化物、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等形成。可以通过旋涂、层压、CVD等或它们的组合来形成第一介电层。然后，第一介电层被图案化以形成开口来暴露贯通孔112和存储结构108中的贯通孔。在实施例中，第一介电层由光敏材料形成，可以通过按照所需的图案来曝光第一介电层并且使其显影以去除不期望的材料来执行图案化从而暴露贯通孔112和存储结构108中的贯通孔。其他方法，诸如使用图案化的掩模和蚀刻，也可以用于图案化第一介电层。
接下来，晶种层(未示出)形成在第一介电层上方，以及形成在形成于第一介电层中的开口中。在一些实施例中，晶种层为金属层，其可为单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，该晶种层包括钛层和钛层上方的铜层。可以使用例如PVD等形成晶种层。然后在晶种层上形成掩模并且根据期望的再分布图案将其图案化。在一些实施例中，掩模是通过旋涂等形成的并且暴露于光以用于图案化。图案化形成穿过掩模的开口以暴露晶种层。在掩模的开口中和晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀等的镀法来形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。然后，去除光刻胶和晶种层的其上未形成导电材料的部分。可以通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成导线和通孔连接件。第二介电层形成在第一介电层上方以为后续各层提供更平坦的表面，并且可以使用类似于用于形成第一介电层材料和工艺来形成第二介电层。在一些实施例中，第二介电层由聚合物、氮化物、氧化物等形成。在一些实施例中，第二介电层是通过旋涂工艺形成的PBO。
尽管描述了一层RDL，但是取决于具体的方法，以上工艺可以重复多次以形成多个RDL层。
接下来，连接件802附接至RDL 116。连接件802允许该结构电连接至其他封装件、组件、器件、衬底等或它们的组合。在一些实施例中，连接件802可以直接连接至贯通孔112。在这种实施例中，不需要RDL 116。这有助于降低封装件的制造成本。在这种实施例中，封装件可以以贯通孔112直接设置在连接件802上方的方式来设计。
连接件802可以是焊球、金属柱、可控坍塌芯片连接(C4)凸块、微凸块、化学镀镍钯浸金技术(ENEPIG)形成的凸块、它们的组合(例如，焊球附接其上的金属柱)等。连接件802可以包括诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合的导电材料。在一些实施例中，例如，连接件802包括共晶材料并且可以包括焊料凸块或焊球。例如，焊料材料可以是例如铅基和无铅焊料，诸如用于铅基焊料的Pb-Sn组分；包括InSb的无铅焊料；锡、银和铜(SAC)组分；以及具有共同熔点并且在电气应用中形成导电焊料连接件的其它共晶材料。如实例，对于无铅焊料，可以使用不同组分的SAC焊料，诸如SAC 105(锡98.5％、银1.0％、铜0.5％)、SAC 305和SAC 405。诸如焊球的无铅连接件也可以由SnCu化合物形成，而不使用银(Ag)。可选地，无铅焊料连接件可以包括锡和银(Sn-Ag)而不使用铜。连接件802可以形成栅格，诸如球栅格阵列(BGA)。在一些实施例中，可以执行回流工艺，使得在一些实施例中连接件802的形状为局部球形(partial sphere)。可选地，连接件802可以包括其他形状。例如，连接件802也可以包括非球形导电连接件。
接下来，剥离载体衬底300。图10中示出生成的结构800。如果在晶圆上创建多个结构800，则将多个结构800分割为单独的封装结构。
参考图11，将结构800翻转并且通过连接件802接合至衬底118。衬底118可以是公知的积层层压衬底，其使用了根据具体方法而确定的层数。衬底118可以向封装件提供机械强度、并且实现结构800中的各组件之间的电连接，以及实现至外部衬底、组件、器件等或它们的组合的电连接。衬底118可以比结构800更宽。在一些实施例中，衬底118可以延伸超出结构800的边缘5mm至10mm。
底部填充材料804可以注入或以其他方式形成在连接件802和衬底118之间的空间中。例如，底部填充材料804可以包括分布在连接件802和衬底118之间、然后将其固化至变硬的液体环氧树脂、可变形凝胶、硅橡胶等。除此之外，底部填充材料804用于减少破裂和保护连接件802。
参考图12，热界面材料1002应用至模制材料114和逻辑管芯102的顶面。热界面材料可以有助于将热量从封装结构扩散至随后应用的散热盖，从而有助于维持封装结构的较低的温度。热界面材料1002可以包括任何合适的导热材料，例如，具有良好热导率的聚合物，热导率可以在约3瓦每米开尔文(W/m·K)至约5W/m·K之间或在5W/m·K以上。接下来，附接散热盖122。散热盖122除了提供散热以外，还可以对封装结构提供物理保护。散热盖122可以具有高热导率，例如，在大约200W/m·K至大约400W/m·K之间或以上，并且可以使用金属、金属合金、石墨烯、碳纳米管(CNT)等形成。在一些实施例中，使用粘合剂等将散热盖122附接至衬底118，从而使得逻辑管芯102、存储结构108以及以上讨论的封装结构的其他组件布置在散热盖122的内腔内。
接下来，如图12描述，在衬底118的与封装结构相对的表面上将多个电连接件120附接至衬底118。连接件120允许结构电连接至其他封装件、组件、器件、衬底等或它们的组合。连接件120可以是焊球、金属柱、可控坍塌芯片连接(C4)凸块、微凸块、化学镀镍钯浸金技术(ENEPIG)形成的凸块、它们的组合(例如，其上附接焊球的金属柱)等。连接件120可以包括诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合的导电材料。在一些实施例中，例如，连接件120包括共晶材料并且可以包括焊料凸块或焊球。例如，焊料材料可以是例如，铅基和无铅焊料，诸如用于铅基焊料的Pb-Sn组分；包括InSb的无铅焊料；锡、银和铜(SAC)组分；以及具有共同熔点并且在电气应用中形成导电焊料连接件的其它共晶材料。如实例，对于无铅焊料，可以使用不同组分的SAC焊料，诸如SAC 105(锡98.5％、银1.0％、铜0.5％)、SAC 305和SAC 405。诸如焊球的无铅连接件也可以由SnCu化合物形成，而不使用银(Ag)。可选地，无铅焊料连接件可以包括锡和银(Sn-Ag)而不使用铜。连接件120可以形成栅格，诸如球栅格阵列(BGA)。在一些实施例中，可以执行回流工艺，在一些实施例中使得连接件120的形状为局部球形。可选地，连接件120可以包括其他形状。例如，连接件120也可以包括非球形导电连接件。
在一些实施例中，如以上所述，连接件120可以连接至RDL 104，而不是衬底118。在这些实施例中，以上描述的包括形成贯通孔112、形成模制材料106、形成RDL 116、以及将封装件接合至衬底118的许多处理步骤都是不必要的，因此可以降低制造成本。图4中描述了这种实施例。
封装结构100的某些实施例，如本文描述所装配的以及图12中所描述的，利用再分布层使堆叠的存储器与逻辑管芯面对面连接，可以用于要求快速访问存储器的高性能应用，例如，诸如存储数据中心、服务器或涉及大型数据库和/或解析的应用(诸如金融、生命科学、气象模拟、视频编码和/或地震成像)。其他的许多应用是可能的。附加地，当与制造这种高性能的系统级封装件的其他方法相比时，可以如本文描述的性价比高的并且提供更高制造产量的方式来装配封装结构100。此外，与一些其他的这种高性能系统级封装件相比，封装件中的各组件之间的连接和至封装件的外部连接可以具有增加的可靠性。
其他的实施例也是可能的。图13示出了根据一些实施例的封装结构1100。与以上描述的实施例类似，封装结构1100的某些实施例，利用再分布层使逻辑和存储器管芯与一个或多个中介片面对面连接，可以用于要求快速访问存储器的高性能应用，例如，诸如个人计算机、笔记本电脑、平板电脑、存储数据中心或涉及大型数据库和/或解析的应用(诸如金融、生命科学、气象模拟、视频编码和/或地震成像)。其他的许多应用是可能的。附加地，与制造这种高性能的系统级封装件的其他方法相比时，可以如本文描述的性价比高的并且提供更高制造产量的方式来装配封装结构1100。例如，在一些实施例中，与具有嵌入衬底的一个或多个中介片的高性能封装件相比，可以以更低的成本且具有更高的制造产量来制造封装结构1100。此外，与其他的这种高性能的系统级封装件相比，封装件中的各组件之间的连接和至封装件的外部连接具有增加的可靠性。
封装结构1100包括被包装在模制材料116中的逻辑管芯1102和两个存储器管芯1104，但是取决于具体的方法，更多的或更少的逻辑管芯和存储器管芯是可能的。逻辑管芯和存储器管芯1104设置在RDL 1108上方。RDL 1108又设置在模制材料1110上方。两个中介片1112设置在模制材料1110中。取决于具体的方法，更多的或更少的中介片是可能的。设置每一个中介片1112从而使其部分地位于存储器管芯1104和逻辑管芯1102两者下面，并且确定中介片1112以及管芯1104和1102的方位使它们通过RDL1108面对面连接。RDL 1114位于模制材料1110下面。贯通孔1116穿透模制材料1110并且互连RDL 1108和至RDL 1114。RDL1114设置在衬底1118上方。散热盖1120设置在衬底1118上，其中，逻辑管芯1102、存储器管芯1104和中介片1112设置在散热盖1120的腔体中。取决于应用的需要，可以增加或减少逻辑管芯1102、存储器管芯1104和中介片1112的数目。
与其他可能的方式相比，中介片1112可在更小的面积内提供更多的电路径、连接件等。例如，对于RDL中的金属线的工艺限制可以为大约2μm至10μm。相比较而言，对于中介片中的金属线的工艺限制可以为大约0.2μm至大约0.6μm。因为工艺限制降低，所以与其他可能的方式相比，中介片1112可以使封装结构1100在给定面积中具有明显更多的连接件。中介片1112被布置为通过RDL 1108与逻辑管芯1102和存储器管芯1104面对面连接。中介片1112可以具有将上面的RDL与下面的RDL连接的一个或多个贯通孔。中介片1112可以包括一个或多个集成无源器件，诸如电阻器、电容器、电感器等或它们的组合。
其他的实施例也是可能的。图14描述了根据一些实施例的封装结构1200的截面图。封装结构1200包括设置在RDL 1108的顶侧上的两个逻辑管芯1102。在该实施例中，中介片1112定位设置在RDL 1108的下侧上从而使其部分地位于两个逻辑管芯下面。逻辑管芯1102与中介片1112面对面连接。在该实施例中，没有存储器管芯。取决于应用的需要，可以增加或减少逻辑管芯1102和中介片1112的数目。
图15描述了根据一些实施例的封装结构1300的截面图。封装结构1300包括并排设置在RDL 1108的上的两个逻辑管芯1102。两个存储器管芯1104设置在RDL 1108上且位于两个逻辑管芯1102的两旁。三个中介片1112设置在RDL 1108的下侧上，每一个中介片1112都设置为使其位于存储器管芯1104和逻辑管芯1102下面或两个逻辑管芯1102下面。逻辑管芯1102和存储器管芯1104通过RDL 1108与中介片1112面对面连接。取决于应用的需要，可以增加或减少逻辑管芯1102、存储器管芯1104和中介片1112的数目。
图16描述了根据一些实施例的封装结构1400的截面图。封装结构1400在许多方面都与封装结构1100类似。然而，在封装结构1400中，中介片1112不包含任何内部贯通孔。逻辑管芯1102和存储器管芯1104通过RDL1108、贯通孔1116和RDL 1114与中介片1112面对背互连。取决于应用的需要，可以增加或减少逻辑管芯1102、存储器管芯1104和中介片1112的数目。
图17至图24示出了根据一些实施例的在形成封装结构的中间步骤的截面图。首先参考图17，示出了载体衬底1500。通常地，载体衬底1500在后续的加工步骤中提供临时的机械和结构支撑。例如，载体衬底1500可以包括任何合适的材料，诸如硅基材料(诸如硅晶圆、玻璃或氧化硅)或其他材料(诸如氧化铝、陶瓷材料)、这些材料的任意组合等。在一些实施例中，为了适应进一步的加工，载体衬底300是平坦的。
逻辑管芯1102放置在载体衬底1500上方。逻辑管芯1102可以包括适合于具体的方法的任何类型的逻辑或处理管芯，诸如CPU、GPU、网络处理器、ASIC、它们的组合等。存储器管芯1104也放置在载体衬底1500上方，逻辑管芯1102设置在两个存储器管芯1104之间。存储器管芯1104可以是适合于具体的方法的任何类型的存储器，诸如存取存储器(SRAM)芯片、动态随机存取存储器(DRAM)芯片。逻辑管芯1102和存储器管芯1104可以通过诸如管芯附接膜(DAF)的粘合层(未示出)附接至载体衬底1500。所有管芯都包括位于管芯的远离载体衬底1500的表面上的金属接触件1502。金属接触件1502允许逻辑管芯1102和存储器管芯1104电连接至外部组件和封装件。
接下来，将模制材料1106模制在逻辑管芯1102和存储器管芯1104上。模制材料1106填充各管芯之间的间隙。模制材料1106可包括模塑料、模制底部填充物、环氧树脂或树脂。根据应用，模制材料1106的顶面高于金属接触件1502的顶端。实施研磨步骤以减薄模塑材料1106，直到暴露出金属接触件1502。图17中示出生成的结构。由于研磨，金属接触件1502的顶端与模制材料1106的顶端基本齐平(共面)。作为研磨的结果，可以生成诸如金属颗粒的金属残留物，并且残留在顶面上。因此，在研磨之后，可以例如通过湿蚀刻执行清洁，从而去除金属残留物。
参考图18，RDL层1108形成在模制材料1106上方。RDL 1108为封装件提供导电图案，该导电图案是与管芯上的金属接触件1502的图案不同的引脚输出接触图案，以允许更加灵活地放置管芯。
如以上所述，可以使用任何合适的工艺来形成RDL。例如，在一些实施例中，第一介电层形成在模制材料1106和管芯上。在一些实施例中，第一介电层由聚合物形成，聚合物可以是使用光刻来图案化的诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等的光敏材料。在其他实施例中，第一介电层由诸如氮化硅的氮化物、诸如氧化硅的氧化物、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等形成。可以通过旋涂、层压、CVD等或它们的组合来形成第一介电层。然后，第一介电层被图案化以形成开口来暴露管芯中的金属接触件1502。在第一介电层由光敏材料形成的实施例中，可以按照所需的图案通过曝光第一介电层并且使其显影以去除不期望的材料来执行图案化，从而暴露金属接触件1502。其他方法，诸如使用图案化的掩模和蚀刻，也可以用于图案化第一介电层。
接下来，晶种层(未示出)形成在第一介电层上方，以及形成在形成于第一介电层中的开口中。在一些实施例中，晶种层为金属层，其可为单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。可以使用例如PVD等形成晶种层。然后，在晶种层上形成掩模并且根据期望的再分布图案将其图案化。在一些实施例中，掩模是通过旋涂等形成的并且暴露于光以用于图案化。图案化形成穿过掩模的开口以暴露晶种层。在掩模的开口中和晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀等的镀法来形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。然后，去除光刻胶和晶种层的其上未形成导电材料的部分。可以通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成导线和通孔连接件。第二介电层形成在第一介电层上方以为后续层提供更平坦的表面，并且可以使用类似于用于形成第一介电层材料和工艺来形成第二介电层。在一些实施例中，第二介电层由聚合物、氮化物、氧化物等形成。在一些实施例中，第二介电层是通过旋涂工艺形成的PBO。
尽管描述了一层RDL，但是取决于具体的方法，以上工艺可以重复多次以形成多个RDL层。
接下来，贯通孔1116形成在RDL 1108上方。贯通孔1116提供从模塑料的一侧上的RDL层到模塑料的另一侧上的RDL层的电连接。例如，下面将做出更详细的解释，中介片将放置在RDL 1108上，并且模塑料将形成在贯通孔和中介片周围。随后，另一层RDL将形成在贯通孔和中介片上面。贯通孔1116提供上面的RDL和下面的RDL之间的电连接，而不必通过中介片传递电信号。
例如，可以使用与以上所述的相同或类似的方法，通过在RDL 1108上方形成导电晶种层(未示出)来形成贯通孔1116。在一些实施例中，晶种层为金属层，其可为单层或包括由不同材料形成的多个子层的复合层。晶种层可由铜、钛、镍、金或它们的组合等制成。在一些实施例中，晶种层包括钛层和钛层上方的铜层。例如，可以使用物理汽相沉积(PVD)、CVD、原子层沉积(ALD)、它们的组合等形成晶种层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。在可选实施例中，晶种层是铜层。
接下来，可以沉积并且图案化诸如图案化的光刻胶层，其中掩模层中的开口暴露晶种层。例如，使用化学镀工艺或电化学镀工艺利用导电材料填充开口，从而创建包括贯通孔1116的金属部件。镀法工艺可以单向填充(例如，从晶种层向上)图案化光刻胶层中的开口。单向填充可以允许这种开口的更均匀的填充。可选地，另一晶种层可以形成在图案化的光刻胶层中的开口的侧壁上，并且可以多方向填充这种开口。形成的金属部件可以包括铜、铝、钨、镍、焊料或它们的合金。包括金属部件和晶种层的下面的部分的贯通孔1116的顶视图形状可以为矩形、方形、圆形等。通过随后放置的中介片的厚度来确定贯通孔1116的高度，在一些实施例中，贯通孔1116的高度大于中介片的厚度。
接下来，例如，以灰化合/或湿剥离工艺去除掩模层。接下来，执行蚀刻步骤以去除晶种层的暴露部分，其中蚀刻可以是各向异性蚀刻。另一方面，晶种层中的作为贯通孔1116的一部分且被金属部件覆盖的部分未被蚀刻。应该注意，当晶种层由与上面的金属部件类似或相同的材料时形成时，晶种层可以与金属合并而其间没有可区分的界面。在一些实施例中，在晶种层与上面的金属部件之间存在可区分的界面。通孔1116也可以通过诸如铜引线接合工艺的引线接合工艺而放置的金属丝钉来实现。引线接合工艺的使用可以消除为了形成通孔1116而对沉积晶种层、沉积并图案化掩模层以及镀法的需求。
接下来，参考图19，中介片1112接合至RDL 1108。中介片1112可以包括位于结构的下侧上的一个或多个电连接件1702。连接件1702可以是焊球、金属柱、可控坍塌芯片连接(C4)凸块、微凸块、化学镀镍钯浸金技术(ENEPIG)形成的凸块、它们的组合(例如，其上附接有焊球的金属柱)等。连接件1702可以包括诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合的导电材料。在一些实施例中，例如，连接件1702包括共晶材料并且可以包括焊料凸块或焊球。例如，焊料材料可以是例如，铅基和无铅焊料，诸如用于铅基焊料的Pb-Sn组分；包括InSb的无铅焊料；锡、银和铜(SAC)组分；以及具有共同熔点并且在电气应用中形成导电焊料连接件的其它共晶材料。如实例，对于无铅焊料，可以使用不同组分的SAC焊料，诸如SAC105(锡98.5％、银1.0％、铜0.5％)、SAC 305和SAC 405。诸如焊球的无铅连接件也可以由SnCu化合物形成而不使用银(Ag)。可选地，无铅焊料连接件可以包括锡和银(Sn-Ag)而不使用铜。连接件1702可以形成栅格，诸如球栅格阵列(BGA)。在一些实施例中，可以执行回流工艺，在一些实施例中使连接件1702的形状为局部球形。可选地，连接件1702可以包括其他形状。例如，连接件1702也可以包括非球形导电连接件。在一些实施例中，连接件1702包括通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(诸如铜柱)而在其上具有或不具有焊料材料。金属柱可以无焊料并且具有基本垂直的侧壁或锥形的侧壁。
可用注入或以其他方式，在连接件1702和RDL 1108之间的空间中形成底部填充材料1704。例如，底部填充材料1704可以包括分布在连接件1702和RDL 1108之间然后将其固化至变硬的液体环氧树脂、可变形凝胶、硅橡胶等。除此之外，底部填充材料1704用于减少破裂和保护连接件1702。
接下来，参考图20，模制材料1110模制在贯通孔1116和中介片1112上。模制材料1110填充贯通孔1116与中介片1112之间的间隙。模制材料1110可包括模塑料、模制底部填充物、环氧树脂、或树脂。模制材料1110的顶面高于贯通孔112和中介片1112的顶端。执行研磨步骤以减薄模制材料1110，直至暴露贯通孔1116和中介片1112中的贯通孔。由于研磨，贯通孔1116和中介片1112中贯通孔的顶端与模制材料1110的顶端基本齐平(共面)。作为研磨的结果，可以生成诸如金属颗粒的金属残留物，并且残留在顶面上。因此，在研磨之后，可以例如通过湿蚀刻执行清洁，从而去除金属残留物。
RDL层1114形成在模制材料1110上方。可以使用与以上描述的类似的工艺形成RDL1114。例如，在一些实施例中，第一介电层形成在模制材料1110上。在一些实施例中，第一介电层由聚合物形成，聚合物可以是使用光刻来图案化的诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等的光敏材料。在其他实施例中，第一介电层由诸如氮化硅的氮化物、诸如氧化硅的氧化物、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等形成。可以通过旋涂、层压、CVD等或它们的组合形成第一介电层。然后，第一介电层被图案化以形成开口来暴露贯通孔1116和中介片1112中的贯通孔。在第一介电层由光敏材料形成的实施例中，可以按照所需的图案曝光第一介电层并且使其显影以去除不期望的材料来执行图案化，从而暴露贯通孔1116和中介片1112中的贯通孔。其他方法，诸如使用图案化的掩模和蚀刻，也可以用于图案化第一介电层。
接下来，晶种层(未示出)形成在第一介电层上方，以及形成在形成于第一介电层中的开口中。在一些实施例中，晶种层为金属层，其可为单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，该晶种层包括钛层和钛层上方的铜层。可以使用例如PVD等形成晶种层。然后在晶种层上形成掩模并且根据期望的再分布图案将其图案化。在一些实施例中，掩模是通过旋涂等形成的并且暴露于光以用于图案化。图案化形成穿过掩模的开口以暴露晶种层。在掩模的开口中和晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀等的镀法来形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。然后，去除光刻胶和晶种层的其上未形成导电材料的部分。可以通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成导线和通孔连接件。第二介电层形成在第一介电层上方以为后续层提供更平坦的表面，并且可以使用类似于用作形成第一介电层材料和工艺来形成第二介电层。在一些实施例中，第二介电层由聚合物、氮化物、氧化物等形成。在一些实施例中，第二介电层是通过旋涂工艺形成的PBO。
尽管描述了一层RDL的形成，但是取决于具体的方法，以上工艺可以重复多次以形成多个RDL层。
接下来，参考图21，连接件1902附接至RDL 1114。连接件1902允许结构电连接至其他封装件、组件、器件、衬底等或它们的组合。连接件1902可以是焊球、金属柱、可控坍塌芯片连接(C4)凸块、微凸块、化学镀镍钯浸金技术(ENEPIG)形成的凸块、它们的组合(例如，其上附接有焊球的金属柱)等。连接件1902可以包括诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合的导电材料。在一些实施例中，例如，连接件1902包括共晶材料并且可以包括焊料凸块或焊球。例如，焊料材料可以是例如，铅基和无铅焊料，诸如用于铅基焊料的Pb-Sn组分；包括InSb的无铅焊料；锡、银和铜(SAC)组分；以及具有共同熔点并且在电气应用中形成导电焊料连接件的其它共晶材料。例如，对于无铅焊料，可以使用不同组分的SAC焊料，诸如SAC 105(锡98.5％、银1.0％、铜0.5％)、SAC 305和SAC 405。诸如焊球的无铅连接件也可以由SnCu化合物形成，而不使用银(Ag)。可选地，无铅焊料连接件可以包括锡和银(Sn-Ag)而不使用铜。连接件1902可以形成栅格，诸如球栅格阵列(BGA)。在一些实施例中，可以执行回流工艺，在一些实施例中使连接件1902的形状为局部球形。可选地，连接件1902可以包括其他形状。例如，连接件1902也可以包括非球形导电连接件。
接下来，剥离载体衬底1500。图22中示出生成的结构2000。如果在晶圆上创建多个结构2000，则将多个结构2000分割为单独的封装结构。
参考图23，翻转结构2000并且通过连接件1902接合至衬底1118。衬底1118可以是公知的积层层压衬底，其根据具体的方法确定使用的层数。衬底1118可以向封装件提供机械强度，并且实现结构2000中的各组件之间的电连接，以及实现至外部衬底、组件、器件等或它们的组合的电连接。衬底1118可以比结构2000更宽。在一些实施例中，衬底1118可以延伸超出结构2000的边缘大约5mm至大约10mm。
可用注入或其他方式在连接件1902和衬底1118之间的空间中形成底部填充材料1904。例如，底部填充材料1904可以包括分布在连接件1902和衬底1118之间然后将其固化至变硬的液体环氧树脂、可变形凝胶、硅橡胶等。除此之外，底部填充材料1904用于减少破裂和保护连接件1902。
参考图24，热界面材料2202应用至模制材料1106以及管芯1102和1104的顶面。热界面材料2202可以有助于将热量从封装结构扩散至随后应用的盖，从而有助于维持封装结构的较低的温度。热界面材料2202可以包括任何合适的导热材料，例如，具有良好热导率的聚合物，热导率可以在约3瓦每米开尔文(W/m·K)至约5W/m·K之间或在5W/m·K以上。接下来，附接散热盖1120。散热盖除了提供散热之外，可以对封装结构提供物理保护。散热盖1120可以具有较高的热导率，例如，介于大约200W/m·K至大约400W/m·K或以上，并且可以使用金属、金属合金、石墨烯、碳纳米管(CNT)等形成。在一些实施例中，使用粘合剂等将散热盖1120附接至衬底1118，从而使得逻辑管芯1102、中介片1112以及以上讨论的封装结构的其他组件布置在散热盖1120的腔体内。
接下来，如图24描述，在衬底1118的与结构2000相对的表面上将多个电连接件2204附接至衬底1118。连接件2204允许封装结构电连接至其他封装件、组件、器件、衬底等或它们的组合。连接件2204可以是焊球、金属柱、可控坍塌芯片连接(C4)凸块、微凸块、化学镀镍-化学镀钯浸金技术(ENEPIG)形成的凸块、它们的组合(例如，其上附接有焊球的金属柱)等。连接件2204可以包括诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合的导电材料。在一些实施例中，例如，连接件2204包括共晶材料并且可以包括焊料凸块或焊球。例如，焊料材料可以是例如，铅基和无铅焊料，诸如用于铅基焊料的Pb-Sn组分；包括InSb的无铅焊料；锡、银和铜(SAC)组分；以及具有共同熔点并且在电气应用中形成导电焊料连接件的其它共晶材料。例如，对于无铅焊料，可以使用不同组分的SAC焊料，诸如SAC 105(锡98.5％、银1.0％、铜0.5％)、SAC 305和SAC 405。诸如焊球的无铅连接件也可以由SnCu化合物形成，而不使用银(Ag)。可选地，无铅焊料连接件可以包括锡和银(Sn-Ag)而不使用铜。连接件2204可以形成栅格，诸如球栅格阵列(BGA)。在一些实施例中，可以执行回流工艺，在一些实施例中使连接件2204的形状为局部球形。可选地，连接件2204可以包括其他形状。例如，连接件1006也可以包括非球形导电连接件。
在一些实施例中，使用如本文以上描述所的工艺以及图24中所描述的工艺形成的，具有使用再分布层与逻辑和存储器管芯面对面连接的一个或多个中介片的封装结构可以用于要求快速访问存储器的高性能应用，例如，诸如存储数据中心或涉及大型数据库和/或解析的应用(诸如金融、生命科学、气象模拟、视频编码和/或地震成像)。许多其他的应用是可能的。附加地，与其他制造这种高性能的系统级封装件的方法相比时，可以如本文描述的性价比高的并且提供更高制造产量的方式来装配封装结构。此外，与其他一些这种高性能的系统级封装结构相比，封装件中的各组件之间的连接和至封装件的外部连接可以具有增加的可靠性。
根据一些实施例，制造半导体器件的方法包括将第一管芯和第二管芯放置在载体衬底上方。第一模制材料形成为邻近第一管芯和第二管芯。形成第一再分布层，以电连接至第一管芯和第二管芯以及上面的第一模制材料。形成第一铜柱，以连接至上面的第一再分布层。靠近铜柱，将封装件组件放置在第一再分布层上。封装件组件包括第二再分布层并且设置为使其部分地位于第一管芯和第二管芯两者上面。第二模制材料形成为邻近封装件组件和第一铜柱。形成电连接至封装件组件并且位于第二模制材料上面的第三再分布层。去除载体衬底。第三再分布层放置在衬底上并且接合至衬底。
在一些实施例中，所述第一管芯和所述第二管芯是中央处理单元。
在一些实施例中，所述封装件组件包括包含集成无源器件的中介片。
在一些实施例中，该方法还包括：将散热盖设置在所述第二衬底上从而使得所述第一管芯、所述第二管芯和所述封装件组件设置在所述散热盖的内腔中。
在一些实施例中，所述封装件组件包括第三管芯、第四管芯、第五管芯和第六管芯，所述第三管芯和所述第四管芯彼此并列设置，所述第五管芯和所述第六管芯彼此靠近设置，并且所述第三管芯和所述第四管芯覆盖所述第五管芯和所述第六管芯，其中，所述第三管芯和所述第四管芯密封在第三模制材料中，而所述第五管芯和所述第六管芯密封在第四模制材料中。
在一些实施例中，该方法还包括：将第三管芯设置在所述第一衬底上方且位于所述第一管芯旁边，所述第三管芯包括高带宽存储器；将第四管芯设置在所述第一衬底上方且位于所述第二管芯旁边，所述第四管芯包括高带宽存储器；以及形成邻近于所述第三管芯和所述第四管芯的所述第一模制材料；其中，所述第一管芯和所述第二管芯是中央处理单元，而所述封装件组件包括高速存储器。
在一些实施例中，该方法还包括：形成第二铜柱，并且设置所述封装件组件使得所述封装件组件介于所述第一铜柱和所述第二铜柱之间。
根据一些实施例，形成半导体器件的方法包括将第一管芯和第二管芯并排放置在第一衬底上方。第一模制材料形成为邻近第一管芯和第二管芯。形成第一再分布层，以电连接至第一管芯和第二管芯以及上面的第一模制材料。封装件包括第三管芯、第四管芯，并且第二再分布层放置在第一再分布层上方从而使得封装件设置在第一和第二管芯之间的最短距离的中心点上方。
在一些实施例中，该方法还包括：在所述封装件的与所述第一再分布层相对的侧面上将所述封装件接合至衬底；其中，所述第一管芯和所述第二管芯是中央处理单元，而所述第三管芯和所述第四管芯是存储器。
在一些实施例中，该方法还包括：形成连接至所述第一再分布层并且覆盖所述第一再分布层的第一贯通孔；形成邻近于所述封装件和所述第一贯通孔的第二模制材料；形成电连接至所述封装件并且覆盖所述第二模制材料的第二再分布层；去除所述第一衬底；以及将所述第二再分布层设置在第二衬底上并且将所述第二再分布层接合至所述第二衬底。
在一些实施例中，所述第三管芯设置在所述第四管芯上方，并且使用晶圆-晶圆接合将所述第三管芯附接至所述第四管芯。
在一些实施例中，所述第三管芯和所述第四管芯彼此并排设置并且设置在第三再分布层上方，第四再分布层覆盖所述第三管芯和所述第四管芯，并且第五管芯和第六管芯设置在所述第三再分布层上并且连接至所述第三再分布层。
在一些实施例中，所述第三管芯和所述第四管芯密封在第三模制材料中，而所述第五管芯和所述第六管芯密封在第四模制材料中。
在一些实施例中，第二贯通孔延伸穿过所述第三模制材料，并且第三贯通孔延伸穿过所述第四模制材料。
根据一些实施例，半导体器件包括设置为彼此靠近的第一管芯和第二管芯。第一模制材料沿着第一管芯和第二管芯的侧壁延伸。第一再分布层位于第一模制材料下面。第一中介片位于第一再分布层下面并且连接至第一再分布层以及设置为使其部分地位于第一管芯和第二管芯的每一个下面。第二模制材料沿着第一中介片的侧壁和沿着延伸穿过第二模制材料的第一贯通孔的侧壁延伸。第二再分布层位于第二模制材料下面。衬底位于第二再分布层下面并且连接至第二再分布层。
在一些实施例中，该半导体器件还包括：散热盖，位于所述衬底上，其中，所述第一管芯、所述第二管芯和所述第一中介片设置在所述散热盖的内腔中。
在一些实施例中，该半导体器件还包括：第三管芯和第二中介片，其中，所述第三管芯设置在所述第一再分布层上方并且靠近所述第二管芯，并且所述第二中介片被设置为位于所述第一再分布层下面并且部分地位于所述第二管芯和所述第三管芯的每一个的下面。
在一些实施例中，所述第二管芯是中央处理单元，而所述第一管芯和所述第三管芯是存储器。
在一些实施例中，所述第一中介片包括延伸穿过所述第一中介片的第二贯通孔。
在一些实施例中，所述第一中介片不具有延伸穿过所述第一中介片的贯通孔。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (1)

1.一种制作半导体器件的方法，包括：
将第一管芯和第二管芯设置在第一衬底上方；
形成邻近于所述第一管芯和所述第二管芯的第一模制材料；
形成电连接至所述第一管芯和所述第二管芯并且覆盖所述第一模制材料的第一再分布层；
形成连接至所述第一再分布层并且位于所述第一再分布层上的第一铜柱；
将封装件组件设置在所述第一再分布层上且靠近所述第一铜柱，所述封装件组件包括第二再分布层，其中，所述封装件组件被设置为部分地位于所述第一管芯和所述第二管芯两者上面；
邻近所述封装件和所述第一铜柱形成第二模制材料；
形成电连接至所述封装件组件并且覆盖所述第二模制材料的第三再分布层；
去除所述第一衬底；以及
将所述第三再分布层设置在第二衬底上并且将所述第三再分布层接合至所述第二衬底。
CN201610768753.6A 2015-08-31 2016-08-30 封装结构及其制造方法 Pending CN106486383A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562212375P 2015-08-31 2015-08-31
US62/212,375 2015-08-31
US14/927,218 US9768145B2 (en) 2015-08-31 2015-10-29 Methods of forming multi-die package structures including redistribution layers
US14/927,218 2015-10-29

Publications (1)

Publication Number Publication Date
CN106486383A true CN106486383A (zh) 2017-03-08

Family

ID=58095789

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610768753.6A Pending CN106486383A (zh) 2015-08-31 2016-08-30 封装结构及其制造方法

Country Status (2)

Country Link
US (5) US9768145B2 (zh)
CN (1) CN106486383A (zh)

Cited By (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109801885A (zh) * 2017-11-16 2019-05-24 三星电子株式会社 包括半导体器件封装的电子设备
CN109801905A (zh) * 2017-11-16 2019-05-24 爱思开海力士有限公司 与传热板有关的半导体封装体及其制造方法
CN110211946A (zh) * 2019-06-17 2019-09-06 上海先方半导体有限公司 一种芯片封装结构及其制造方法
CN110211954A (zh) * 2019-06-17 2019-09-06 上海先方半导体有限公司 一种多芯片封装结构及其制造方法
CN110660776A (zh) * 2018-06-29 2020-01-07 三星电子株式会社 具有再分配层的半导体封装件
CN110692127A (zh) * 2017-06-09 2020-01-14 苹果公司 使用扇出内插器小芯片的高密度互连
CN111052365A (zh) * 2017-07-07 2020-04-21 德克萨斯仪器股份有限公司 嵌入式管芯封装多芯片模块
CN111180426A (zh) * 2019-12-31 2020-05-19 江苏长电科技股份有限公司 一种带石墨烯层散热的封装结构及其制造方法
WO2020103162A1 (zh) * 2018-11-23 2020-05-28 华为技术有限公司 一种芯片以及芯片封装方法
CN111446227A (zh) * 2020-05-19 2020-07-24 华进半导体封装先导技术研发中心有限公司 一种封装结构及封装方法
TWI701747B (zh) * 2018-02-12 2020-08-11 晶元光電股份有限公司 半導體裝置及其製造方法
CN111554630A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554632A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554631A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554615A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554618A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554619A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554629A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554614A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111613602A (zh) * 2019-02-26 2020-09-01 三星电子株式会社 半导体封装件
CN111883496A (zh) * 2020-08-31 2020-11-03 中国电子科技集团公司第五十八研究所 基于圆片重构工艺的三维堆叠封装散热结构及其制作方法
CN111952274A (zh) * 2019-05-14 2020-11-17 矽品精密工业股份有限公司 电子封装件及其制法
TWI734455B (zh) * 2019-10-09 2021-07-21 財團法人工業技術研究院 多晶片封裝件及其製造方法
CN113270325A (zh) * 2021-04-26 2021-08-17 青岛歌尔智能传感器有限公司 一种封装结构的制作方法
CN113497020A (zh) * 2020-04-07 2021-10-12 联发科技股份有限公司 半导体封装结构
CN113571496A (zh) * 2020-04-29 2021-10-29 财团法人工业技术研究院 多芯片封装件及其制造方法
WO2022140958A1 (en) * 2020-12-28 2022-07-07 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor package and method for manufacturing
WO2023273425A1 (zh) * 2021-06-28 2023-01-05 深圳市中兴微电子技术有限公司 芯片组件
US20230012350A1 (en) * 2021-07-08 2023-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device package having warpage control and method of forming the same
TWI829926B (zh) * 2019-06-11 2024-01-21 美商英特爾股份有限公司 用於ｉｃ晶片的異質嵌套中介層封裝
US12021031B2 (en) 2019-11-27 2024-06-25 Mediatek Inc. Semiconductor package structure
US12205902B2 (en) 2019-09-17 2025-01-21 Intel Corporation High-density interconnects for integrated circuit packages

Families Citing this family (154)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9653442B2 (en) * 2014-01-17 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and methods of forming same
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
US20160211221A1 (en) * 2015-01-16 2016-07-21 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US9768145B2 (en) * 2015-08-31 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming multi-die package structures including redistribution layers
CN105470409A (zh) * 2016-01-04 2016-04-06 京东方科技集团股份有限公司 一种oled封装结构及其制作方法、显示器件
WO2017164810A1 (en) * 2016-03-21 2017-09-28 Agency For Science, Technology And Research Semiconductor package and method of forming the same
US20170330855A1 (en) * 2016-05-13 2017-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. System and Method for Immersion Bonding
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
US10032722B2 (en) * 2016-05-31 2018-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package structure having am antenna pattern and manufacturing method thereof
KR102448098B1 (ko) * 2016-05-31 2022-09-27 에스케이하이닉스 주식회사 관통 몰드 볼 커넥터 및 엘리베이트 패드를 포함하는 반도체 패키지 및 제조 방법
KR102019352B1 (ko) * 2016-06-20 2019-09-09 삼성전자주식회사 팬-아웃 반도체 패키지
US10784121B2 (en) * 2016-08-15 2020-09-22 Xilinx, Inc. Standalone interface for stacked silicon interconnect (SSI) technology integration
US10714425B2 (en) * 2016-09-13 2020-07-14 Apple Inc. Flexible system integration to improve thermal properties
US10068879B2 (en) * 2016-09-19 2018-09-04 General Electric Company Three-dimensional stacked integrated circuit devices and methods of assembling the same
US10366968B2 (en) * 2016-09-30 2019-07-30 Intel IP Corporation Interconnect structure for a microelectronic device
US20180102298A1 (en) 2016-10-06 2018-04-12 Mediatek Inc. Semiconductor device
US10872852B2 (en) * 2016-10-12 2020-12-22 Micron Technology, Inc. Wafer level package utilizing molded interposer
JP6733534B2 (ja) * 2016-12-16 2020-08-05 住友電気工業株式会社 半導体装置およびその製造方法
KR101983188B1 (ko) * 2016-12-22 2019-05-28 삼성전기주식회사 팬-아웃 반도체 패키지
JP6871512B2 (ja) * 2017-04-11 2021-05-12 富士通株式会社 半導体装置及びその製造方法
CN110720125B (zh) 2017-06-02 2021-02-05 超极存储器股份有限公司 半导体模块
KR20180134238A (ko) * 2017-06-08 2018-12-18 (주)와이솔 웨이퍼레벨패키지 및 제조방법
US10217720B2 (en) 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
US10461022B2 (en) * 2017-08-21 2019-10-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure and manufacturing method thereof
US11101209B2 (en) * 2017-09-29 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution structures in semiconductor packages and methods of forming same
US10763239B2 (en) * 2017-10-27 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-chip wafer level packages and methods of forming the same
KR101942745B1 (ko) * 2017-11-07 2019-01-28 삼성전기 주식회사 팬-아웃 반도체 패키지
US11031342B2 (en) 2017-11-15 2021-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
DE102018122228B4 (de) 2017-11-15 2023-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integriertes Multichip-Fan-Out-Package sowie Verfahren zu dessen Herstellung
EP4254498A3 (en) * 2017-12-29 2023-11-29 INTEL Corporation Microelectronic assemblies with communication networks
DE112017008326T5 (de) * 2017-12-29 2020-10-08 Intel Corporation Mikroelektronische Anordnungen
EP4181196A3 (en) 2017-12-29 2023-09-13 INTEL Corporation Microelectronic assemblies with communication networks
US10475767B2 (en) 2018-01-04 2019-11-12 Kabushiki Kaisha Toshiba Electronic device
US10872862B2 (en) * 2018-03-29 2020-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure having bridge structure for connection between semiconductor dies and method of fabricating the same
US10742217B2 (en) 2018-04-12 2020-08-11 Apple Inc. Systems and methods for implementing a scalable system
US10468379B1 (en) * 2018-05-15 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. 3DIC structure and method of manufacturing the same
US10658263B2 (en) * 2018-05-31 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and manufacturing method thereof
US11545427B2 (en) * 2018-06-22 2023-01-03 Advanced Semiconductor Engineering, Inc. Capacitor bank structure and semiconductor package structure
US11581287B2 (en) * 2018-06-29 2023-02-14 Intel Corporation Chip scale thin 3D die stacked package
WO2020010265A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US11158606B2 (en) 2018-07-06 2021-10-26 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
US11018082B2 (en) * 2018-07-30 2021-05-25 Dyi-chung Hu Space transformer and manufacturing method thereof
KR102560697B1 (ko) * 2018-07-31 2023-07-27 삼성전자주식회사 인터포저를 가지는 반도체 패키지
US10720416B2 (en) * 2018-08-15 2020-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package including thermal relaxation block and manufacturing method thereof
US10665572B2 (en) * 2018-08-15 2020-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and manufacturing method thereof
DE102019113476A1 (de) * 2018-08-30 2020-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleiter-bauelement und verfahren zu dessen herstellung
US10804188B2 (en) 2018-09-07 2020-10-13 Intel Corporation Electronic device including a lateral trace
KR102536269B1 (ko) 2018-09-14 2023-05-25 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US11004827B2 (en) * 2018-09-18 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method of semiconductor package
KR102538181B1 (ko) 2018-10-24 2023-06-01 삼성전자주식회사 반도체 패키지
KR102583127B1 (ko) 2018-10-30 2023-09-26 삼성전자주식회사 다이스택 구조물과 이를 구비하는 반도체 패키지
KR102615197B1 (ko) 2018-11-23 2023-12-18 삼성전자주식회사 반도체 패키지
US20200168527A1 (en) * 2018-11-28 2020-05-28 Taiwan Semiconductor Manfacturing Co., Ltd. Soic chip architecture
US20200194390A1 (en) * 2018-12-17 2020-06-18 Texas Instruments Incorporated Package with dual layer routing including ground return path
US11069604B2 (en) 2018-12-18 2021-07-20 Alpha And Omega Semiconductor (Cayman) Ltd. Grand Semiconductor package and method of making the same
US10892250B2 (en) * 2018-12-21 2021-01-12 Powertech Technology Inc. Stacked package structure with encapsulation and redistribution layer and fabricating method thereof
US10642946B2 (en) * 2018-12-28 2020-05-05 Intel Corporation Modular periphery tile for integrated circuit device
US10978382B2 (en) * 2019-01-30 2021-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
JP7150632B2 (ja) * 2019-02-13 2022-10-11 キオクシア株式会社 半導体装置の製造方法
US10770433B1 (en) 2019-02-27 2020-09-08 Apple Inc. High bandwidth die to die interconnect with package area reduction
US11798865B2 (en) 2019-03-04 2023-10-24 Intel Corporation Nested architectures for enhanced heterogeneous integration
US12183675B2 (en) 2019-03-13 2024-12-31 Advanced Micro Devices, Inc. Fan-out packages with warpage resistance
US11139270B2 (en) 2019-03-18 2021-10-05 Kepler Computing Inc. Artificial intelligence processor with three-dimensional stacked memory
US11836102B1 (en) * 2019-03-20 2023-12-05 Kepler Computing Inc. Low latency and high bandwidth artificial intelligence processor
US11239173B2 (en) * 2019-03-28 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of chip package with fan-out feature
US11610935B2 (en) 2019-03-29 2023-03-21 Lumileds Llc Fan-out light-emitting diode (LED) device substrate with embedded backplane, lighting system and method of manufacture
US10930592B2 (en) 2019-05-07 2021-02-23 Google Llc Wafer level fan-out application specific integrated circuit bridge memory stack
KR102620893B1 (ko) * 2019-05-17 2024-01-04 삼성전자주식회사 인터포저 기판 및 이를 포함하는 반도체 패키지
KR102619532B1 (ko) 2019-05-21 2024-01-02 삼성전자주식회사 반도체 패키지
US11844223B1 (en) 2019-05-31 2023-12-12 Kepler Computing Inc. Ferroelectric memory chiplet as unified memory in a multi-dimensional packaging
US12086410B1 (en) 2019-05-31 2024-09-10 Kepler Computing Inc. Ferroelectric memory chiplet in a multi-dimensional packaging with I/O switch embedded in a substrate or interposer
US11152343B1 (en) * 2019-05-31 2021-10-19 Kepler Computing, Inc. 3D integrated ultra high-bandwidth multi-stacked memory
US11018120B2 (en) * 2019-06-06 2021-05-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package with stress buffering layer and method for manufacturing the same
US11387177B2 (en) * 2019-06-17 2022-07-12 Taiwan Semiconductor Manufacturing Company Ltd. Package structure and method for forming the same
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US11562983B2 (en) * 2019-06-28 2023-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Package having multiple chips integrated therein and manufacturing method thereof
US11841803B2 (en) 2019-06-28 2023-12-12 Advanced Micro Devices, Inc. GPU chiplets using high bandwidth crosslinks
KR102731058B1 (ko) * 2019-07-11 2024-11-15 삼성전자주식회사 반도체 패키지
CN114127924A (zh) * 2019-07-18 2022-03-01 超极存储器股份有限公司 半导体模块、其制造方法以及半导体模块的安装体
KR102661671B1 (ko) * 2019-07-25 2024-04-29 삼성전자주식회사 적층된 반도체 칩들을 포함하는 반도체 패키지
KR102722905B1 (ko) * 2019-07-25 2024-10-30 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
US10998272B2 (en) 2019-09-17 2021-05-04 Intel Corporation Organic interposers for integrated circuit packages
US11460499B2 (en) * 2019-09-17 2022-10-04 Intel Corporation Dual sided thermal management solutions for integrated circuit packages
US12170263B2 (en) * 2019-09-27 2024-12-17 Advanced Micro Devices, Inc. Fabricating active-bridge-coupled GPU chiplets
US10998302B2 (en) 2019-09-27 2021-05-04 Intel Corporation Packaged device with a chiplet comprising memory resources
US11482481B2 (en) * 2019-09-27 2022-10-25 Intel Corporation Semiconductor device and system
US11507527B2 (en) 2019-09-27 2022-11-22 Advanced Micro Devices, Inc. Active bridge chiplet with integrated cache
DE102020119181A1 (de) 2019-10-29 2021-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterpackages und verfahren zu deren herstellung
US11688693B2 (en) 2019-10-29 2023-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packages and method of manufacture
US11156346B2 (en) 2019-11-19 2021-10-26 Lumileds Llc Fan out structure for light-emitting diode (LED) device and lighting system
JP7590060B2 (ja) * 2019-11-19 2024-11-26 ルミレッズ リミテッド ライアビリティ カンパニー 発光ダイオードデバイスおよび照明システムのためのファンアウト構造
US11232622B2 (en) 2019-11-27 2022-01-25 Advanced Micro Devices, Inc. Data flow in a distributed graphics processing unit architecture
US11777066B2 (en) 2019-12-27 2023-10-03 Lumileds Llc Flipchip interconnected light-emitting diode package assembly
CN111128994A (zh) * 2019-12-27 2020-05-08 华为技术有限公司 一种系统级封装结构及其封装方法
US11664347B2 (en) 2020-01-07 2023-05-30 Lumileds Llc Ceramic carrier and build up carrier for light-emitting diode (LED) array
US20210217707A1 (en) * 2020-01-10 2021-07-15 Mediatek Inc. Semiconductor package having re-distribution layer structure on substrate component
US11291106B2 (en) * 2020-01-29 2022-03-29 Dell Products L.P. System and method for enhanced cooling
US11309246B2 (en) 2020-02-05 2022-04-19 Apple Inc. High density 3D interconnect configuration
US20210257335A1 (en) * 2020-02-19 2021-08-19 Nanya Technology Corporation Semiconductor package and method of manufacturing the same
KR102765266B1 (ko) * 2020-02-25 2025-02-07 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
US11476217B2 (en) 2020-03-10 2022-10-18 Lumileds Llc Method of manufacturing an augmented LED array assembly
US11373930B2 (en) * 2020-03-31 2022-06-28 Cisco Technology, Inc. Thermal packaging with fan out wafer level processing
US11347001B2 (en) * 2020-04-01 2022-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of fabricating the same
US11594498B2 (en) 2020-04-27 2023-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method
CN113571430A (zh) * 2020-04-28 2021-10-29 西部数据技术公司 具有减小的底部填充面积的倒装芯片封装体
US11804469B2 (en) 2020-05-07 2023-10-31 Invensas Llc Active bridging apparatus
DE102020124229A1 (de) 2020-05-20 2021-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren
US11664350B2 (en) * 2020-05-20 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US11355463B2 (en) 2020-05-20 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method
DE102021100338B4 (de) 2020-05-20 2024-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterbauelement und herstellungsverfahren
US11728254B2 (en) 2020-05-22 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Giga interposer integration through chip-on-wafer-on-substrate
US11462461B2 (en) * 2020-06-03 2022-10-04 Apple Inc. System in package for lower z height and reworkable component assembly
US11552074B2 (en) * 2020-06-15 2023-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of fabricating the same
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11710688B2 (en) 2020-07-07 2023-07-25 Mediatek Inc. Semiconductor package structure
US11784151B2 (en) * 2020-07-22 2023-10-10 Qualcomm Incorporated Redistribution layer connection
US12148684B2 (en) * 2020-07-31 2024-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method
US11784129B2 (en) 2020-08-07 2023-10-10 Samsung Electronics Co., Ltd. Semiconductor package and method of fabricating the same
JP7510817B2 (ja) 2020-08-25 2024-07-04 新光電気工業株式会社 半導体装置及びその製造方法
US11532582B2 (en) * 2020-08-25 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device package and method of manufacture
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
KR20220040537A (ko) 2020-09-23 2022-03-31 삼성전자주식회사 반도체 패키지
KR20220052612A (ko) 2020-10-21 2022-04-28 삼성전자주식회사 반도체 패키지
KR20220075030A (ko) * 2020-11-26 2022-06-07 삼성전자주식회사 반도체 패키지
KR20220077762A (ko) * 2020-12-02 2022-06-09 에스케이하이닉스 주식회사 방열층을 포함한 반도체 패키지
KR20220084677A (ko) * 2020-12-14 2022-06-21 삼성전자주식회사 반도체 패키지
US20220199461A1 (en) * 2020-12-18 2022-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method
US11735544B2 (en) 2021-01-13 2023-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packages with stacked dies and methods of forming the same
US11837567B2 (en) 2021-02-26 2023-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of forming thereof
US11817380B2 (en) * 2021-02-26 2023-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of forming same
US11664315B2 (en) * 2021-03-11 2023-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Structure with interconnection die and method of making same
US12261163B2 (en) * 2021-04-08 2025-03-25 Taiwan Semiconductor Manufacturing Co., Ltd. Molded dies in semiconductor packages and methods of forming same
KR20220150093A (ko) 2021-05-03 2022-11-10 삼성전자주식회사 반도체 패키지
US12191281B2 (en) * 2021-06-16 2025-01-07 Intel Corporation Multi-chip package with recessed memory
US11756927B2 (en) * 2021-06-24 2023-09-12 Advanced Semiconductor Engineering, Inc. Semiconductor package structure
US20220415837A1 (en) * 2021-06-25 2022-12-29 Intel Corporation Device, method and system to mitigate stress on hybrid bonds in a multi-tier arrangement of chiplets
TWI807363B (zh) * 2021-07-12 2023-07-01 大陸商青島新核芯科技有限公司 半導體封裝件之製法
US11791233B1 (en) 2021-08-06 2023-10-17 Kepler Computing Inc. Ferroelectric or paraelectric memory and logic chiplet with thermal management in a multi-dimensional packaging
US12112792B2 (en) * 2021-08-10 2024-10-08 Micron Technology, Inc. Memory device for wafer-on-wafer formed memory and logic
US12051650B2 (en) 2021-08-26 2024-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method
US11996345B2 (en) * 2021-08-27 2024-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and manufacturing method thereof
US20230065615A1 (en) * 2021-08-27 2023-03-02 Advanced Semiconductor Engineering, Inc. Electronic device
US20230060520A1 (en) * 2021-08-27 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and semiconductor device
US11935761B2 (en) 2021-08-27 2024-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of forming thereof
US12009351B2 (en) * 2021-11-12 2024-06-11 Advanced Semiconductor Engineering, Inc. Plurality of semiconductor devices between stacked substrates
TWI791342B (zh) * 2021-11-30 2023-02-01 財團法人工業技術研究院 異質整合半導體封裝結構
US20230197637A1 (en) * 2021-12-17 2023-06-22 Intel Corporation Moisture seal coating of hybrid bonded stacked die package assembly
US20230207525A1 (en) * 2021-12-24 2023-06-29 Intel Corporation Ic die stacking with mixed hybrid and solder bonding
US20230207545A1 (en) * 2021-12-24 2023-06-29 Intel Corporation Through-mold-interconnect structure on an ic die directly bonded to another ic die
US20230307404A1 (en) * 2022-03-28 2023-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and manufacturing method thereof
US12272613B2 (en) * 2022-07-11 2025-04-08 Taiwan Semiconductor Manufacturing Co., Ltd. Thermal structure for semiconductor device and method of forming the same
US20240047417A1 (en) * 2022-08-05 2024-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated Circuit Package and Method of Forming the Same
US20240072032A1 (en) * 2022-08-23 2024-02-29 Qualcomm Incorporated Package comprising a chiplet located between an integrated device and a metallization portion

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4922376A (en) * 1989-04-10 1990-05-01 Unistructure, Inc. Spring grid array interconnection for active microelectronic elements
JP2002314031A (ja) * 2001-04-13 2002-10-25 Fujitsu Ltd マルチチップモジュール
US6649443B2 (en) * 2001-09-26 2003-11-18 Sun Microsystems, Inc. System for facilitating alignment of silicon die
US7180175B2 (en) * 2002-02-01 2007-02-20 Stmicroelectronics, Inc. Thermally-enhanced ball grid array package structure and method
TWI260056B (en) * 2005-02-01 2006-08-11 Phoenix Prec Technology Corp Module structure having an embedded chip
JP4463178B2 (ja) * 2005-09-30 2010-05-12 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
US7629684B2 (en) * 2006-04-04 2009-12-08 Endicott Interconnect Technologies, Inc. Adjustable thickness thermal interposer and electronic package utilizing same
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
US7781877B2 (en) * 2007-08-07 2010-08-24 Micron Technology, Inc. Packaged integrated circuit devices with through-body conductive vias, and methods of making same
US10074553B2 (en) * 2007-12-03 2018-09-11 STATS ChipPAC Pte. Ltd. Wafer level package integration and method
US8101460B2 (en) * 2008-06-04 2012-01-24 Stats Chippac, Ltd. Semiconductor device and method of shielding semiconductor die from inter-device interference
US7858441B2 (en) * 2008-12-08 2010-12-28 Stats Chippac, Ltd. Semiconductor package with semiconductor core structure and method of forming same
US8604603B2 (en) * 2009-02-20 2013-12-10 The Hong Kong University Of Science And Technology Apparatus having thermal-enhanced and cost-effective 3D IC integration structure with through silicon via interposers
CN102439719B (zh) * 2009-05-14 2015-06-24 高通股份有限公司 系统级封装
US8937381B1 (en) * 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9385095B2 (en) * 2010-02-26 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
EP2557597A4 (en) 2010-04-07 2014-11-26 Shimadzu Corp RADIATION DETECTOR AND METHOD FOR THE PRODUCTION THEREOF
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
KR101394205B1 (ko) * 2010-06-09 2014-05-14 에스케이하이닉스 주식회사 반도체 패키지
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US8916481B2 (en) * 2011-11-02 2014-12-23 Stmicroelectronics Pte Ltd. Embedded wafer level package for 3D and package-on-package applications, and method of manufacture
US8518753B2 (en) * 2011-11-15 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Assembly method for three dimensional integrated circuit
WO2013089673A1 (en) * 2011-12-13 2013-06-20 Intel Corporation Through-silicon via resonators in chip packages and methods of assembling same
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US8878360B2 (en) * 2012-07-13 2014-11-04 Intel Mobile Communications GmbH Stacked fan-out semiconductor chip
US20140091461A1 (en) * 2012-09-30 2014-04-03 Yuci Shen Die cap for use with flip chip package
US8975726B2 (en) * 2012-10-11 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. POP structures and methods of forming the same
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US9478474B2 (en) * 2012-12-28 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for forming package-on-packages
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US20140225248A1 (en) * 2013-02-13 2014-08-14 Qualcomm Incorporated Power distribution and thermal solution for direct stacked integrated circuits
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US8963258B2 (en) 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9111912B2 (en) * 2013-05-30 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9153560B2 (en) 2014-01-22 2015-10-06 Qualcomm Incorporated Package on package (PoP) integrated device comprising a redistribution layer
US9653443B2 (en) * 2014-02-14 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal performance structure for semiconductor packages and method of forming same
US10354984B2 (en) * 2015-05-27 2019-07-16 Bridge Semiconductor Corporation Semiconductor assembly with electromagnetic shielding and thermally enhanced characteristics and method of making the same
US9601463B2 (en) * 2014-04-17 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) and the methods of making the same
US9583472B2 (en) * 2015-03-03 2017-02-28 Apple Inc. Fan out system in package and method for forming the same
US10217724B2 (en) 2015-03-30 2019-02-26 Mediatek Inc. Semiconductor package assembly with embedded IPD
US9659907B2 (en) 2015-04-07 2017-05-23 Apple Inc. Double side mounting memory integration in thin low warpage fanout package
US9601471B2 (en) 2015-04-23 2017-03-21 Apple Inc. Three layer stack structure
US9478504B1 (en) * 2015-06-19 2016-10-25 Invensas Corporation Microelectronic assemblies with cavities, and methods of fabrication
US9768145B2 (en) * 2015-08-31 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming multi-die package structures including redistribution layers
US10043730B2 (en) * 2015-09-28 2018-08-07 Xilinx, Inc. Stacked silicon package assembly having an enhanced lid
US9627365B1 (en) * 2015-11-30 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Tri-layer CoWoS structure
US10325828B2 (en) * 2016-03-30 2019-06-18 Qorvo Us, Inc. Electronics package with improved thermal performance
US9806059B1 (en) * 2016-05-12 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US10734358B2 (en) * 2018-06-14 2020-08-04 Intel Corporation Multi-packaging for single-socketing
US11862610B2 (en) * 2021-03-18 2024-01-02 Taiwan Semiconductor Manufacturing Company Limited Fan-out packages providing enhanced mechanical strength and methods for forming the same

Cited By (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110692127B (zh) * 2017-06-09 2023-09-26 苹果公司 使用扇出内插器小芯片的高密度互连
CN110692127A (zh) * 2017-06-09 2020-01-14 苹果公司 使用扇出内插器小芯片的高密度互连
CN111052365A (zh) * 2017-07-07 2020-04-21 德克萨斯仪器股份有限公司 嵌入式管芯封装多芯片模块
CN109801905A (zh) * 2017-11-16 2019-05-24 爱思开海力士有限公司 与传热板有关的半导体封装体及其制造方法
CN109801885A (zh) * 2017-11-16 2019-05-24 三星电子株式会社 包括半导体器件封装的电子设备
CN109801885B (zh) * 2017-11-16 2023-12-01 三星电子株式会社 包括半导体器件封装的电子设备
TWI701747B (zh) * 2018-02-12 2020-08-11 晶元光電股份有限公司 半導體裝置及其製造方法
CN110660776A (zh) * 2018-06-29 2020-01-07 三星电子株式会社 具有再分配层的半导体封装件
CN112219276A (zh) * 2018-11-23 2021-01-12 华为技术有限公司 一种芯片以及芯片封装方法
WO2020103162A1 (zh) * 2018-11-23 2020-05-28 华为技术有限公司 一种芯片以及芯片封装方法
CN111613602A (zh) * 2019-02-26 2020-09-01 三星电子株式会社 半导体封装件
CN111952274A (zh) * 2019-05-14 2020-11-17 矽品精密工业股份有限公司 电子封装件及其制法
CN111952274B (zh) * 2019-05-14 2022-05-24 矽品精密工业股份有限公司 电子封装件及其制法
US12272656B2 (en) 2019-06-11 2025-04-08 Intel Corporation Heterogeneous nested interposer package for IC chips
TWI829926B (zh) * 2019-06-11 2024-01-21 美商英特爾股份有限公司 用於ｉｃ晶片的異質嵌套中介層封裝
US12199048B2 (en) 2019-06-11 2025-01-14 Intel Corporation Heterogeneous nested interposer package for IC chips
CN110211946A (zh) * 2019-06-17 2019-09-06 上海先方半导体有限公司 一种芯片封装结构及其制造方法
CN110211954A (zh) * 2019-06-17 2019-09-06 上海先方半导体有限公司 一种多芯片封装结构及其制造方法
US12205902B2 (en) 2019-09-17 2025-01-21 Intel Corporation High-density interconnects for integrated circuit packages
TWI734455B (zh) * 2019-10-09 2021-07-21 財團法人工業技術研究院 多晶片封裝件及其製造方法
US11424190B2 (en) 2019-10-09 2022-08-23 Industrial Technology Research Institute Multi-chip package and manufacture method thereof
US12021031B2 (en) 2019-11-27 2024-06-25 Mediatek Inc. Semiconductor package structure
CN111180426A (zh) * 2019-12-31 2020-05-19 江苏长电科技股份有限公司 一种带石墨烯层散热的封装结构及其制造方法
CN111180426B (zh) * 2019-12-31 2023-09-22 江苏长电科技股份有限公司 一种带石墨烯层散热的封装结构及其制造方法
CN113497020A (zh) * 2020-04-07 2021-10-12 联发科技股份有限公司 半导体封装结构
CN113571496A (zh) * 2020-04-29 2021-10-29 财团法人工业技术研究院 多芯片封装件及其制造方法
CN111554615A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554630A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554632A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554631A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554614A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554629A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554619A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554618A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111446227A (zh) * 2020-05-19 2020-07-24 华进半导体封装先导技术研发中心有限公司 一种封装结构及封装方法
CN111883496A (zh) * 2020-08-31 2020-11-03 中国电子科技集团公司第五十八研究所 基于圆片重构工艺的三维堆叠封装散热结构及其制作方法
US11830786B2 (en) 2020-12-28 2023-11-28 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor package and method for manufacturing the same
WO2022140958A1 (en) * 2020-12-28 2022-07-07 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor package and method for manufacturing
CN113270325A (zh) * 2021-04-26 2021-08-17 青岛歌尔智能传感器有限公司 一种封装结构的制作方法
WO2023273425A1 (zh) * 2021-06-28 2023-01-05 深圳市中兴微电子技术有限公司 芯片组件
US11978729B2 (en) * 2021-07-08 2024-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device package having warpage control and method of forming the same
US20230012350A1 (en) * 2021-07-08 2023-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device package having warpage control and method of forming the same

Also Published As

Publication number Publication date
US20240404992A1 (en) 2024-12-05
US20240250067A1 (en) 2024-07-25
US20210028147A1 (en) 2021-01-28
US12199065B2 (en) 2025-01-14
US10804242B2 (en) 2020-10-13
US20180005984A1 (en) 2018-01-04
US20170062383A1 (en) 2017-03-02
US9768145B2 (en) 2017-09-19

Similar Documents

Publication Publication Date Title
CN106486383A (zh) 封装结构及其制造方法
US11417643B2 (en) Package-on-package with redistribution structure
US11018113B2 (en) Memory module, semiconductor package including the same, and manufacturing method thereof
CN107403733B (zh) 三层叠层封装结构及其形成方法
TWI718314B (zh) 具有虛設晶粒的封裝結構、半導體裝置及其形成方法
TWI616956B (zh) 整合式扇出封裝及製造方法
TWI588965B (zh) 層疊封裝元件及其製造方法
CN102931173B (zh) 多芯片晶圆级封装
CN111883481B (zh) 3d封装件结构及其形成方法
TWI598966B (zh) 半導體裝置及其形成方法
CN114914208A (zh) 半导体装置封装体及其制造方法
CN105679681A (zh) 集成电路封装焊盘以及形成方法
US20160079205A1 (en) Semiconductor package assembly
CN109786268A (zh) 半导体封装件中的金属化图案及其形成方法
CN108987380A (zh) 半导体封装件中的导电通孔及其形成方法
CN109786350A (zh) 半导体封装件和方法
CN105374693A (zh) 半导体封装件及其形成方法
TWI763198B (zh) 製造半導體封裝的方法以及半導體封裝
CN104752367A (zh) 晶圆级封装结构及其形成方法
US20240371795A1 (en) Semiconductor package and manufacturing method thereof
CN106683985A (zh) 半导体器件及其制造方法
CN107611101A (zh) 一种水冷型扇出封装结构及其制作方法
CN110660752A (zh) 半导体装置封装体及其制造方法
CN211088246U (zh) 半导体芯片封装结构
WO2024066466A1 (zh) 集成电路封装结构及制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20170308

WD01 Invention patent application deemed withdrawn after publication