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KR20220040537A - 반도체 패키지 - Google Patents

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KR20220040537A
KR20220040537A KR1020200122861A KR20200122861A KR20220040537A KR 20220040537 A KR20220040537 A KR 20220040537A KR 1020200122861 A KR1020200122861 A KR 1020200122861A KR 20200122861 A KR20200122861 A KR 20200122861A KR 20220040537 A KR20220040537 A KR 20220040537A
Authority
KR
South Korea
Prior art keywords
semiconductor
semiconductor chip
pattern
substrate
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020200122861A
Other languages
English (en)
Inventor
김진남
김석호
나훈주
문광진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200122861A priority Critical patent/KR20220040537A/ko
Priority to US17/376,784 priority patent/US11887966B2/en
Priority to TW110134788A priority patent/TW202230665A/zh
Priority to CN202111096279.4A priority patent/CN114256221A/zh
Publication of KR20220040537A publication Critical patent/KR20220040537A/ko
Priority to US18/536,332 priority patent/US12334477B2/en
Pending legal-status Critical Current

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Abstract

반도체 패키지를 제공한다. 이 반도체 패키지는 제1 반도체 칩을 포함하는 제1 구조물; 및 상기 제1 구조물 상의 제2 구조물을 포함한다. 상기 제2 구조물은 제2 반도체 칩, 상기 제2 반도체 칩과 수평 방향으로 이격되며 상기 제2 반도체 칩의 측면을 둘러싸는 반도체 패턴, 상기 제2 반도체 칩과 상기 반도체 패턴 사이의 절연성 갭필 패턴, 및 관통 전극 구조물들을 포함하고, 상기 관통 전극 구조물들 중 적어도 하나는 상기 제2 반도체 칩의 적어도 일부를 관통하거나, 또는 상기 반도체 패턴을 관통한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로서, 특히 적층 칩 구조물을 포함하는 반도체 패키지에 관한 것이다.
최근 전자 제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 전자 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 전자 부품들의 소형화 및 경량화를 위하여 이에 탑재되는 반도체 패키지는 그 부피가 점점 작아지면서도 고용량의 데이터를 처리할 것이 요구되고 있다. 이러한 반도체 패키지에 실장되는 반도체 칩들의 고집적화 및 단일 패키지화가 요구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 적층된 복수의 반도체 칩들을 포함하는 반도체 패키지를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 패키지를 제공한다. 이 반도체 패키지는 제1 반도체 칩을 포함하는 제1 구조물; 및 상기 제1 구조물 상의 제2 구조물을 포함한다. 상기 제2 구조물은 제2 반도체 칩, 상기 제2 반도체 칩과 수평 방향으로 이격되며 상기 제2 반도체 칩의 측면을 둘러싸는 반도체 패턴, 상기 제2 반도체 칩과 상기 반도체 패턴 사이의 절연성 갭필 패턴, 및 관통 전극 구조물들을 포함하고, 상기 관통 전극 구조물들 중 적어도 하나는 상기 제2 반도체 칩의 적어도 일부를 관통하거나, 또는 상기 반도체 패턴을 관통한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 패키지를 제공한다. 이 반도체 패키지는 제1 반도체 칩을 포함하는 제1 구조물; 및 상기 제1 구조물 상의 제2 구조물을 포함한다. 상기 제2 구조물은 상기 제1 반도체 칩과 접합된 접합 구조물, 상기 접합 구조물 상의 제2 반도체 칩, 상기 접합 구조물 상에서 상기 제2 반도체 칩과 수평 방향으로 이격된 반도체 패턴, 및 상기 접합 구조물 상에서 상기 제2 반도체 칩과 상기 반도체 패턴 사이에 배치되는 절연성 갭필 패턴을 포함하고, 상기 제1 반도체 칩은 제1 반도체 기판 및 제1 회로 영역을 포함하고, 상기 제2 반도체 칩은 제2 반도체 기판 및 제2 회로 영역을 포함하고, 상기 제1 회로 영역 및 상기 제2 회로 영역은 상기 제1 반도체 기판과 상기 제2 반도체 기판 사이에 배치된다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 패키지를 제공한다. 이 반도체 패키지는 제1 반도체 칩; 상기 제1 반도체 칩 상의 제2 반도체 칩; 상기 제1 반도체 칩 상에서, 상기 제2 반도체 칩과 수평 방향으로 이격되는 반도체 패턴; 및 상기 제2 반도체 칩과 상기 반도체 패턴 사이의 절연성 갭필 패턴을 포함한다. 상기 반도체 패턴과 상기 제2 반도체 칩 사이의 거리는 0.5 ㎛ 내지 10 ㎛이고, 상기 제2 반도체 칩의 두께는 3 ㎛ 내지 10 ㎛ 이고, 상기 제1 반도체 칩의 두께는 상기 반도체 패턴과 상기 제2 반도체 칩 사이의 상기 거리 보다 크고, 상기 제1 반도체 칩의 두께는 각각의 상기 반도체 패턴의 두께 및 상기 제2 반도체 칩의 두께 보다 크다.
본 발명의 기술적 사상의 실시 예들에 따르면, 복수의 반도체 칩들을 형성하고, 캐리어 반도체 웨이퍼의 복수의 반도체 칩들을 매립하고, 상기 복수의 반도체 칩들이 매립된 캐리어 반도체 웨이퍼와 별도의 반도체 공정으로 형성된 반도체 웨이퍼를 접합시키는 웨이퍼 본딩 공정을 진행하여 하나의 본딩 웨이퍼를 형성하고, 쏘잉 공정으로 상기 본딩 웨이퍼를 절단하여 수직 방향으로 적층되는 반도체 칩들을 포함하는 적층 칩 구조물들을 형성할 수 있다. 이와 같이 형성된 적층 칩 구조물은 크기 또는 부피를 감소시키면서도, 적층 칩 구조물의 신뢰성을 향상시킬 수 있다. 따라서, 이와 같은 적층 칩 구조물이 실장되는 반도체 패키지의 부피를 감소시킬 수 있고, 반도체 패키지의 신뢰성을 향상시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 패키지의 적층 칩 구조물을 개략적으로 나타낸 도면들이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 적층 칩 구조물의 변형 예를 개략적으로 나타낸 분해 사시도이다.
도 3a는 본 발명의 일 실시예에 따른 반도체 패키지의 적층 칩 구조물의 변형 예를 개략적으로 나타낸 단면도이다.
도 3b는 본 발명의 일 실시예에 따른 반도체 패키지의 적층 칩 구조물의 변형 예를 개략적으로 나타낸 단면도이다.
도 3c는 본 발명의 일 실시예에 따른 반도체 패키지의 적층 칩 구조물의 변형 예를 개략적으로 나타낸 단면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 패키지의 적층 칩 구조물의 변형 예를 개략적으로 나타낸 단면도들이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 패키지의 적층 칩 구조물의 변형 예를 개략적으로 나타낸 단면도들이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 적층 칩 구조물의 변형 예를 개략적으로 나타낸 도면들이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 적층 칩 구조물의 변형 예를 개략적으로 나타낸 단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지의 적층 칩 구조물의 변형 예를 개략적으로 나타낸 단면도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 패키지의 적층 칩 구조물의 변형 예를 개략적으로 나타낸 단면도이다.
도 11a 및 도 11b는 본 발명의 일 실시예에 따른 반도체 패키지의 적층 칩 구조물의 변형 예를 개략적으로 나타낸 도면들이다.
도 12는 본 발명의 일 실시예에 따른 반도체 패키지의 적층 칩 구조물의 변형 예를 개략적으로 나타낸 평면도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 패키지의 적층 칩 구조물의 변형 예를 개략적으로 나타낸 단면도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 패키지의 일 예를 개략적으로 나타낸 단면도이다.
도 15는 본 발명의 일 실시예에 따른 반도체 패키지의 다른 예를 개략적으로 나타낸 단면도이다.
도 16은 본 발명의 일 실시예에 따른 반도체 패키지의 다른 예를 개략적으로 나타낸 단면도이다.
도 17a 내지 도 19는 본 발명의 일 실시예에 따른 반도체 패키지의 적층 칩 구조물의 제조 방법을 개략적으로 나타낸 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명하기로 한다.
본 발명의 일 실시예에 따른 반도체 패키지는 적층 칩 구조물을 포함할 수 있다. 우선, 도 1a 내지 도 1c를 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지의 상기 적층 칩 구조물의 예시적인 예에 대하여 설명하기로 한다. 도 1a 내지 도 1c에서, 도 1a는 본 발명의 일 실시예에 따른 반도체 패키지의 적층 칩 구조물의 예시적인 예를 개략적으로 나타낸 분해 사시도이고, 도 1b는 도 1a의 I-I'선을 따라 취해진 영역을 나타낸 개략적인 단면도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지의 적층 칩 구조물(5)은 제1 구조물(10) 및 상기 제1 구조물(10) 상의 제2 구조물(35)을 포함할 수 있다.
상기 제1 구조물(10)은 제1 반도체 칩을 포함할 수 있다. 예를 들어, 상기 제1 구조물(10)의 상기 제1 반도체 칩은 제1 반도체 기판(13) 및 상기 제1 반도체 기판(13) 상의 제1 회로 영역(16)을 포함할 수 있다. 상기 제1 회로 영역(16)은 제1 회로 소자(21) 및 상기 제1 회로 소자(21)와 전기적으로 연결될 수 있는 제1 접합 패드들(31)을 포함할 수 있다.
실시 예에서, 상기 제1 구조물(10)은 제1 반도체 칩으로 지칭될 수도 있다.
상기 제2 구조물(35)은 중간 구조물(40)을 포함할 수 있다.
일 예에서, 상기 제2 구조물(35)은 상기 중간 구조물(40)과 상기 제1 구조물(10) 사이의 접합 구조물(70)을 더 포함할 수 있다. 상기 제1 회로 영역(16)은 상기 제1 반도체 기판(13)과 상기 접합 구조물(70) 사이에 배치될 수 있다.
일 예에서, 상기 제2 구조물(35)은 상기 중간 구조물(40) 상의 후면 구조물(85)을 더 포함할 수 있다. 상기 중간 구조물(40)은 상기 후면 구조물(85)과 상기 접합 구조물(70) 사이에 배치될 수 있다.
상기 중간 구조물(40)은 제2 반도체 칩(43), 상기 제2 반도체 칩(43)과 수평 방향으로 이격되는 반도체 패턴(62), 상기 제2 반도체 칩(43)과 상기 반도체 패턴(62) 사이의 절연성 갭필 패턴(65)을 포함할 수 있다.
일 예에서, 상기 반도체 패턴(62)은 상기 제2 반도체 칩(43)을 둘러쌀 수 있다.
일 예에서, 상기 반도체 패턴(62)과 상기 제2 반도체 칩(43) 사이의 거리는 약 0.5 ㎛ 내지 약 10 ㎛일 수 있다.
일 예에서, 상기 반도체 패턴(62)과 상기 제2 반도체 칩(43) 사이의 거리는 약 1 ㎛ 내지 약 4 ㎛일 수 있다.
일 예에서, 상기 반도체 패턴(62)과 상기 제2 반도체 칩(43) 사이의 거리는 약 2.5 ㎛ 내지 약 3.5 ㎛일 수 있다.
일 예에서, 상기 제2 반도체 칩(43)의 두께는 약 3 ㎛ 내지 약 10 ㎛ 일 수 있다.
일 예에서, 상기 제1 구조물, 즉 상기 제1 반도체 칩(10)의 두께는 상기 반도체 패턴(62)과 상기 제2 반도체 칩(43) 사이의 거리 보다 클 수 있다.
일 에에서, 상기 제1 반도체 칩(10)의 두께는 각각의 상기 반도체 패턴(62)의 두께 및 상기 제2 반도체 칩(43)의 두께 보다 클 수 있다.
일 에에서, 상기 제1 반도체 칩(10)의 폭은 상기 제2 반도체 칩(43)의 폭 보다 클 수 있다.
일 에에서, 상기 제2 반도체 칩(43)의 폭은 상기 반도체 패턴(62)의 폭 보다 클 수 있다.
상기 제2 반도체 칩(43)은 제2 반도체 기판(45), 제2 회로 영역(51) 및 보호 절연 층(59)을 포함할 수 있다. 상기 제2 회로 영역(51)은 상기 제2 반도체 기판(45)과 상기 접합 구조물(70) 사이에 배치될 수 있다. 상기 제2 회로 영역(51)은 제2 회로 소자(47)를 포함할 수 있다. 상기 보호 절연 층(59)은 상기 접합 구조물(70)과 인접하는 상기 제2 회로 영역(51)의 표면을 덮을 수 있다. 상기 보호 절연 층(59)은 상기 접합 구조물(70)과 접촉할 수 있다.
상기 제1 회로 영역(16) 및 상기 제2 회로 영역(51)은 상기 제1 반도체 기판(13)과 상기 제2 반도체 기판(45) 사이에 배치될 수 있다.
일 예에서, 상기 반도체 패턴(62)은 상기 제2 반도체 칩(43)의 측면을 둘러쌀 수 있다. 예를 들어, 상기 반도체 패턴(62)은 사각형 링 모양일 수 있다. 상기 반도체 패턴(62)의 외측면은 상기 제1 구조물, 즉 상기 제1 반도체 칩(10)의 측면과 수직하게 정렬될 수 있다.
상기 반도체 패턴(62)은 실리콘 물질로 형성될 수 있다. 상기 반도체 패턴(62)에서, 상기 제2 반도체 칩(43)과 동일한 높이 레벨에 위치하는 부분은 반도체 집적 회로를 포함하지 않을 수 있다.
일 예에서, 상기 반도체 패턴(62)의 두께는 상기 제2 반도체 칩(43)의 상기 제2 반도체 기판(45)의 두께 보다 클 수 있다.
상기 절연성 갭필 패턴(65)은 실리콘 산화물 등과 같은 절연성 물질을 포함할 수 있다.
일 예에서, 상기 절연성 갭필 패턴(65)은 상기 반도체 패턴(62)과 상기 제2 반도체칩(43) 사이에 배치되는 제1 부분(64a) 및 상기 반도체 패턴(62)과 상기 제1 구조물(10) 사이에 배치되는 제2 부분(64b)을 포함할 수 있다. 상기 절연성 갭필 패턴(65)의 상기 제1 및 제2 부분들(64a, 64b)은 상기 반도체 패턴(62)과 접촉할 수 있다.
상기 접합 구조물(70)은 절연 층(76), 상기 절연 층(76) 내에서 상기 제2 회로 소자(47)와 전기적으로 연결될 수 있는 중간 연결 배선(72), 및 상기 절연 층(76) 내에서 상기 중간 연결 배선(72)과 전기적으로 연결될 수 있는 제2 접합 패드들(78)을 포함할 수 있다. 상기 제2 접합 패드들(78)은 상기 제1 구조물(10)의 상기 제1 접합 패드들(31)과 접촉하면서 접합될 수 있다.
상기 제1 접합 패드들(31) 및 상기 제2 접합 패드들(78)은 서로 동일한 금속 물질을 포함할 수 있다. 예를 들어, 상기 제1 접합 패드들(31) 및 상기 제2 접합 패드들(78)은 구리 물질을 포함할 수 있다.
상기 후면 구조물(85)은 후면 절연 층(87), 상기 후면 절연 층(87) 상의 후면 도전성 패턴들(89), 상기 후면 도전성 패턴들(89) 상에서, 상기 후면 도전성 패턴들(89)의 패드 영역들(89p)을 노출시키는 개구부들(91a)을 갖는 캐핑 절연 층(91)을 포함할 수 있다.
상기 후면 도전성 패턴들(89)에서, 상기 캐핑 절연 층(91)에 의해 덮이는 부분은 배선 영역(89w) 또는 재배선 영역으로 정의할 수 있다. 상기 후면 절연 층(87)은 실리콘 산화물 등과 같은 절연성 물질을 포함할 수 있다. 상기 후면 도전성 패턴들(89)은 구리 또는 알루미늄 등과 같은 금속 물질을 포함할 수 있다. 상기 캐핑 절연 층(91)은 실리콘 질화물 또는 폴리 이미드 등과 같은 물질을 포함할 수 있다.
일 예에서, 상기 제2 구조물(35)은 관통 전극 구조물들(95)을 더 포함할 수 있다. 상기 관통 전극 구조물들(95) 중 적어도 하나는 상기 제2 반도체 칩(43)의 적어도 일부 또는 상기 반도체 패턴(62)을 관통할 수 있다. 예를 들어, 상기 관통 전극 구조물들(95) 중 적어도 하나는 상기 제2 반도체 칩(43)의 적어도 일부를 관통할 수 있다.
일 예에서, 상기 제1 구조물(10)의 상기 제1 반도체 칩(10) 및 상기 제2 구조물(35)의 상기 제2 반도체 칩(43) 중 적어도 하나는 마이크로프로세서, 그래픽 프로세서, 신호 프로세서, 네트워크 프로세서, 칩셋, 오디오 코덱, 비디오 코덱, 애플리케이션 프로세서 또는 메모리 칩일 수 있다. 상기 메모리 칩은 휘발성 메모리 칩 또는 비휘발성 메모리 칩일 수 있다. 예를 들어, 상기 휘발성 메모리 칩은 DRAM(dynamic random access memory), SRAM(static RAM), TRAM(thyristor RAM), ZRAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)을 포함할 수 있다. 또한, 상기 비휘발성 메모리 칩은 예를 들어, 플래시(flash) 메모리, MRAM(magnetic RAM), STT-MRAM(spin-transfer torque MRAM), FRAM(ferroelectric RAM), PRAM(phase change RAM), RRAM(resistive RAM), 나노튜브 RRAM(nanotube RRAM), 폴리머 RAM(polymer RAM), 나노 플로팅 게이트 메모리(nano floating gate memory), 홀로그래픽 메모리(holographic memory), 분자 전자 메모리(molecular electronics memory) 또는 절연 저항 변화 메모리(insulator resistance change memory)을 포함할 수 있다.
다른 예에서, 상기 제1 구조물(10)의 상기 제1 반도체 칩(10) 및 상기 제2 구조물(35)의 상기 제2 반도체 칩(43) 중 어느 하나는 휘발성 메모리 칩 또는 비휘발성 메모리 칩일 수 있고, 다른 하나는 메모리 칩을 구동하기 위한 제어 반도체 칩일 수 있다.
다른 예에서, 상기 제1 구조물(10)의 상기 제1 반도체 칩(10) 및 상기 제2 구조물(35)의 상기 제2 반도체 칩(43) 중 어느 하나는 이미지 센서 칩일 수 있고, 다른 하나는 로직 반도체 칩일 수 있다.
다음으로, 도 1c를 참조하여 상기 제1 구조물(10) 및 상기 제2 구조물(35)의 예시적인 예를 설명하기로 한다. 도 1c는 도 1b의 'A1'으로 표시된 부분을 확대한 부분의 예시적인 예를 나타낸 부분 확대 단면도이다.
도 1c를 참조하면, 상기 제1 구조물(10)의 상기 제1 회로 영역(16)은 상기 제1 반도체 기판(13) 상에서 제1 활성 영역(19a)을 한정하는 제1 소자분리 층(19s), 상기 제1 활성 영역(19a) 상의 제1 회로 소자(21), 상기 제1 회로 소자(21)와 전기적으로 연결될 수 있는 제1 회로 배선(25), 상기 제1 회로 배선(25)과 전기적으로 연결될 수 있는 제1 접합 패드들(31), 상기 제1 접합 패드들(31)의 상부면과 공면을 이루는 상부면을 갖고 상기 제1 접합 패드들(31)의 측면들을 둘러싸는 제1 접합 절연층(29), 및 상기 제1 접합 절연 층(29)과 상기 제1 반도체 기판(13) 사이에 배치되는 제1 절연성 구조물(27)을 포함할 수 있다.
상기 제1 회로 배선(25)은 상기 제1 절연성 구조물(27) 내에서 수직 부분(25v) 및 수평 부분(25h)을 포함하며 상기 제1 접합 패드들(31)과 상기 제1 회로 소자(21)를 전기적으로 연결할 수 있다.
일 예에서, 상기 제1 회로 소자(21)는 상기 제1 활성 영역(19a) 상의 게이트(23g) 및 상기 게이트(23g) 양 옆의 상기 제1 활성 영역(19a) 내의 소스/드레인(23sd)을 포함하는 트랜지스터를 포함할 수 있다. 상기 제1 회로 소자(21)는 트랜지스터에 한정되지 않고, 반도체 집적 회로를 구성하는 다양한 소자를 포함할 수 있다.
상기 제2 반도체 칩(43)의 상기 제2 회로 영역(51)은 상기 제2 반도체 기판(45) 아래에서 제2 활성 영역(49a)을 한정하는 제2 소자분리 층(49s), 상기 제2 활성 영역(49a) 아래의 제2 회로 소자(47) 및 상기 제2 회로 소자(47)와 전기적으로 연결될 수 있는 제2 회로 배선(55), 및 상기 보호 절연 층(59)과 상기 제2 반도체 기판(45) 사이의 제2 절연성 구조물(57)을 포함할 수 있다. 상기 제2 회로 배선(55)은 수평 부분(55h) 및 수직 부분(55v)을 포함할 수 있으며, 상기 제2 회로 소자(47)와 전기적으로 연결될 수 있다.
일 예에서, 상기 제2 회로 소자(47)는 상기 제2 활성 영역(49a) 아래의 게이트(53g) 및 상기 게이트(53g) 양 옆의 상기 제2 활성 영역(49a) 내의 소스/드레인(53sd)을 포함하는 트랜지스터를 포함할 수 있다. 상기 제2 회로 소자(47)는 트랜지스터에 한정되지 않고, 반도체 집적 회로를 구성하는 다양한 소자를 포함할 수 있다.
상기 관통 전극 구조물들(95)의 각각은 관통 전극(94a) 및 상기 관통 전극(94a)의 측면을 둘러싸는 절연성 스페이서(94b)를 포함할 수 있다.
일 예에서, 상기 관통 전극 구조물들(95)은 상기 후면 절연 층(87)을 관통하도록 연장될 수 있다. 예를 들어, 상기 관통 전극 구조물들(95)의 상기 관통 전극들(94a)은 상기 후면 도전성 패턴들(89)과 상기 제2 반도체 칩(43)의 상기 제2 회로 배선(55)을 전기적으로 연결할 수 있다.
상기 보호 절연 층(59)은 실리콘 질화물 등과 같은 절연성 물질을 포함할 수 있다. 상기 제2 절연성 구조물(57)은 적어도 상기 보호 절연 층(59)과 접촉하는 영역에서 실리콘 산화물 등과 같은 절연성 물질을 포함할 수 있다.
상기 접합 구조물(70)은 상기 제1 접합 절연 층(29)과 접촉하며 접합될 수 있는 제2 접합 절연 층(75), 상기 제1 접합 패드들(31)과 접촉하며 접합될 수 있는 상기 제2 접합 패드들(78), 상기 제2 접합 절연 층(75)과 상기 중간 구조물(40) 사이에 배치되는 중간 절연 층(74), 상기 중간 절연층(74) 내에서 수직 부분(72v) 및 수평 부분(72h)을 포함하고 상기 제2 접합 패드들(78)과 전기적으로 연결될 수 있는 중간 연결 배선(72)을 포함할 수 있다. 상기 접합 절연 층(75) 및 상기 중간 절연 층(74)은 상기 접합 구조물(70)의 상기 절연 층(76)일 수 있다.
일 예에서, 상기 제1 접합 절연 층(29) 및 상기 제2 접합 절연 층(75)은 서로 접촉하면서 접합될 수 있는 절연성 물질, 예를 들어 실리콘 산화물로 형성될 수 있다. 이와 같이, 상기 제1 접합 절연 층(29) 및 상기 제2 접합 절연 층(75)의 서로 접촉하면서 접합될 수 있는 절연성 물질은 실리콘 산화물에 한정되지 않고, 다른 절연성 물질일 수 있다. 예를 들어, 상기 제1 접합 절연 층(29) 및 상기 제2 접합 절연 층(75)은 SiCN 등으로 형성될 수도 있다.
상기 중간 연결 배선(72)의 상기 수직 부분(72v)의 일부는 상기 제2 회로 영역(51) 내로 연장되어 상기 제2 회로 배선(55)과 전기적으로 연결될 수 있다.
상기 후면 구조물(85)은 상기 중간 구조물()과 접촉하는 후면 절연 층(87), 상기 후면 절연 층(87) 상의 후면 도전성 패턴들(89), 및 상기 후면 절연 층(87) 및 상기 후면 도전성 패턴들(89) 상에서, 개구부들(91a)을 갖는 캐핑 절연 층(91)을 포함할 수 있다. 상기 캐핑 절연 층(91)의 상기 개구부들(91a)은 상기 후면 도전성 패턴들(89)의 패드 영역들(89p)을 노출시킬 수 있다. 상기 후면 도전성 패턴들(89)에서, 상기 캐핑 절연 층(91)에 의해 덮이는 영역은 배선 영역들(89r)로 정의할 수 있다.
이하에서, 도면들을 참조하여, 적층 구조물의 변형되거나, 또는 대체되는 부분을 중심으로 설명하기로 한다. 또한, 적층 구조물의 실질적으로 변형되지 않은 부분의 구성요소들은 설명을 생략하거나, 또는 별도의 설명 없이 직접 인용하여 다른 구성요소들과 같이 설명하기로 한다.
다음으로, 도 2를 참조하여 상기 중간 구조물(35)의 변형 예를 설명하기로 한다. 도 2는 도 1a의 분해 사시도에서 상기 중간 구조물(도 1a의 35)의 변형 예를 나타낸 분해 사시도이다.
변형 예에서, 도 2를 참조하면, 중간 구조물(40a)은 상기 제2 반도체 칩(도 1a의 43), 반도체 패턴들(62a)및 절연성 갭필 패턴(65a)을 포함할 수 있다. 상기 반도체 패턴들(62a)은 서로 평행한 라인 모양일 수 있다. 상기 제2 반도체 칩(43)은 상기 반도체 패턴들(62a) 사이에 배치될 수 있다. 상기 절연성 갭필 패턴(65a)은 상기 반도체 패턴들(62a) 사이에서 상기 제2 반도체 칩(43)의 측면을 둘러싸고, 상기 제2 반도체 칩(43)의 하부면과 상기 접합 구조물(70) 사이, 및 상기 반도체 패턴들(62a)의 하부면들과 상기 접합 구조물(70) 사이에 배치될 수 있다.
다음으로, 도 3a 참조하여 상기 중간 구조물(35)의 다른 변형 예를 설명하기로 한다. 도 3a는 도 1b의 단면도에서 상기 중간 구조물(도 1b의 35)의 변형 예를 나타낸 단면도이다.
변형 예에서, 도 3a를 참조하면, 중간 구조물(40b)은 상기 제2 반도체 칩(도 1a의 43), 반도체 패턴들(62b) 및 절연성 갭필 패턴(65b)을 포함할 수 있다. 상기 절연성 패턴들(65b)은 상기 제2 반도체 칩(43)과 상기 반도체 패턴들(65b) 사이에 배치될 수 있다. 상기 반도체 패턴들(65b)은 상기 접합 구조물(70)과 접촉할 수 있다.
다음으로, 도 3b를 참조하여 상기 중간 구조물(35)의 다른 변형 예를 설명하기로 한다. 도 3b는 도 1b의 단면도에서 상기 절연성 갭필 패턴(65)의 변형 예를 나타낸 단면도이다.
변형 예에서, 도 3b를 참조하면, 절연성 갭필 패턴(65c)은 내부 패턴(63)을 더 포함할 수 있다. 상기 절연성 갭필 패턴(65c)의 상기 내부 패턴(63)은 상기 반도체 패턴(62)과 상기 제2 반도체칩(43) 사이에 배치되는 상기 절연성 갭필 패턴(65c)의 제1 부분(64a) 내에 배치될 수 있다.
일 예에서, 상기 내부 패턴(63)은 상기 절연성 갭필 패턴(65c)의 상기 제1 부분(64a)의 보이드일 수 있다.
일 예에서, 상기 내부 패턴(63)은 상기 후면 절연 층(87)으로부터 상기 절연성 갭필 패턴(65c)의 상기 제1 부분(64a) 내부로 연장되고, 상기 후면 절연 층(87)과 동일한 물질로 형성될 수 있다.
다음으로, 도 3c를 참조하여 상기 중간 구조물(35)의 다른 변형 예를 설명하기로 한다. 도 3c는 도 1b의 단면도에서 상기 절연성 갭필 패턴(65)의 변형 예를 나타낸 단면도이다.
변형 예에서, 도 3c를 참조하면, 절연성 갭필 패턴(65d)은 제1 부분(64a) 및 상기 제1 부분(64a)으로부터 연장되는 제2 부분(64b')을 포함할 수 있다. 상기 절연성 갭필 패턴(65d)의 상기 제1 부분(64a)은 상기 반도체 패턴(62)과 상기 제2 반도체칩(43) 사이에 배치될 수 있다. 상기 절연성 갭필 패턴(65d)의 상기 제2 부분(64b')은 상기 반도체 패턴(62)과 상기 제1 구조물(10) 사이에 배치되는 제1 영역(64b1) 및 상기 제2 반도체 칩(43)과 상기 제1 구조물(10) 사이에 배치되는 영역(64b2)을 포함할 수 있다.
다음으로, 도 4a 및 도 4b를 참조하여, 도 1b 및 도 1c에서 설명한 상기 관통 전극 구조물(95)의 변형 예를 설명하기로 한다. 도 4a는 도 1b의 단면도의 상기 관통 전극 구조물(95)의 변형 예를 설명하기 위한 단면도이고, 도 4b는 도 4a의 "A2"로 표시한 부분을 확대하고, 도 1c의 부분 확대도의 상기 관통 전극 구조물(95)의 변형 예를 설명하기 위한 단면도이다.
변형 예에서, 도 4a 및 도 4b를 참조하면, 적층 구조물(5a)은 상기 제2 반도체 칩(43)을 관통하는 관통 전극 구조물들(95a)을 포함할 수 있다.
상기 관통 전극 구조물들(95a)의 각각은 관통 전극(94a) 및 상기 관통 전극(94a)의 측면을 둘러싸는 절연성 스페이서(94b)를 포함할 수 있다. 상기 관통 전극 구조물들(95a)의 상기 관통 전극들(94a)은 상기 접합 구조물(70)의 상기 중간 연결 배선(72)과 상기 후면 도전성 패턴들(89)을 전기적으로 연결할 수 있다.
다음으로, 도 5a 및 도 5b를 참조하여, 도 1b 및 도 1c에서 설명한 상기 제1 반도체 칩(10), 상기 접합 구조물(70) 및 상기 관통 전극 구조물(95)의 변형 예를 설명하기로 한다. 도 5a는 도 1b의 단면도의 상기 제1 반도체 칩(10), 상기 접합 구조물(70), 상기 관통 전극 구조물(95) 및 상기 후면 구조물(85)의 변형 예를 설명하기 위한 단면도이고, 도 5b는 도 5a의 "A3"로 표시한 부분을 확대하고, 도 1c의 부분 확대도의 상기 제1 반도체 칩(10), 상기 접합 구조물(70) 및 상기 관통 전극 구조물(95)의 변형 예를 설명하기 위한 단면도이다.
도 5a 및 도 5b를 참조하면, 적층 구조물(5b)은 유전체를 이용하여 접합된 제1 반도체 칩(10a) 및 접합 구조물(70a)을 포함할 수 있다. 예를 들어, 제1 반도체 칩(10a)의 제1 접합 절연 층(29a) 및 접합 구조물(70a)의 제2 접합 절연 층(76a)은 서로 접촉하면서 접합될 수 있다. 상기 접합 구조물(70)은 상기 접합 절연 층(76a)과 상기 중간 구조물(40) 사이에 배치되는 중간 절연 층(74)을 포함할 수 있다.
일 예에서, 상기 제1 접합 절연 층(29a) 및 상기 제2 접합 절연 층(76a)은 서로 접촉하면서 접합될 수 있는 절연성 물질, 예를 들어 실리콘 산화물로 형성될 수 있다. 이와 같이, 상기 제1 접합 절연 층(29a) 및 상기 제2 접합 절연 층(76a)의 서로 접촉하면서 접합될 수 있는 절연성 물질은 실리콘 산화물에 한정되지 않고, 다른 절연성 물질일 수 있다. 예를 들어, 상기 제1 접합 절연 층(29a) 및 상기 제2 접합 절연 층(76a)은 SiCN 등으로 형성될 수도 있다.
상기 적층 칩 구조물(5b)은 상기 제2 반도체 칩(43) 및 상기 접합 구조물(70a)을 관통하며 상기 제1 반도체 칩(10a) 내부로 연장되어, 상기 제1 반도체 칩(10a)의 상기 제1 회로 배선(25)과 전기적으로 연결될 수 있는 입출력 관통 전극 구조물(95b) 및 제1 연결 관통 전극 구조물(96a)을 더 포함할 수 있다. 상기 적층 칩 구조물(5b)은 상기 제2 반도체 칩(43)의 상기 제2 반도체 기판(45)을 관통하며 상기 제2 반도체 칩(43)의 상기 제2 회로 배선(55)과 전기적으로 연결될 수 있는 제2 연결 관통 전극 구조물(96b)을 더 포함할 수 있다. 상기 입출력 관통 전극 구조물(95b) 및 상기 제1 연결 관통 전극 구조물(96a)은 실질적으로 동일한 수직 방향의 길이를 가질 수 있고, 상기 제2 연결 관통 전극 구조물(96b)은 상기 제1 연결 관통 전극 구조물(96a)의 수직 방향의 길이 보다 작은 수직 방향의 길이를 가질 수 있다. 상기 입출력 관통 전극 구조물(95b), 상기 제1 연결 관통 전극 구조물(96a) 및 상기 제2 연결 관통 전극 구조물(96b)의 각각은 관통 전극(94a) 및 상기 관통 전극(94a)의 측면을 둘러싸는 절연성 스페이서(94b)를 포함할수 있다.
상기 입출력 관통 전극 구조물(95b), 상기 제1 연결 관통 전극 구조물(96a) 및 상기 제2 연결 관통 전극 구조물(96b)은 상기 제2 반도체 칩(43)을 관통하는 부분으로부터 후면 구조물(85a) 내로 연장되어, 상기 후면 구조물(85a)의 상기 후면 절연 층(87)을 관통할 수 있다.
상기 후면 구조물(85a)은 상기 입출력 관통 전극 구조물(95b)과 전기적으로 연결될 수 있는 후면 도전성 패턴(89) 및 상기 제1 및 제2 연결 관통 전극 구조물들(96a, 96b)을 전기적으로 연결하는 연결 도전성 패턴(89i)을 더 포함할 수 있다. 상기 후면 도전성 패턴(89)에서, 상기 캐핑 절연 층(91)의 개구부(91a)에 의해 노출되는 영역은 패드 영역, 또는 입/출력 패드 영역(89p)일 수 있다. 상기 연결 도전성 패턴(89i)의 상부면 전체는 상기 캐핑 절연 층(91)에 의해 덮일 수 있다.
다시, 도 1a, 도 1b 및 도 1c를 참조하여 설명한 바와 같이, 상기 관통 전극 구조물들(95)은 상기 반도체 패턴(62)과 이격될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 이하에서, 적층 구조물은 상기 반도체 패턴(62)을 관통하는 외측 관통 전극 구조물을 더 포함할 수 있다. 이하에서, 상기 반도체 패턴(62)을 관통하는 외측 관통 전극 구조물을 더 포함하는 적층 구조물의 예들에 대하여 설명하기로 한다.
우선, 도 6 및 도 7을 참조하여, 상기 반도체 패턴(62)을 관통하는 외측 관통 전극 구조물을 더 포함하는 적층 구조물의 예시적인 예를 설명하기로 한다. 도 6 및 도 7에서, 도 6은 상기 반도체 패턴(62)을 관통하는 외측 관통 전극 구조물을 더 포함하는 적층 구조물의 예시적인 예를 나타낸 평면도이고, 도 7은 도 6의 II-II'선을 따라 취해진 영역을 나타낸 개략적인 단면도이다.
도 6 및 도 7을 참조하면, 적층 구조물(5a')은 도 4a 및 도 4b의 적층 구조물(5a) 보다 상기 반도체 패턴(62)을 관통하는 외측 관통 전극 구조물(95a')을 더 포함할 수 있다. 예를 들어, 상기 외측 관통 전극 구조물(95a')은 도 4a 및 도 4b에서의 상기 관통 전극 구조물(95a)과 실질적으로 동일한 물질로 형성될수 있고, 실질적으로 동일한 단면 구조를 가질 수 있다. 예를 들어, 도 4a 및 도 4b에서의 상기 관통 전극 구조물(95a)은 상기 제2 반도체 칩(43)을 관통하며 아래로 연장되어 상기 접합 구조물(70) 내로 연장될 수 있고, 상기 외측 관통 전극 구조물(95a')은 상기 반도체 패턴(62)을 관통하며 아래로 연장되어 상기 접합 구조물(70) 내로 연장될 수 있다.
상기 외측 관통 전극 구조물(95a')은 도 4b에서 설명한 상기 관통 전극 구조물(도 4b의 95a)과 실질적으로 동일한 물질로 형성되고 실질적으로 동일한 단면 구조를 가질 수 있다. 예를 들어, 상기 외측 관통 전극 구조물(95a') 및 상기 관통 전극 구조물(95a)은 도 4b에서의 상기 관통 전극 구조물(도 4b의 95a)을 설명한 것과 동일하게, 상기 후면 도전성 패턴들(89) 및 상기 중간 연결 배선(72)을 전기적으로 연결할 수 있다.
일 예에서, 상기 관통 전극 구조물(95a)은 내측 관통 전극 구조물로 지칭할 수도 있다.
다른 예에서, 상기 적층 구조물(5a')에서, 상기 내측 관통 전극 구조물(95a)은 생략될 수 있다. 따라서, 상기 적층 구조물(5a')은 상기 외측 관통 전극 구조물(95a')을 포함할 수 있다.
다음으로, 도 8을 참조하여, 상기 반도체 패턴(62)을 관통하는 외측 관통 전극 구조물을 더 포함하는 적층 구조물의 예시적인 예를 설명하기로 한다. 도 8은 도 6의 II-II'선을 따라 취해진 영역을 나타낸 개략적인 단면도이다.
변형 예에서, 도 8을 참조하면, 적층 구조물(5b')은 도 5a 및 도 5b의 적층 구조물(5b) 보다 외측 입출력 관통 전극 구조물(95b')을 더 포함할 수 있다. 상기 외측 입출력 관통 전극 구조물(95b')은 상기 반도체 패턴(62) 및 상기 접합 구조물(70a)을 관통하며 상기 제1 반도체 칩(10) 내로 연장될 수 있다.
상기 외측 입출력 관통 전극 구조물(95b')은 도 5a 및 도 5b에서의 상기 입출력 관통 전극 구조물(95b)과 실질적으로 동일한 물질로 형성될수 있고, 실질적으로 동일한 단면 구조를 가질 수 있다. 예를 들어, 상기 외측 입출력 관통 전극 구조물(95b') 및 상기 입출력 관통 전극 구조물(95a)은 도 5b에서의 상기 입출력 관통 전극 구조물(도 4b의 95b)을 설명한 것과 동일하게, 상기 후면 도전성 패턴들(89) 및 상기 제1 반도체 칩(10)의 상기 제1 회로 배선(도 5b의 10)을 전기적으로 연결할 수 있다.
일 예에서, 상기 입출력 관통 전극 구조물(95b)은 내측 입출력 관통 전극 구조물로 지칭할 수도 있다.
다른 예에서, 상기 적층 구조물(5b')에서, 상기 내측 입출력 관통 전극 구조물(95b)은 생략될 수 있다.
다음으로, 도 9 및 도 10을 각각 참조하여, 도 1a 내지 도 8에서의 상기 후면 구조물(85)의 변형 예를 설명하기로 한다. 도 9 및 도 10에서, 도 9는 도 4a에서의 상기 후면 구조물(85)의 변형 예를 나타낸 단면도이고, 도 10은 도 9에서의 후면 구조물(185)의 변형 예를 나타낸 단면도이다.
변형 예에서, 도 9를 참조하면, 도 1a 내지 도 8에서 설명한 상기 후면 구조물들(85) 중 적어도 하나는 제1 후면 소자(183a)를 포함하는 후면 구조물(185)로 대체될 수 있다. 예를 들어, 도 4a에서의 상기 후면 구조물(도 1b의 85a)은 제1 후면 소자(183a)를 포함하는 상기 후면 구조물(185)로 대체될 수 있다. 이와 마찬가지로, 도 1b, 도 2, 도 3a, 도 3b, 도 5a, 도 7 및 도 8에서의 후면 구조물들(85, 85a) 중 어느 하나의 후면 구조물은 도 9에서와 같은 상기 제1 후면 소자(183a)를 포함하는 상기 후면 구조물(185)로 대체될 수 있다. 이와 같은 상기 후면 구조물(185)은 상기 제2 반도체 칩(43)의 상기 제2 반도체 기판(45) 상에 배치되는 상기 제1 후면 소자(183a), 상기 제2 반도체 칩(43) 및 상기 반도체 패턴(62) 상에서 상기 제1 후면 소자(183a)를 덮는 후면 절연 층(187), 상기 후면 절연 층(187) 내에 배치되는 단일 층 또는 다층 구조의 후면 도전성 패턴들(189), 상기 후면 절연 층(187) 상에서 상기 후면 도전성 패턴들(189)의 패드 영역들(189p)을 노출시키는 개구부들(191a)을 갖는 캐핑 절연 층(191)을 포함할 수 있다.
상기 제1 후면 소자(183a)는 상기 제2 반도체 칩(43)과 수직 방향으로 중첩할 수 있다.
상기 후면 도전성 패턴들(189) 중 일부는 상기 제1 후면 소자(183a)와 전기적으로 연결될 수 있다.
도 4a에서와 같은 상기 관통 전극 구조물들(95a)은 상기 후면 도전성 패턴들(189)과 전기적으로 연결될 수 있다. 따라서, 상기 관통 전극 구조물들(95a) 중 적어도 하나는 상기 제1 회로 소자(21) 및 상기 제2 회로 소자(47)중 적어도 하나와, 상기 제1 후면 소자(183a)를 전기적으로 연결할 수 있다.
도 9에서 상기 후면 도전성 패턴들(189)은 도 4a에서와 같은 상기 관통 전극 구조물들(95a)과 전기적으로 연결되는 것으로 도시하고 있지만, 본 발명은 이에 한정 되지 않는다. 예를 들어, 도 4a에서와 같은 상기 관통 전극 구조물들(95a)은 도 1a 및 도 1b에서와 같은 관통 전극 구조물들(95), 도 5a 및 도 5b에서와 같은 관통 전극 구조물들(95b, 96a, 96b), 도 7에서와 같은 관통 전극 구조물들(95a, 95a') 및 도 8에서와 같은 관통 전극 구조물들(95b, 95b', 96a, 96b)로 대체될 수 있다. 따라서, 도 4a에서와 같은 상기 관통 전극 구조물들(95a)은 도 1a 및 도 1b에서와 같은 관통 전극 구조물들(95), 도 5a 및 도 5b에서와 같은 관통 전극 구조물들(95b, 96a, 96b), 도 7에서와 같은 관통 전극 구조물들(95a, 95a') 및 도 8에서와 같은 관통 전극 구조물들(95b, 95b', 96a, 96b)은 도 9에서와 같은 상기 후면 도전성 패턴들(189)과 전기적으로 연결될 수 있다.
변형 예에서, 도 10을 참조하면, 도 9에서 설명한 후면 구조물(185)은 상기 반도체 패턴(62) 상에 배치되고 상기 후면 절연 층(187)에 의해 덮이는 제2 소자(183b)를 더 포함할 수 있다. 상기 제2 소자(183b)는 상기 반도체 패턴(62)과 중첩할 수 있다.
일 예에서, 상기 제1 후면 소자(도 9 또는 도 10의 183a) 및 상기 제2 후면 소자(183b) 중 적어도 하나는 능동 소자, 수동 소자, 이미지 센서, 광학 연결 유닛, 아날로그 소자 및 메모리 소자 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 능동 소자는 트랜지스터일 수 있고, 상기 수동 소자는 저항(resistor), 커패시터 또는 인덕터 등일 수 있다. 상기 메모리 소자는 휘발성 메모리 소자 또는 비휘발성 메모리 소자일 수 있다. 예를 들어, 상기 메모리 소자는 MRAM 등과 같은 비휘발성 메모리 소자일 수 있다.
다음으로, 도 11a 및 도 11b를 참조하여, 본 발명의 일 실시예에 따른 적층 칩 구조물을 설명하기로 한다.
도 11a 및 도 11b를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지의 적층 칩 구조물(205)은 제1 구조물(210) 및 상기 제1 구조물(210) 상의 제2 구조물(235)을 포함할 수 있다.
상기 제1 구조물(210)은 제1 반도체 칩일 수 있다. 예를 들어, 상기 제1 구조물(210)의 상기 제1 반도체 칩은 제1 반도체 기판(213) 및 상기 제1 반도체 기판(213) 상의 제1 회로 영역(216)을 포함할 수 있다. 상기 제1 회로 영역(216)은 상기 제1 반도체 기판(213) 상의 제1 회로 소자(221), 및 상기 제1 회로 소자(221)와 전기적으로 연결될 수 있는 제1 접합 패드들(231)을 포함할 수 있다.
상기 제2 구조물(235)은 중간 구조물(240), 상기 중간 구조물(240)과 상기 제1 구조물(210) 사이의 접합 구조물(270), 및 상기 중간 구조물(240) 상의 후면 구조물(285)을 포함할 수 있다. 상기 중간 구조물(240)은 상기 후면 구조물(285)과 상기 접합 구조물(270) 사이에 배치될 수 있다.
상기 중간 구조물(240)은 수평 방향으로 서로 이격되는 복수의 반도체 칩들(243a, 243b), 상기 복수의 반도체 칩들(243a, 243b)을 둘러싸는 반도체 패턴(262), 상기 복수의 반도체 칩들(243a, 243b)과 상기 반도체 패턴(262) 사이를 채우는 절연성 갭필 패턴(265)을 포함할 수 있다.
상기 복수의 반도체 칩들(243a, 243b)은 상기 제1 구조물, 즉 상기 제1 반도체 칩(210) 상에서 수평 방향으로 서로 이격되는 제2 반도체 칩(243a) 및 제3 반도체 칩(243b)을 포함할 수 있다.
상기 복수의 반도체 칩들(243a, 243b)의 각각은 제2 반도체 기판(245), 제2 회로 영역(251) 및 보호 절연 층(259)을 포함할 수 있다. 상기 제2 회로 영역(251)은 상기 보호 절연 층(259)과 상기 제2 반도체 기판(245) 사이에 배치될 수 있다. 상기 제2 회로 영역(251)은 제2 회로 소자(247)를 포함할 수 있다. 상기 보호 절연 층(259)은 상기 접합 구조물(270)과 접촉할 수 있다.
상기 반도체 패턴(262)은 상기 복수의 반도체 칩들(243a, 243b) 각각의 측면을 둘러싸도록 배치될 수 있다. 예를 들어, 상기 반도체 패턴(262)은 상기 제1 구조물, 즉 상기 제1 반도체 칩(210)의 측면과 정렬되는 측면을 갖는 사각형의 링 모양 부분(262a, 262b) 및 상기 링 모양 부분(262a, 262b)으로부터 상기 복수의 반도체 칩들(243a, 243b) 사이로 연장되는 중간 부분(262c)을 포함할 수 있다. 상기 반도체 패턴(262)은 실리콘 물질로 형성될 수 있다. 상기 반도체 패턴(262)에서, 상기 복수의 반도체 칩들(243a, 243b)과 동일한 높이 레벨에 위치하는 부분은 반도체 집적 회로를 포함하지 않을 수 있다.
일 예에서, 상기 반도체 패턴(62)의 두께는 상기 제2 반도체 칩(43)의 상기 제2 반도체 기판(45)의 두께 보다 클 수 있다.
상기 절연성 갭필 패턴(265)은 실리콘 산화물 등과 같은 절연성 물질을 포함할 수 있다. 상기 절연성 갭필 패턴(265)은 상기 반도체 패턴(262)과 상기 복수의 반도체 칩들(243a, 243b) 사이에 배치되는 제1 부분(264a) 및 상기 반도체 패턴(262)과 상기 접합 구조물(270) 사이에 배치되는 제2 부분(264b)을 포함할 수 있다.
상기 접합 구조물(270)은 절연 층(276), 상기 절연 층(276) 내에서 상기 제2 회로 소자(247)와 전기적으로 연결될 수 있는 중간 연결 배선(272) 및 상기 절연 층(276) 내에서 상기 중간 연결 배선(272)과 전기적으로 연결될 수 있는 제2 접합 패드들(278)을 포함할 수 있다. 상기 제2 접합 패드들(278)은 상기 제1 구조물(210)의 상기 제1 접합 패드들(231)과 접촉하면서 접합될 수 있다. 상기 제1 접합 패드들(231) 및 상기 제2 접합 패드들(278)은 서로 동일한 금속 물질을 포함할 수 있다. 예를 들어, 상기 제1 접합 패드들(231) 및 상기 제2 접합 패드들(278)은 구리 물질을 포함할 수 있다.
상기 제2 구조물(235)은 관통 전극 구조물들(295a, 295b)을 더 포함할 수 있다. 상기 관통 전극 구조물들(295a, 295b)은 도 7에서와 유사하게, 상기 제2 및 제3 반도체 칩들(243a, 243b)을 관통하며 상기 접합 구조물(270) 내로 연장되는 제1 관통 전극 구조물들(295a) 및 상기 반도체 패턴(262)을 관통하며 상기 접합 구조물(270) 내로 연장되는 제2 관통 전극 구조물들(295b)을 포함할 수 있다.
일 예에서, 상기 관통 전극 구조물들(295a, 295b) 중에서, 상기 제1 관통 전극 구조물들(295a)은 생략될 수 있다.
다른 예에서, 상기 관통 전극 구조물들(295a, 295b) 중에서, 상기 제2 관통 전극 구조물들(295b)은 생략될 수 있다. 이 경우에, 상기 제1 관통 전극 구조물들(295a)은 도 1b 및 도 1c의 관통 전극 구조물들(95)과 유사하게 변형될 수 있다. 예를 들어, 상기 제1 관통 전극 구조물들(295a)은 상기 제2 및 제3 반도체 칩들(243a, 243b)의 상기 제2 반도체 기판(245)을 관통하며 상기 제2 회로 영역(251) 내로 연장될 수 있다.
상기 후면 구조물(285)은 후면 절연 층(287), 상기 후면 절연 층(87) 상의 후면 도전성 패턴들(289), 상기 후면 도전성 패턴들(289) 상에서, 상기 후면 도전성 패턴들(289)의 패드 영역들(289p)을 노출시키는 개구부들(291a)을 갖는 캐핑 절연 층(291)을 포함할 수 있다. 상기 후면 절연 층(287)은 실리콘 산화물 등과 같은 절연성 물질을 포함할 수 있다. 상기 후면 도전성 패턴들(289)은 구리 또는 알루미늄 등과 같은 금속 물질을 포함할 수 있다. 상기 캐핑 절연 층(291)은 실리콘 질화물 또는 폴리 이미드 등과 같은 물질을 포함할 수 있다. 상기 관통 전극 구조물들(295a, 295b)은 상기 후면 절연 층(287)을 관통하며 상기 후면 도전성 패턴들(289)과 전기적으로 연결될 수 있다.
다른 예에서, 상기 후면 구조물(285)은 도 9에서와 같은 상기 제1 후면 소자(183a)를 포함하는 후면 구조물(도 9의 185) 또는 도 10에서와 같은 상기 제1 후면 소자(183a) 및 상기 제2 소자(183b)를 포함하는 후면 구조물(도 10의 185)로 대체될 수 있다.
다음으로, 도 12를 참조하여, 상기 복수의 반도체 칩들(243a, 243b)의 변형 예에 대하여 설명하기로 한다. 도 12는 도 11a의 평면에서, 상기 복수의 반도체 칩들(243a, 243b)의 크기의 변형 예를 설명하기 위한 평면도이다.
변형 예에서, 도 12를 참조하면, 복수의 반도체 칩들(243a, 243b') 중 적어도 두 개는 서로 다른 크기를 가질 수 있다. 예를 들어, 복수의 반도체 칩들(243a, 243b'은 제1 반도체 칩(243a) 및 상기 제1 반도체 칩(243a) 보다 작은 폭 또는 작은 평면 크기를 갖는 제2 반도체 칩(243b')을 포함할 수 있다.
상기 복수의 반도체 칩들(243a, 243b')을 둘러싸는 반도체 패턴(262')은 링 모양을 형성하는 링 모양 부분(262a', 262b') 및 상기 링 모양 부분(262a', 262b')으로부터 상기 제1 반도체 칩(243a) 및 상기 제2 반도체 칩(243b') 사이로 연장되는 중간 부분(262c)을 포함할 수 있다.
다음으로, 도 13을 참조하여, 도 11b에서의 상기 제1 구조물(210)의 변형 예에 대하여 설명하기로 한다. 도 13은 도 11b에서의 상기 제1 구조물(210)의 변형 예를 설명하기 위한 단면도이다.
변형 예에서, 도 13을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지의 적층 칩 구조물(305)은 도 11b에서의 상기 제1 구조물(210)을 대체할 수 있는 제1 구조물(310) 및 도 11b에서 설명한 것과 같은 상기 제2 구조물(235)을 포함할 수 있다.
상기 제1 구조물(310)은 복수의 하부 반도체 칩들(362a, 362b), 하부 반도체 패턴(326), 하부 절연성 갭필 패턴(265) 및 하부 접합 구조물(370)을 포함할 수 있다.
상기 하부 반도체 칩들(362a, 362b)은 수평 방향으로 서로 이격되는 제1 하부 반도체 칩(362a) 및 제2 하부 반도체 칩(362b)을 포함할 수 있다.
상기 하부 반도체 패턴(362)은 각각의 상기 하부 반도체 칩들(362a, 362b)을 둘러싸는 모양일 수 있다. 예를 들어, 상기 하부 반도체 패턴(362)은 상기 제2 구조물(235)의 상기 반도체 패턴(262)과 동일 또는 유사한 모양일 수 있다. 예를 들어, 상기 하부 반도체 패턴(362)은 링 모양의 링 부분(362a, 362b), 및 상기 링 부분(362a, 362b)으로부터 상기 하부 반도체 칩들(362a, 362b) 사이로 연장되는 중간 부분(362c)을 포함할 수 있다.
상기 하부 절연성 갭필 패턴(365)은 상기 하부 반도체 패턴(362)과 상기 하부 반도체 칩들(362a, 362b) 사이를 배치되는 제1 부분(364a) 및 상기 하부 반도체 패턴(362)과 상기 하부 접합 구조물(370) 사이에 배치되는 제2 부분(364b)을 포함할 수 있다.
상기 하부 반도체 칩들(343a, 343b)의 각각은 하부 반도체 기판(345), 하부 회로 영역(351) 및 하부 보호 절연 층(359)을 포함할 수 있다. 상기 하부 회로 영역(351)은 상기 보호 절연 층(359)과 상기 하부 반도체 기판(345) 사이에 배치될 수 있다. 각각의 상기 하부 반도체 칩들(343a, 343b)에서, 상기 하부 회로 영역(351)은 상기 하부 반도체 기판(345)과 상기 하부 접합 구조물(370) 사이에 배치될 수 있고, 하부 회로 소자(347)를 포함할 수 있다. 상기 하부 보호 절연 층(359)은 상기 하부 접합 구조물(370)과 접촉할 수 있다.
상기 제1 구조물(310)은 상기 복수의 하부 반도체 칩들(362a, 362b), 상기 하부 반도체 패턴(326) 및 상기 하부 절연성 갭필 패턴(265)의 하부면들을 덮는 하부 절연 층(387)을 더 포함할 수 있다.
상기 하부 접합 구조물(370)은 하부 절연 층(376), 상기 하부 절연 층(376) 내에서 상기 하부 회로 소자(347)와 전기적으로 연결될 수 있는 하부 중간 연결 배선(372) 및 상기 하부 절연 층(376) 내에서 상기 하부 중간 연결 배선(372)과 전기적으로 연결될 수 있는 제1 접합 패드들(378)을 포함할 수 있다. 상기 제1 접합 패드들(378)은 상기 제2 구조물(235)의 상기 제2 접합 패드들(278)과 접촉하면서 접합될 수 있다.
다음으로, 도 14, 도 15 및 도 16을 참조하여, 도 1a 내지 도 13을 참조하여 상술한 적층 칩 구조물들(5, 5a, 5b, 5a', 5b', 205, 305) 중 어느 하나를 포함하는 반도체 패키지의 다양한 예들에 대하여 설명하기로 한다. 각각의 도 14, 도 15 및 도 16는 본 발명의 일 실시예에 따른 적층 칩 구조물을 포함하는 반도체 패키지를 나타낸 단면도들이다.
우선, 도 14를 참조하여, 도 1a 내지 도 13을 참조하여 상술한 적층 칩 구조물들(5, 5a, 5b, 5a', 5b', 205, 305) 중 어느 하나를 포함하는 반도체 패키지의 다양한 예들에 대하여 설명하기로 한다.
일 예에서, 도 14를 참조하면, 일 실시예에서의 반도체 패키지(500a)는 기판(400a) 및 상기 기판(400a) 상에 실장된 도 1a 내지 도 13을 참조하여 상술한 적층 칩 구조물들(5, 5a, 5b, 5a', 5b', 205, 305) 중 어느 하나 적층 칩 구조물을 포함할 수 있다. 예를 들어, 도 4a 및 도 4b를 참조하여 설명한 적층 칩 구조물(5a)은 상기 기판(400a) 상에 실장될 수 있다.
상기 적층 칩 구조물(5a)의 상기 제2 구조물(35)은 상기 기판(400a)과 마주볼 수 있다.
상기 반도체 패키지(500a)는 상기 기판(400a)과 상기 적층 칩 구조물(5a)을 전기적으로 연결하는 도전성 범프들(450a), 상기 기판(400a)과 상기 적층 칩 구조물(5a) 사이를 채우며 상기 도전성 범프들(450a)의 측면들을 둘러싸는 언더필 물질 층(460), 및 상기 기판(400a) 상에서 상기 적층 칩 구조물(5a)을 덮는 몰드 층(470)을 더 포함할 수 있다.
일 예에서, 상기 기판(400a)은 인쇄회로 기판 등과 같은 패키지 기판일 수 있다. 상기 기판(400a)은 인쇄회로 기판에 한정되는 것은 아니며, 다양한 형태, 예를 들어 재배선 기판 등과 같은 패키지 기판일 수 있다. 예를 들어, 상기 기판(400a)은 패키지 몸체(410a), 상기 패키지 몸체(410a)의 상부에 배치되며 상기 도전성 범프들(450a)과 전기적으로 연결되는 상부 패드들(415a), 상기 패키지 몸체(410a)의 하부에 배치되는 하부 패드들(420a), 상기 패키지 몸체(410a) 내부에서 상기 상부 패드들(415a)과 상기 상부 패드들(420a)을 전기적으로 연결하는 내부 배선(425a), 및 상기 하부 패드들(420a) 하부에서 상기 하부 패드들(420a)과 접촉하는 하부 솔더 볼들(430a)을 포함할 수 있다.
일 예에서, 상기 몰드 층(470)은 에폭시계(epoxy-group) 성형 수지 또는 폴리이미드계(polyimide-group) 성형 수지을 포함할 수 있다. 예를 들면, 상기 몰드 층(470)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC) 또는 하이케이(High-K) 에폭시 몰딩 컴파운드를 포함할 수 있다.
다른 예에서, 도 15를 참조하면, 일 실시예에서의 반도체 패키지(500b)는 기판(400b) 및 상기 기판(400b) 상에서 와이어 본딩 방식으로 실장된 도 1a 내지 도 13을 참조하여 상술한 적층 칩 구조물들(5, 5a, 5b, 5a', 5b', 205, 305) 중 어느 하나 적층 칩 구조물을 포함할 수 있다. 예를 들어, 도 4a 및 도 4b를 참조하여 설명한 적층 칩 구조물(5a)은 상기 기판(400b), 예를 들어 패키지 기판 상에 실장될 수 있다.
상기 적층 칩 구조물(5a)의 상기 제1 구조물(10)은 상기 기판(400b)과 마주볼 수 있다.
상기 반도체 패키지(500b)는 상기 기판(400b)과 상기 적층 칩 구조물(5a)을 전기적으로 연결하는 본딩 와이어들(450b), 상기 기판(400b)과 상기 적층 칩 구조물(5a) 사이를 채우는 접착 층(460'), 및 상기 기판(400b) 상에서 상기 적층 칩 구조물(5a) 및 상기 본딩 와이어들(450b)을 덮는 몰드 층(470')을 더 포함할 수 있다.
일 예에서, 상기 기판(400b)은 인쇄회로 기판 또는 재배선 기판 등과 같은 패키지 기판일 수 있다. 예를 들어, 상기 기판(400b)은 패키지 몸체(410b), 상기 패키지 몸체(410b)의 상부에 배치되며 상기 본딩 와이어들(450b)과 전기적으로 상부 패드들(415b), 상기 패키지 몸체(410b)의 하부에 배치되는 하부 패드들(420b), 상기 패키지 몸체(410b) 내부에서 상기 상부 패드들(415b)과 상기 상부 패드들(415b)을 전기적으로 연결하는 내부 배선(425b), 및 상기 하부 패드들(420b) 하부에서 상기 하부 패드들(420b)과 접촉하는 하부 솔더 볼들(430b)을 포함할 수 있다.
일 예에서, 상기 본딩 와이어들(450b)은 상기 적층 구조물(5a)의 상기 제2 구조물(35)의 패드 영역들(89p')과 상기 기판(400b)의 상기 상부 패드들(410b)을 전기적으로 연결할 수 있다.
다른 예에서, 도 16을 참조하면, 일 실시예에서의 반도체 패키지(900)는 패키지 기판(800), 상기 패키지 기판(800) 상의 연결 기판(700), 상기 연결 기판(700) 상에 배치되는 적층 칩 구조물(600a), 상기 연결 기판(700) 상에서 상기 적층 집 구조물(600a)과 수평 방향으로 이격되는 하나 또는 복수의 반도체 칩 구조물들(600b, 600c)을 포함할 수 있다. 상기 적층 칩 구조물(600a)은 도 1a 내지 도 13을 참조하여 상술한 적층 칩 구조물들(5, 5a, 5b, 5a', 5b', 205, 305) 중 어느 하나의 적층 칩 구조물과 동일하거나, 또는 유사할 수 있다.
상기 적층 칩 구조물(600a)은 적층된 제1 구조물(10) 및 제2 구조물(35)을 포함할 수 있으며, 상기 제2 구조물(35)은 상기 제1 구조물(10)과 상기 연결 기판(700) 사이에 배치될 수 있다.
상기 반도체 패키지(900)는 상기 패키지 기판(800)과 상기 연결 기판(700) 사이에서, 상기 패키지 기판(800)과 상기 연결 기판(700)을 전기적으로 연결하는 중간 연결 도전성 범프들(760), 상기 연결 기판(700)과 상기 적층 칩 구조물(600a) 사이에서 상기 연결 기판(700)과 상기 적층 칩 구조물(600a)을 전기적으로 연결하는 제1 연결 도전성 범프들(610a), 및 상기 연결 기판(700)과 상기 하나 또는 복수의 반도체 칩 구조물들(600b, 600c)과 사이에서, 상기 연결 기판(700)과 상기 하나 또는 복수의 반도체 칩 구조물들(600b, 600c)을 전기적으로 연결하는 제2 연결 도전성 범프들(610b, 610c)을 더 포함할 수 있다.
상기 반도체 패키지(900)는 상기 연결 기판(700)과 상기 적층 칩 구조물(600a) 사이를 채우며 상기 제1 연결 도전성 범프들(610a)의 측면들을 둘러싸는 제1 언더필 물질 층(615a), 및 상기 연결 기판(700)과 상기 하나 또는 복수의 반도체 칩 구조물들(600b, 600c) 사이를 채우며 상기 제2 연결 도전성 범프들(610b, 610c)의 측면들을 둘러싸는 제2 언더필 물질 층들(615b, 615c)을 더 포함할 수 있다.
상기 패키지 기판(800)은 패키지 몸체(810), 상기 패키지 몸체(810)의 상부에 배치되며 상기 연결 도전성 범프들(760)과 전기적으로 연결되는 상부 패드들(820), 상기 패키지 몸체(810)의 하부에 배치되는 하부 패드들(830), 상기 패키지 몸체(810) 내부에서 상기 상부 패드들(820)과 상기 상부 패드들(830)을 전기적으로 연결하는 내부 배선(835), 및 상기 하부 패드들(830) 하부에서 상기 하부 패드들(830)과 접촉하는 하부 솔더 볼들(840)을 포함할 수 있다.
상기 연결 기판(700)은 인터포저 기판 또는 재배선 기판일 수 있다. 상기 인터포저 기판(700)은 반도체 기판(710), 관통 비아(720), 배선 영역(730), 및 패시베이션층(750)를 포함할 수 있다.
상기 연결 기판(700)은 상기 연결 기판(700)의 하부면에 배치되고 상기 연결 도전성 범프들(760)과 전기적으로 연결되며 접촉하는 하부 패드들(740), 상기 연결 기판(700)의 상부면에 배치되고 상기 제1 및 제2 연결 도전성 범프들(610a, 610b, 610c)과 전기적으로 연결되며 접촉하는 상부 패드들(745)을 포함할 수 있다.
상기 반도체 기판(710)은 실리콘 등과 같은 반도체 물질로 형성될 수 있다.
상기 관통 비아들(720)는 상기 반도체 기판(110)을 수직 방향으로 관통하는 쓰루 실리콘 비아(Through Silicon Via, TSV)일 수 있다. 예를 들어, 상기 관통 비아들(720)의 각각은 상기 반도체 기판(110)을 수직 방향으로 관통하는 도전성 비아 패턴 및 상기 도전성 비아 패턴의 측면을 둘러싸는 절연성 비아 스페이서를 포함할 수 있다.
상기 배선 영역(730)은 상기 반도체 기판(710) 상에 배치될 수 있다. 상기 배선 영역(730)은 절연 층(732), 상기 절연 층(732) 내부에 매립된 연결 배선들(735a, 735b)을 포함할 수 있다.
상기 연결 기판(700)에서, 상기 연결 배선들(735a, 735b)은 제1 연결 배선들(735a) 및 제2 연결 배선들(735b)을 포함할 수 있다.
상기 제1 연결 배선들(735a)은 상기 상부 패드들(745) 중 몇몇과 상기 관통 비아들(720)을 전기적으로 연결할 수 있다. 상기 제2 연결 배선들(735b)은 상기 적층 칩 구조물(600a)과 상기 하나 또는 복수의 반도체 칩 구조물들(600b, 600c)을 전기적으로 연결하기 위하여, 상기 적층 칩 구조물(600a)과 전기적으로 연결되는 상기 상부 패드들(745) 중 몇몇과 상기 하나 또는 복수의 반도체 칩 구조물들(600b, 600c)과 전기적으로 연결되는 상기 상부 패드들(745) 중 몇몇을 전기적으로 연결할 수 있다. 상기 패시베이션층(750)은 상기 연결 기판(100)의 저면 또는 후면 상에 배치될 수 있다.
일 예에서, 상기 적층 칩 구조물(600a)은 도 1a 내지 도 13에서 설명한 것과 같이, 복수의 반도체 칩들을 포함할 수 있고, 상기 적층 칩 구조물(600a)의 상기 복수의 반도체 칩들 중 적어도 하나는 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 필드 프로그램어블 게이트 어레이(field programmable gate array, FPGA), 디지털 신호 프로세서(digital signal processor, DSP), 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, 아날로그-디지털 컨버터, 주문형 반도체(application-specific IC, ASIC)과 같은 로직(logic) 칩을 포함할 수 있다. 예를 들어, 상기 적층 칩 구조물(600a)에서, 상기 제1 구조물(10)의 제1 반도체 칩은 프로세서 칩일 수 있고, 상기 제2 구조물(35)의 제2 반도체 칩은 아날로그 칩일 수 있다.
일 예에서, 상기 하나 또는 복수의 반도체 칩 구조물들(600b, 600c) 중 적어도 하나는 DRAM(dynamic RAM), SRAM(static RAM) 등과 같은 휘발성 메모리 장치, PRAM(phase change RAM), MRAM(magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 장치 등의 비휘발성 메모리 장치, 또는 HBM(High bandwidth memory), HMC(Hybrid memory cubic) 등과 같은 고성능 메모리 장치를 포함할 수 있다.
다음으로, 도 17a 내지 도 19를 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 예시적인 예를 설명하기로 한다.
도 17a를 참조하면, 제1 반도체 웨이퍼(9)를 형성할 수 있다. 상기 제1 반도체 웨이퍼(9)를 형성하는 것은 제1 반도체 기판(13) 상에 제1 회로 소자들(21)을 포함하는 제1 회로 영역들(16)을 형성하고, 상기 제1 회로 영역들(16)의 표면에 매립된 제1 접합 패드들(31)을 형성하는 것을 포함할 수 있다.
도 17b를 참조하면, 복수의 반도체 칩들(43)을 형성할 수 있다. 상기 복수의 반도체 칩들(43)을 형성하는 것은 제2 반도체 웨이퍼(9)를 형성하고, 쏘잉 공정을 진행하여 상기 제2 반도체 웨이퍼(9)를 복수의 반도체 칩들(43)로 분리하는 것을 포함할 수 있다. 상기 제2 반도체 웨이퍼(9)를 형성하는 것은 제2 반도체 기판(45) 상에 제2 회로 소자들(47)을 포함하는 제2 회로 영역들(51)을 형성하고, 상기 제2 회로 영역들(51) 상에 상기 제2 회로 영역들(51)을 보호하는 보호 절연 층(59)을 형성하는 것을 포함할 수 있다. 따라서, 상기 복수의 반도체 칩들(43)의 각각은 상기 제2 반도체 기판(45), 상기 제2 회로 영역(51) 및 상기 보호 절연 층(59)을 포함할 수 있다.
도 18a를 참조하면, 캐리어 기판(60)을 형성할 수 있다. 상기 캐리어 기판(60)을 형성하는 것은 반도체 기판을 준비하고, 상기 반도체 기판의 표면을 일부 식각하여 서로 이격된 복수의 리세스 영역들(60a)을 형성하는 것을 포함할 수 있다. 상기 복수의 리세스 영역들(60a)을 둘러싸는 반도체 기판의 부분들은 돌출 부들(61)로 정의할 수 있다. 상기 캐리어 기판(60)은 실리콘 기판일 수 있다.
도 18b를 참조하면, 상기 캐리어 기판(60)의 각각의 상기 리세스 영역들(60a) 내에 각각의 상기 복수의 반도체 칩들(43)을 삽입하고, 상기 돌출 부들(61)과 상기 복수의 반도체 칩들(43) 사이를 채우며 상기 복수의 반도체 칩들(43) 및 상기 돌출 부들(61)을 덮는 절연성 갭필 패턴(65)을 형성할 수 있다.
일 예에서, 평탄화 공정을 진행하여, 상기 복수의 반도체 칩들(43)의 상부면이 노출될 때까지, 상기 절연성 갭필 패턴(65)을 평탄화할 수 있다. 상기 복수의 반도체 칩들(43)에서, 상기 보호 절연 층(59)은 상기 평탄화 공정으로부터 상기 제2 회로 영역(51)을 보호할 수 있다. 상기 평탄화 공정은 화학적 기계적 폴리싱(CMP) 공정일 수 있다.
일 에에서, 상기 복수의 반도체 칩들(43)의 두께가 상기 리세스 영역들(60a)의 깊이 보다 큰 경우에, 상기 절연성 개필 패턴(65)의 일부분은 상기 돌출 부들(61) 상에 잔존할 수 있다. 따라서, 상기 절연성 갭필 패턴(65)은 상기 돌출 부들(61)과 상기 복수의 반도체 칩들(43) 사이를 채우는 제1 부분(64a) 및 상기 돌출 부들(61)의 상부면들을 덮는 제2 부분(64b)을 포함할 수 있다.
이어서, 접합 구조물(70)을 형성할 수 있다. 상기 접합 구조물(70)은 상기 복수의 반도체 칩들(43)의 상기 제2 회로 영역(51)의 상기 제2 회로 소자(47)와 전기적으로 연결되는 중간 연결 배선(72), 및 상기 중간 연결 배선(72)을 덮는 절연 층(76), 상기 절연 층(76) 내에 매립되며 상기 절연 층(76)의 상부면과 공면을 이루는 상부면을 갖는 제2 접합 패드들(78)을 포함할 수 있다.
따라서, 상기 캐리어 기판(60), 상기 복수의 반도체 칩들(43), 상기 절연성 갭필 패턴(65) 및 상기 접합 구조물(70)을 포함하는 제2 반도체 웨이퍼(34)를 형성할 수 있다.
도 18c를 참조하면, 웨이퍼 본딩 공정(WB)을 진행하여, 상기 제1 반도체 웨이퍼(9)와 상기 제2 반도체 웨이퍼(34)를 접합시키어, 예비 본딩 웨이퍼(34)를 형성할 수 있다. 예를 들어, 상기 웨이퍼 본딩 공정(WB)에 의해, 상기 제1 반도체 웨이퍼(9)의 상기 제1 접합 패드들(31)과 상기 제2 반도체 웨이퍼(34)의 상기 제2 접합 패드들(78)은 서로 접촉하면서 접합될 수 있다. 상기 제1 및 제2 접합 패드들(31, 78)은 구리 물질로 형성될 수 있다. 따라서, 상기 제1 반도체 웨이퍼(9)와 상기 제2 반도체 웨이퍼(34)가 접합된 예비 본딩 웨이퍼(4)를 형성할 수 있다.
도 18d를 참조하면, 상기 예비 본딩 웨이퍼(4)의 두께를 감소키키는 두께 감소 공정을 진행하여, 두께가 감소된 본딩 웨이퍼(4a)를 형성할 수 있다. 예를 들어, 상기 예비 본딩 웨이퍼(4)에서 그라인딩 공정 또는 폴리싱 공정으로 상기 캐리어 기판(60)이 있는 부분을 제거하고, 상기 복수의 반도체 칩들(43)의 상기 반도체 기판(45)의 두께를 감소시키어, 상기 본딩 웨이퍼(4a)를 형성할 수 있다. 여기서, 상기 캐리어 기판(60)의 상기 돌출 부들은 잔존하여, 반도체 패턴(62)으로 형성될 수 있다.
상기 반도체 패턴(62)의 표면과 상기 복수의 반도체 칩들(43)의 상기 반도체 기판(45)의 표면은 공면을 형성할 수 있다.
도 19를 참조하면, 후면 구조물(85) 및 관통 전극 구조물들(95)을 형성할 수 있다. 예를 들어, 상기 후면 구조물(85) 및 상기 관통 전극 구조물들(95)을 형성하는 것은 상기 본딩 웨이퍼(4a)의 상기 반도체 패턴(62)의 표면 및 상기 복수의 반도체 칩들(43)의 상기 반도체 기판(45)의 표면을 덮는 후면 절연 층(87)을 형성하고, 상기 후면 절연 층(87)을 관통하며 상기 본딩 웨이퍼(4a) 내부로 연장되는 관통 전극 구조물들(95a)을 형성하고, 상기 후면 절연 층(87) 상에서 상기 관통 전극 구조물들(95a)과 전기적으로 연결되는 후면 도전성 패턴들(89)을 형성하고, 상기 후면 절연 층(87) 상에서 상기 후면 도전성 패턴들(89)을 덮는 캐핑 절연 층(91)을 형성하고, 상기 캐핑 절연 층(91)을 패터닝하여 상기 후면 도전성 패턴들(89)의 패드 영역들(89p)을 노출시키는 개구부들(89a)을 형성하는 것을 포함할 수 있다.
이어서, 쏘잉 공정을 진행하여, 상기 후면 구조물(85) 및 상기 본딩 웨이퍼(4a)을 절단하여, 복수의 적층 칩 구조물들(5a)을 형성할 수 있다.
본 발명의 실시예는 전자 장치 또는 전자 시스템은 도 1a 내지 도 13에서 설명한 적층 칩 구조물들 중 어느 하나의 적층 칩 구조물을 포함하는 반도체 패키지를 포함하는 전자 장치(electronic apparatus) 또는 전자 시스템(electronic system)을 제공할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
500a, 500b, 900: 반도체 패키지 5, 5a, 5b, 205, 305 : 적층 칩 구조물
10: 제1 구조물 (제1 반도체 칩) 13: 제1 반도체 기판
16: 제1 회로 영역 19a: 제1 활성 영역
19s: 제1 소자분리 층 21: 제1 회로 소자
23sd: 소스/드레인 23g: 게이트
25: 제1 회로 배선 27: 제1 절연성 구조물
29: 제1 접합 절연 층 31: 제1 접합 패드들
35: 제2 구조물 40: 중간 구조물
43: 제2 반도체 칩 45: 제2 반도체 기판
47: 제2 회로 영역 49a: 제2 활성 영역
49s: 제2 소자분리 층 51: 제2 회로 소자
53sd: 소스/드레인 53g: 게이트
55: 제2 회로 배선 55h: 수평 부분
55v: 수직 부분 57: 제2 절연성 구조물
59: 보호 절연 층 62: 반도체 패턴
65: 절연성 갭필 패턴 70: 접합 구조물
72: 중간 배선 74: 중간 절연 층
76: 제2 접합 절연 층 78: 제2 접합 패드들
85: 후면 구조물 87: 후면 절연 층
89: 후면 도전성 패턴들 89p: 패드 영역
89w: 배선 영역 91: 캐핑 절연 층
91a: 개구부 95: 관통 전극 구조물들
94a: 관통 전극 94b: 절연성 스페이서

Claims (20)

  1. 제1 반도체 칩을 포함하는 제1 구조물; 및
    상기 제1 구조물 상의 제2 구조물을 포함하되,
    상기 제2 구조물은 제2 반도체 칩, 상기 제2 반도체 칩과 수평 방향으로 이격되며 상기 제2 반도체 칩의 측면을 둘러싸는 반도체 패턴, 상기 제2 반도체 칩과 상기 반도체 패턴 사이의 절연성 갭필 패턴, 및 관통 전극 구조물들을 포함하고,
    상기 관통 전극 구조물들 중 적어도 하나는 상기 제2 반도체 칩의 적어도 일부를 관통하거나, 또는 상기 반도체 패턴을 관통하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 반도체 패턴은 실리콘 물질 패턴이고,
    상기 반도체 패턴은 상기 제1 반도체 칩의 측면과 수직하게 정렬되는 외측면을 포함하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제2 구조물은 후면 구조물을 더 포함하고,
    상기 후면 구조물은 상기 반도체 패턴, 상기 제2 반도체 칩 및 상기 절연성 갭필 패턴 상에 배치되고,
    상기 반도체 패턴, 상기 제2 반도체 칩 및 상기 절연성 갭필 패턴은 상기 후면 구조물과 상기 제1 구조물 사이에 배치되고,
    상기 후면 구조물은 후면 절연 층, 상기 후면 절연 층 상의 후면 도전성 패턴들, 및 상기 후면 도전성 패턴들 상에서 상기 후면 도전성 패턴들의 패드 영역들을 노출시키는 캐핑 절연 층을 포함하고,
    상기 관통 전극 구조물들은 상기 후면 구조물 내로 연장되어 상기 후면 절연 층을 관통하고,
    상기 관통 전극 구조물들은 상기 후면 도전성 패턴들과 전기적으로 연결되는 관통 전극들을 포함하는 반도체 패키지.
  4. 제 3 항에 있어서,
    패키지 기판; 및
    도전성 범프들을 더 포함하되,
    상기 도전성 범프들은 상기 제1 구조물 및 상기 제2 구조물을 포함하는 적층 칩 구조물과 상기 패키지 기판 사이에서 상기 적층 칩 구조물과 상기 패키지 기판을 전기적으로 연결하고,
    상기 제2 구조물은 상기 제1 구조물과 패키지 기판 사이에 배치되는 반도체 패키지.
  5. 제 3 항에 있어서,
    패키지 기판; 및
    본딩 외이어들을 더 포함하되,
    상기 제1 구조물 및 상기 제2 구조물을 포함하는 적층 구조물은 상기 패키지 기판 상에 배치되고,
    상기 제1 구조물은 상기 제2 구조물과 상기 패키지 기판 사이에 배치되는 반도체 패키지.
  6. 제 3 항에 있어서,
    패키지 기판;
    상기 패키지 기판 상의 연결 기판; 및
    상기 연결 기판 상의 연결 도전성 범프들;
    상기 연결 기판 상에 배치되는 하나 또는 복수의 반도체 칩 구조물들을 더 포함하되,
    상기 제1 구조물 및 상기 제2 구조물을 포함하는 적층 칩 구조물은 상기 연결 기판 상에 배치되고 상기 하나 또는 복수의 반도체 칩 구조물들과 수평 방향으로 이격되고,
    상기 연결 도전성 범프들은 상기 연결 기판과 상기 하나 또는 복수의 반도체 칩 구조물들 사이, 및 상기 연결 기판과 상기 적층 칩 구조물 사이에 배치되고,
    상기 제2 구조물은 상기 제1 구조물과 상기 연결 기판 사이에 배치되는 반도체 패키지.
  7. 제 3 항에 있어서,
    상기 후면 구조물은 후면 소자를 더 포함하되,
    상기 후면 소자는 상기 제2 반도체 칩 및 상기 반도체 패턴 중 적어도 하나와 수직 방향으로 중첩하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 후면 소자는 능동 소자, 수동 소자, 이미지 센서, 광학 연결 유닛, 아날로그 소자 및 메모리 소자 중 적어도 하나를 포함하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 제1 반도체 칩은 제1 반도체 기판 및 제1 회로 영역을 포함하고,
    상기 제2 반도체 칩은 제2 반도체 기판 및 제2 회로 영역을 포함하고,
    상기 제1 회로 영역은 제1 회로 소자, 상기 제1 회로 소자와 전기적으로 연결되는 제1 회로 배선, 상기 제1 회로 배선과 전기적으로 연결되는 제1 접합 패드들을 포함하고,
    상기 제2 회로 영역은 제2 회로 소자 및 상기 제2 회로 소자와 전기적으로 연결되는 제2 회로 배선을 포함하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 제2 구조물은 접합 구조물을 더 포함하고,
    상기 접합 구조물은 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 개재된 부분 및 상기 제1 반도체 칩과 상기 반도체 패턴 사이에 개재된 부분을 포함하고,
    상기 접합 구조물은 상기 제2 회로 배선과 전기적으로 연결되는 중간 연결 배선 및 상기 중간 연결 배선과 전기적으로 연결되는 제2 접합 패드들을 포함하고,
    상기 제1 접합 패드들과 상기 제2 접합 패드들은 서로 접촉하면서 접합되는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 관통 전극 구조물들 중 적어도 하나는 적어도 상기 제2 반도체 칩의 상기 반도체 기판을 관통하고, 상기 중간 연결 배선 또는 상기 제2 회로 배선과 전기적으로 연결되는 반도체 패키지.
  12. 제 10 항에 있어서,
    상기 관통 전극 구조물들 중 적어도 하나는 상기 반도체 패턴을 관통하며, 상기 중간 연결 배선과 전기적으로 연결되는 반도체 패키지.
  13. 제 1 항에 있어서,
    상기 제1 구조물은 상기 제1 반도체 칩과 상기 수평 방향으로 이격되는 하부 반도체 칩; 및 상기 제1 반도체 칩 및 상기 하부 반도체 칩을 둘러싸는 하부 반도체 패턴을 더 포함하는 반도체 패키지.
  14. 제 1 항에 있어서,
    상기 제2 구조물은 상기 제2 반도체 칩과 상기 수평 방향으로 이격되는 상부 반도체 칩을 더 포함하고,
    상기 반도체 패턴은 상기 제2 반도체 칩 및 상기 상부 반도체 칩을 둘러싸는 반도체 패키지.
  15. 제1 반도체 칩을 포함하는 제1 구조물; 및
    상기 제1 구조물 상의 제2 구조물을 포함하되,
    상기 제2 구조물은 상기 제1 반도체 칩과 접합된 접합 구조물, 상기 접합 구조물 상의 제2 반도체 칩, 상기 접합 구조물 상에서 상기 제2 반도체 칩과 수평 방향으로 이격된 반도체 패턴, 및 상기 접합 구조물 상에서 상기 제2 반도체 칩과 상기 반도체 패턴 사이에 배치되는 절연성 갭필 패턴을 포함하고,
    상기 제1 반도체 칩은 제1 반도체 기판 및 제1 회로 영역을 포함하고,
    상기 제2 반도체 칩은 제2 반도체 기판 및 제2 회로 영역을 포함하고,
    상기 제1 회로 영역 및 상기 제2 회로 영역은 상기 제1 반도체 기판과 상기 제2 반도체 기판 사이에 배치되는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 반도체 패턴은 상기 제2 반도체 칩의 상기 제2 회로 영역과 동일한 높이 레벨에 위치하는 부분에서 실리콘 물질로 형성되고 반도체 집적 회로를 포함하지 않는 반도체 패키지.
  17. 제 15 항에 있어서,
    관통 전극 구조물들을 더 포함하되,
    상기 관통 전극 구조물들 중 적어도 하나는 상기 제2 반도체 칩의 적어도 일부를 관통하거나 또는 상기 반도체 패턴을 관통하고,
    상기 제1 회로 영역은 제1 회로 소자, 상기 제1 회로 소자와 전기적으로 연결되는 제1 회로 배선, 상기 제1 회로 배선과 전기적으로 연결되는 제1 접합 패드들을 포함하고,
    상기 제2 회로 영역은 제2 회로 소자 및 상기 제2 회로 소자와 전기적으로 연결되는 제2 회로 배선을 포함하고,
    상기 접합 구조물은 상기 제2 회로 배선과 전기적으로 연결되는 중간 연결 배선 및 상기 중간 연결 배선과 전기적으로 연결되는 제2 접합 패드들을 포함하고,
    상기 제1 접합 패드들과 상기 제2 접합 패드들은 서로 접촉하면서 접합되고,
    상기 제1 및 제2 접합 패드들은 구리 물질을 포함하는 반도체 패키지.
  18. 제1 반도체 칩;
    상기 제1 반도체 칩 상의 제2 반도체 칩;
    상기 제1 반도체 칩 상에서, 상기 제2 반도체 칩과 수평 방향으로 이격되는 반도체 패턴; 및
    상기 제2 반도체 칩과 상기 반도체 패턴 사이의 절연성 갭필 패턴을 포함하되,
    상기 반도체 패턴과 상기 제2 반도체 칩 사이의 거리는 0.5 ㎛ 내지 10 ㎛이고,
    상기 제2 반도체 칩의 두께는 3 ㎛ 내지 10 ㎛ 이고,
    상기 제1 반도체 칩의 두께는 상기 반도체 패턴과 상기 제2 반도체 칩 사이의 상기 거리 보다 크고,
    상기 제1 반도체 칩의 두께는 각각의 상기 반도체 패턴의 두께 및 상기 제2 반도체 칩의 두께 보다 큰 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 반도체 패턴과 상기 제2 반도체 칩 사이의 상기 거리는 2.5 ㎛ 내지 3.5 ㎛ 인 반도체 패키지.
  20. 제 18 항에 있어서,
    접합 구조물; 및
    관통 전극 구조물들을 더 포함하되,
    상기 접합 구조물은 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 개재된 부분 및 상기 제1 반도체 칩과 상기 반도체 패턴 사이에 개재된 부분을 포함하고,
    상기 제1 반도체 칩은 제1 반도체 기판 및 상기 제1 반도체 기판과 상기 접합 구조물 사이의 제1 회로 영역을 포함하고,
    상기 제2 반도체 칩은 제2 반도체 기판, 및 상기 제2 반도체 기판과 상기 접합 구조물 사이의 제2 회로 영역을 포함하고,
    상기 관통 전극 구조물들 중 적어도 하나는 상기 제2 반도체 칩의 적어도 일부를 관통하거나, 또는 상기 반도체 패턴을 관통하고,
    상기 반도체 패턴은 상기 제2 반도체 칩의 상기 제2 회로 영역과 동일한 높이 레벨에 위치하는 부분에서 반도체 집적 회로를 포함하지 않고,
    상기 반도체 패턴은 상기 제1 반도체 칩의 측면과 수직하게 정렬되는 외측면을 포함하는 반도체 패키지.
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Patent event date: 20250401

Patent event code: PE09021S01D