CN111049518A - 一种数字延迟锁相环及其锁定方法 - Google Patents

Abstract

本发明公开了一种数字延迟锁相环及其锁定方法，所述数字延迟锁相环包括：环形振荡模块、分频模块、时钟同步模块、延迟链代码产生模块以及延迟链单元，其中，环形振荡模块用于产生计数时钟；分频模块用于对输入的参考时钟和计数时钟分别进行分频处理，输出分频计数时钟和分频参考时钟；时钟同步模块用于对分频计数时钟和分频参考时钟进行时钟同步处理，输出同步计数时钟和同步参考时钟；延迟链代码产生模块用于产生延迟链控制信号；延迟链单元用于根据延迟链控制信号产生与参考时钟具有预定相位差的输出时钟信号。该数字延迟锁相环可以通过增加控制延迟链代码的位宽而快速提升相位差的分辨率，以满足更高等级的需求。

Description

一种数字延迟锁相环及其锁定方法

技术领域

本发明属于延迟锁相环技术领域，具体涉及一种数字延迟锁相环及其锁定方法。

背景技术

随着数据传输量的增加，对同步时钟频率的要求也越来越高。为了在较低的时钟频率下传输较多的数据，在设计上开始利用时钟的双沿(上升沿和下降沿)采集数据，在相同的时钟频率下能够比采用单沿(上升沿或下降沿)方式传输多一倍的数据。在接收数据端，为了准确恢复数据，需要将时钟精确延迟某个数值的时间(比如1/4个周期)，且时钟的占空比基本无变化。

FPGA芯片内置DDR(双倍速率同步动态随机存储器)芯片支持，DDR协议需要用到与参考时钟相差90°的时钟，通常用延迟锁相环(Delay Locked Loop，DLL)电路产生与参考时钟相位相差90°的时钟用于DDR应用。图1示出了典型的延迟锁相环的结构，包括鉴相器、电荷泵、环路滤波器、偏置产生器(Bias Generator)和压控延迟线(Voltage ControlledDelay Line，VCDL)。鉴相器对源时钟信号SCLK和延迟后的时钟信号FCLK的相位进行判断，输出对应的对电荷泵的控制信号UP和DN，通过电荷泵转化为电流。电荷泵在控制信号UP和DN的控制下对环路滤波器进行充电或放电，得到压控延迟线的控制电压Vctr，通过偏置产生器产生偏置电压VBP和VBN输入到压控延迟线。偏置产生器产生的偏置电压VBP、VBN控制压控延迟线产生延时，使时钟占空比基本无变化。

由于采用闭环结构，该延迟锁相环存在环路稳定性问题，设计较为复杂。虽然可以准确定位时钟，但却由于移位寄存器始终处于动态调整，频繁调节压控延迟线延迟单元个数，导致需要大型复杂的状态机，同时也会带来大量噪声。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种数字延迟锁相环及其锁定方法。本发明要解决的技术问题通过以下技术方案实现：

本发明的一个方面提供了一种数字延迟锁相环，包括环形振荡模块、分频模块、时钟同步模块、延迟链代码产生模块以及延迟链单元，其中，

所述环形振荡模块用于产生计数时钟；

所述分频模块连接所述环形震荡模块并输入参考时钟，用于对所述参考时钟和所述计数时钟分别进行分频处理，输出分频计数时钟和分频参考时钟；

所述时钟同步模块连接所述分频模块，用于对所述分频计数时钟和所述分频参考时钟进行时钟同步处理，输出同步计数时钟和同步参考时钟；

所述延迟链代码产生模块连接所述时钟同步模块，用于通过所述同步计数时钟对所述同步参考时钟进行计数，并根据计数值产生延迟链控制信号；

所述延迟链单元连接所述延迟链代码产生模块，用于根据所述延迟链控制信号产生与所述参考时钟具有预定相位差的输出时钟信号。

在本发明的一个实施例中，所述分频模块包括第一分频器和第二分频器，其中，所述第一分频器用于对所述参考时钟进行2ⁿ¹次分频处理，并输出所述分频计数时钟；所述第二分频器的输入端连接所述环形振荡模块的输出端，用于对所述计数时钟进行2ⁿ²次分频处理，输出所述分频计数时钟，并且n1>>n2。

在本发明的一个实施例中，所述延迟链代码产生模块包括计数单元、近似滤波代码生成单元、代码产生单元和控制信号产生单元，其中，

所述计数单元连接所述时钟同步模块，用于在所述同步参考时钟处于高电平时利用所述同步计数时钟对所述同步参考时钟进行计数，以获得所述同步参考时钟相对于所述同步计数时钟的二进制周期数；

所述近似滤波代码生成单元连接所述计数单元，用于接收所述二进制周期数的部分位宽进行处理，生成二进制进位信号；

所述代码产生单元连接所述计数单元和所述近似滤波代码生成单元，用于根据所述二进制周期数和所述二进制进位信号，产生二进制延迟链代码；

所述控制信号产生单元连接所述代码产生单元和所述延迟链单元，用于根据所述二进制延迟链代码产生延迟链控制信号。

在本发明的一个实施例中，所述数字延迟锁相环还包括状态机模块，分别连接所述计数单元、所述近似滤波代码生成单元和所述代码产生单元，所述状态机模块用于在所述计数单元计数结束后控制所述近似滤波代码生成单元产生进位信号，并且用于根据所述二进制周期数和所述二进制进位信号产生更新信号，以控制所述代码产生单元产生和更新所述二进制延迟链代码。

在本发明的一个实施例中，所述数字延迟锁相环还包括微调模块，所述微调模块连接至所述代码产生单元，用于根据用户设定产生相位精调信号，以调节所生产的二进制延迟链代码的精度。

本发明的另一方面提供了一种数字延迟锁相环的锁定方法，包括：

利用环形振荡器产生计数时钟；

对输入的参考时钟和所述计数时钟分别进行分频处理，输出分频计数时钟和分频参考时钟并且所述分频计数时钟的周期远小于所述分频参考时钟的周期；

对所述分频计数时钟和所述分频参考时钟进行时钟同步处理，输出同步计数时钟和同步参考时钟；

通过所述同步计数时钟对所述同步参考时钟进行计数，并根据计数值产生延迟链控制信号；

根据所述延迟链控制信号产生与所述参考时钟具有预定相位差的输出时钟信号。

在本发明的一个实施例中，对输入的参考时钟和所述计数时钟分别进行分频处理，输出分频计数时钟和分频参考时钟并且所述分频计数时钟的周期远小于所述分频参考时钟的周期，包括：

对所述参考时钟进行2ⁿ¹次分频处理，输出分频计数时钟；

对所述计数时钟分别进行2ⁿ²次分频处理，输出分频计数时钟，其中，n1>>n2，使得所述分频计数时钟的周期远小于所述分频参考时钟的周期。

在本发明的一个实施例中，通过所述同步计数时钟对所述同步参考时钟进行计数，并根据计数值产生延迟链控制信号，包括：

在所述同步参考时钟处于高电平时利用所述同步计数时钟对所述同步参考时钟进行计数，以获得所述同步参考时钟相对于所述同步计数时钟的二进制周期数；

截取所述二进制周期数的部分位宽进行处理，生成二进制进位信号；

用于根据所述二进制周期数和所述二进制进位信号，产生二进制延迟链代码；

根据所述二进制延迟链代码产生延迟链控制信号。

在本发明的一个实施例中，截取所述二进制周期数的部分位宽进行处理，生成二进制进位信号，包括：

截取所述同步计数时钟周期数的部分位宽数据；

判断所述部分位宽数据与预先设定阈值的大小；

根据判断结果，当所述部分位宽数据大于所述预先设定阈值时，生成的所述进位信号为1，当所述部分位宽数据不大于所述预先设定阈值时，生成的所述进位信号为0。

在本发明的一个实施例中，用于根据所述二进制周期数和所述二进制进位信号，产生二进制延迟链代码，包括：

将所述二进制周期数与所述二进制进位信号相加，形成二进制延迟链代码。

与现有技术相比，本发明的有益效果在于：

1、本发明的数字延迟锁相环及其锁定方法采用开环结构，不存在环路稳定性的问题，可以通过增加控制延迟链代码的位宽而快速提升相位差的分辨率，以满足更高等级的需求，结构简单。

2、相比于传统的90°延迟锁相环电路，本发明的数字延迟锁相环能够提供可变的相位功能，变化相位通过相位精调寄存器fine_tune来设定。

3、本发明的数字延迟锁相环的方案中因为需要的是时钟周期数的比值，因此无需把反相器的延迟数值做的非常精确，因此有效地消除产品在大规模量产时制造工艺偏差对精度造成的影响。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是现有技术的一种典型的延迟锁相环的结构示意图；

图2是本发明实施例提供的一种数字延时锁相环的模块图；

图3是本发明实施例提供的一种数字延时锁相环的具体结构图；

图4是本发明实施例提供的一种数字延时锁相环的锁定方法的流程图；

图5是本发明实施例提供的一种二进制延迟链代码的产生原理示意图。

具体实施方式

为了进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本发明提出的一种数字延迟锁相环及其锁定方法进行详细说明。

有关本发明的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本发明为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本发明的技术方案加以限制。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。

实施例一

请参见图2，图2是本发明实施例提供的一种数字延时锁相环的模块图。本实施例的数字延迟锁相环包括环形振荡模块101、分频模块102、时钟同步模块103、延迟链代码产生模块104以及延迟链单元105，其中，环形振荡模块101用于产生计数时钟；分频模块102连接环形震荡模块101并输入参考时钟，用于对参考时钟和计数时钟分别进行分频处理，输出分频计数时钟和分频参考时钟；时钟同步模块103连接分频模块102，用于对分频计数时钟和分频参考时钟进行时钟同步处理，输出同步计数时钟和同步参考时钟；延迟链代码产生模块104连接时钟同步模块103，用于通过同步计数时钟对同步参考时钟进行计数，并根据计数值产生延迟链控制信号；延迟链单元105连接延迟链代码产生模块104，用于根据延迟链控制信号产生与参考时钟具有预定相位差的输出时钟信号。

本实施例的数字延迟锁存器使用开环结构，不需要模拟鉴相器电路，可以实现输出时钟与输入时钟相差90°相位差，同时相位差可以精确到14°的步长，可以通过增加控制码的位宽提升延迟锁存器的分辨率，从而满足更高精度相位差的需求。

本实施例环形振荡模块101包括多个首尾连接的反相器，延迟链单元105包括多个依次连接的反相器。在本实施例中，环形振荡模块101中的反相器个数大于延迟链单元105中的反相器个数。需要说明的是，关于环形振荡模块产生时钟信号的具体原理以及延迟链单元产生指定相位差的时钟信号的工作原理，均为本领域所公知的，这里不再详细描述。

进一步地，请参见图3，图3是本发明实施例提供的一种数字延时锁相环的具体结构图。分频模块102包括第一分频器1021和第二分频器1022，其中，第一分频器1021用于对参考时钟进行2ⁿ¹次分频处理，并输出分频计数时钟；第二分频器1022的输入端连接环形振荡模块101的输出端，用于对计数时钟进行2ⁿ²次分频处理，输出分频计数时钟，并且n1>>n2。

进一步地，延迟链代码产生模块104包括计数单元1041、近似滤波代码生成单元1042、代码产生单元1043和控制信号产生单元1044，其中，计数单元1041连接时钟同步模块103，用于在同步参考时钟处于高电平时利用同步计数时钟对同步参考时钟进行计数，以获得同步参考时钟相对于同步计数时钟的二进制周期数；近似滤波代码生成单元1042连接计数单元1041，用于接收二进制周期数的部分位宽进行处理，生成二进制进位信号；代码产生单元1043连接计数单元1041和近似滤波代码生成单元1042，用于根据二进制周期数和二进制进位信号，产生二进制延迟链代码；控制信号产生单元1044连接代码产生单元1043和延迟链单元105，用于根据二进制延迟链代码产生延迟链控制信号。

进一步地，所述数字延迟锁相环还包括状态机模块106，分别连接计数单元1041、近似滤波代码生成单元1042和代码产生单元1043，状态机模块106用于在计数单元1041计数结束后控制近似滤波代码生成单元1042产生进位信号，并且用于根据二进制周期数和二进制进位信号产生更新信号，以控制代码产生单元1043产生和更新二进制延迟链代码。

具体地，请继续参见图3，在实际运行过程中，参考时钟clk_ref和环形振荡模块101输出的计数时钟clk_osc分别经过分频电路进行分频处理，具体地，参考时钟clk_ref在第一分频器1021中进行2ⁿ¹次分频处理，形成分频参考时钟，计数时钟clk_osc在第二分频器1022中进行2ⁿ²次分频，形成分频计数时钟，其中n1>>n2，使得所述分频计数时钟的周期远小于所述分频参考时钟的周期；随后，将分频处理后的两个时钟信号进行时钟同步处理，生成同步计数时钟ck_osc和同步参考时钟ck_ref，其中，同步计数时钟ck_osc和同步参考时钟ck_ref为同沿时钟，即在开始时具有相同时间的上升沿。由于参考时钟clk_ref的分频数2ⁿ¹远大于计数时钟clk_osc的分频数2ⁿ²，因此得到的同步参考时钟ck_ref的周期远远大于同步计数时钟ck_osc的周期，此时每当同步参考时钟ck_ref出现高电平时，用同步计数时钟ck_osc进行计数，得到ck_ref半个周期相对于ck_osc的二进制周期数，记为counter[n3:0]；接着，将生成的二进制周期数counter[n3:0]截取部分位宽counter[n4:0](n3>n4)发送到近似滤波代码生成单元1042中，近似滤波代码生成单元1042对截取的部分位宽数据counter[n4:0]进行处理，即判断所述部分位宽数据与预先设定阈值的大小，根据判断结果，当所述部分位宽数据大于所述预先设定阈值时，生成的进位信号carry为1，当所述部分位宽数据不大于所述预先设定阈值时，生成的进位信号carry为0；接着进位信号carry的值与计数单元中生成的二进制周期数counter[n3:0]的值相加，结果在代码产生单元中进行处理生成二进制延迟链代码counter[n5:0]，作为最终的延迟链代码，随后根据所述延迟链代码产生延迟链控制信号来控制延迟电路中串联的反相器的个数，以产生与所述参考时钟具有预定相位差的输出时钟信号。

进一步地，为了保证在计数过程时的计数值不影响延迟链单元105中包括的反相器的个数，由状态机模块106控制在计数单元1041计数结束后控制近似滤波代码生成单元1042产生进位信号，并且用于根据所述二进制周期数和进位信号产生更新信号，以控制所述代码产生单元1043产生和更新所述二进制延迟链代码，以改变加入延迟链的反相器个数，最终生成期望的相位差。

此外，所述数字延迟锁相环还包括微调模块(附图中未示出)，所述微调模块连接至代码产生单元1043，用于根据用户设定产生相位精调信号，以调节所生产的二进制延迟链代码的精度。优选地，所述微调模块为相位精调寄存器fine_tune。在实际运行过程中，本实施例的数字延迟锁相环能够通过相位精调寄存器fine_tune提供可变的相位，具体地操作过程将在以下详细描述。

请参见图5，图5是本发明实施例提供的一种二进制延迟链代码的产生原理示意图。假设在计算单元中生成的二进制周期数的位宽是10为，记为counter[10:0]，并且期望获得与参考时钟相差90°的输出时钟，通过如图5所示的计算可以最终生成延迟链控制信号。组成环形振荡器的反相器的个数越多则可以实现更高的精度，因为最终需要的是周期的个数的比值，而不是具体的时间，所以对单个反相器的延迟时间的具体值没有要求。本发明电路的工作条件需覆盖较宽的频率范围，为了分频后的两个时钟需要在整个频率范围内都可以调整90°，选择分频数时需要合理，不能使计数结果超过计数器的位宽。下面介绍一组合理的设计实例。

具体地，计数时钟的周期为：T_{clk_osc}＝2⁸×t_dly*2，其中，t_dly为环形振荡模块中一个反相器的延迟时间。同步参考时钟的周期为：T_{ck_ref}＝2¹⁵×T_{clk_ref}，同步计数时钟的周期为：T_{ck_osc}＝2⁴×T_{clk_osc}，

则ck_ref半个周期相对于ck_osc的二进制周期数counter[10:0]为：

counter[10:0]＝((T_{clk_ref}×2¹⁵)/2)/(2⁴×T_{clk_osc})

＝((T_{clk_ref}*2¹⁵)/2)/(2⁴×2⁹*t_dly)

＝2×T_{clk_ref}/t_dly (1)

接着，在(1)式两边同时除以8得到：

counter[10:0]/8＝(1/4)×T_{clk_ref}/t_dly(2)

在本实施例中，将参考时钟的周期T_{clk_ref}对应为360°，则(1/4)×T_{clk_ref}对应的是90°，那么(1/4)×T_{clk_ref}/t_dly对应的计数值(周期数)就是90°对应的计数值。进一步地，当需要相位差精确到11°的步长时，所述微调模块根据设定产生相位精调信号fine_tune[2:0]。由于counter[10:0]/8＝(1/4)×T_{clk_ref}/t_dly是90°对应的代码值，那如果把90°/8就是11°，则把式(2)除以8得到11°的表达式:

(counter[10:0]/8)/8 (3)

将公式(3)乘以相位精调信号fine_tune[2:0]后得到11°整数倍的增减量，其中，增或减取决于fine_tune[2:0]的正负：

((counter[10:0]/8)/8)*fine_tune[2:0](4)

接着，把公式(2)，(4)和进位信号carry相加得到的公式(5)就是包含在90°左右且11°步长相位差的二进制延迟链代码的表达式：

(counter[10:0]+fine_tune[2:0]*counter[10:0]/8)/8+carry(5)

根据所述延迟链代码产生延迟链控制信号来控制延迟电路中串联的反相器的个数，以产生与所述参考时钟具有预定相位差的输出时钟信号

需要说明的是，当fine_tune[2:0]为0时，该数字延迟锁相环的输出时钟与参考时钟的相位差为90°，当fine_tune[2:0]不为零时，该数字延迟锁相环的输出时钟与参考时钟的相位差为90°+/-11×fine_tune[2:0]。

本实施例的数字延迟锁相环采用开环结构，不存在环路稳定性的问题，可以通过增加控制延迟链代码的位宽而快速提升相位差的分辨率，以满足更高等级的需求，结构简单。相比于传统的90°延迟锁相环电路，本发明的数字延迟锁相环能够提供可变的相位功能，变化相位通过相位精调寄存器fine_tune来设定。此外，本发明的数字延迟锁相环的所述方案中因为需要的是时钟周期数的比值，因此无需把反相器的延迟数值做的非常精确，因此有效地消除产品在大规模量产时制造工艺偏差对精度造成的影响。

实施例二

在上述实施例的基础上，本实施例提供了一种数字延迟锁相环的锁定方法。请参见图4，图4是本发明实施例提供的一种数字延时锁相环的锁定方法的流程图。该锁定方法包括：

S1：利用环形振荡器产生计数时钟；

本实施例环形振荡模块101包括多个首尾连接的反相器。

S2：对输入的参考时钟和所述计数时钟分别进行分频处理，输出分频计数时钟和分频参考时钟；

具体地，所述S2包括：

对所述参考时钟进行2ⁿ¹次分频处理，输出分频计数时钟；对所述计数时钟分别进行2ⁿ²次分频处理，输出分频计数时钟，其中，n1>>n2。

请继续参见图2，参考时钟clk_ref和环形振荡器输出的计数时钟clk_osc分别经过分频电路进行分频处理，具体地，参考时钟clk_ref在第一分频器1021中进行2n1次分频处理，形成分频参考时钟，计数时钟clk_osc在第二分频器1022中进行2n2次分频，形成分频计数时钟，其中n1>>n2，使得所述分频计数时钟的周期远小于所述分频参考时钟的周期。

S3：对所述分频计数时钟和所述分频参考时钟进行时钟同步处理，输出同步计数时钟和同步参考时钟；

具体地，将分频处理后的两个时钟信号进行时钟同步处理，生成同步计数时钟ck_osc和同步参考时钟ck_ref，其中，同步计数时钟ck_osc和同步参考时钟ck_ref为同沿时钟，即在开始时具有相同时间的上升沿。

S4：通过所述同步计数时钟对所述同步参考时钟进行计数，并根据计数值产生延迟链控制信号；

进一步地，所述S4包括：

S41：在所述同步参考时钟处于高电平时利用所述同步计数时钟对所述同步参考时钟进行计数，以获得所述同步参考时钟相对于所述同步计数时钟的二进制周期数；

S42：截取所述二进制周期数的部分位宽进行处理，生成二进制进位信号；

截取所述同步计数时钟周期数的部分位宽数据；判断所述部分位宽数据与预先设定阈值的大小；根据判断结果，当所述部分位宽数据大于所述预先设定阈值时，生成的所述进位信号为1，当所述部分位宽数据不大于所述预先设定阈值时，生成的所述进位信号为0。

S43：用于根据所述二进制周期数和所述二进制进位信号，产生二进制延迟链代码；

S44：根据所述二进制延迟链代码产生延迟链控制信号。

具体地，由于参考时钟clk_ref的分频数2ⁿ¹远大于计数时钟clk_osc的分频数2ⁿ²，因此得到的同步参考时钟ck_ref的周期远远大于同步计数时钟ck_osc的周期，此时每当同步参考时钟ck_ref出现高电平时，用同步计数时钟ck_osc进行计数，得到ck_ref半个周期相对于ck_osc的二进制周期数，记为counter[n3:0]；接着，将生成的二进制周期数counter[n3:0]截取部分位宽counter[n4:0](n3>n4)进行处理，即判断所述部分位宽数据与预先设定阈值的大小，根据判断结果，当所述部分位宽数据大于所述预先设定阈值时，生成的进位信号carry为1，当所述部分位宽数据不大于所述预先设定阈值时，生成的进位信号carry为0；接着进位信号carry的值与计数单元中生成的二进制周期数counter[n3:0]的值相加，结果在代码产生单元中进行处理生成二进制延迟链代码counter[n5:0]，作为最终的延迟链代码。

S5：根据所述延迟链控制信号产生与所述参考时钟具有预定相位差的输出时钟信号。

根据所述延迟链代码产生延迟链控制信号来控制延迟电路中串联的反相器的个数，以产生与所述参考时钟具有预定相位差的输出时钟信号。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种数字延迟锁相环，其特征在于，包括环形振荡模块(101)、分频模块(102)、时钟同步模块(103)、延迟链代码产生模块(104)以及延迟链单元(105)，其中，

所述环形振荡模块(101)用于产生计数时钟；

所述分频模块(102)连接所述环形震荡模块(101)并输入参考时钟，用于对所述参考时钟和所述计数时钟分别进行分频处理，输出分频计数时钟和分频参考时钟；

所述时钟同步模块(103)连接所述分频模块(102)，用于对所述分频计数时钟和所述分频参考时钟进行时钟同步处理，输出同步计数时钟和同步参考时钟；

所述延迟链代码产生模块(104)连接所述时钟同步模块(103)，用于通过所述同步计数时钟对所述同步参考时钟进行计数，并根据计数值产生延迟链控制信号；

所述延迟链单元(105)连接所述延迟链代码产生模块(104)，用于根据所述延迟链控制信号产生与所述参考时钟具有预定相位差的输出时钟信号。

2.根据权利要求1所述的数字延迟锁相环，其特征在于，所述分频模块(102)包括第一分频器(1021)和第二分频器(1022)，其中，所述第一分频器(1021)用于对所述参考时钟进行2ⁿ¹次分频处理，并输出所述分频计数时钟；所述第二分频器(1022)的输入端连接所述环形振荡模块(101)的输出端，用于对所述计数时钟进行2ⁿ²次分频处理，输出所述分频计数时钟，并且n1>>n2。

3.根据权利要求1所述的数字延迟锁相环，其特征在于，所述延迟链代码产生模块(104)包括计数单元(1041)、近似滤波代码生成单元(1042)、代码产生单元(1043)和控制信号产生单元(1044)，其中，

所述计数单元(1041)连接所述时钟同步模块(103)，用于在所述同步参考时钟处于高电平时利用所述同步计数时钟对所述同步参考时钟进行计数，以获得所述同步参考时钟相对于所述同步计数时钟的二进制周期数；

所述近似滤波代码生成单元(1042)连接所述计数单元(1041)，用于接收所述二进制周期数的部分位宽进行处理，生成二进制进位信号；

所述代码产生单元(1043)连接所述计数单元(1041)和所述近似滤波代码生成单元(1042)，用于根据所述二进制周期数和所述二进制进位信号，产生二进制延迟链代码；

所述控制信号产生单元(1044)连接所述代码产生单元(1043)和所述延迟链单元(105)，用于根据所述二进制延迟链代码产生延迟链控制信号。

4.根据权利要求3所述的数字延迟锁相环，其特征在于，还包括状态机模块(106)，分别连接所述计数单元(1041)、所述近似滤波代码生成单元(1042)和所述代码产生单元(1043)，所述状态机模块(106)用于在所述计数单元(1041)计数结束后控制所述近似滤波代码生成单元(1042)产生进位信号，并且用于根据所述二进制周期数和所述二进制进位信号产生更新信号，以控制所述代码产生单元(1043)产生和更新所述二进制延迟链代码。

5.根据权利要求3或4中任一项所述的数字延迟锁相环，其特征在于，还包括微调模块，所述微调模块连接至所述代码产生单元(1043)，用于根据用户设定产生相位精调信号，以调节所生产的二进制延迟链代码的精度。

6.一种数字延迟锁相环的锁定方法，其特征在于，包括：

利用环形振荡器产生计数时钟；

对输入的参考时钟和所述计数时钟分别进行分频处理，输出分频计数时钟和分频参考时钟并且所述分频计数时钟的周期远小于所述分频参考时钟的周期；

对所述分频计数时钟和所述分频参考时钟进行时钟同步处理，输出同步计数时钟和同步参考时钟；

通过所述同步计数时钟对所述同步参考时钟进行计数，并根据计数值产生延迟链控制信号；

根据所述延迟链控制信号产生与所述参考时钟具有预定相位差的输出时钟信号。

7.根据权利要求6所述的数字延迟锁相环的锁定方法，其特征在于，对输入的参考时钟和所述计数时钟分别进行分频处理，输出分频计数时钟和分频参考时钟并且所述分频计数时钟的周期远小于所述分频参考时钟的周期，包括：

对所述参考时钟进行2ⁿ¹次分频处理，输出分频计数时钟；

对所述计数时钟分别进行2ⁿ²次分频处理，输出分频计数时钟，其中，n1>>n2，使得所述分频计数时钟的周期远小于所述分频参考时钟的周期。

8.根据权利要求6或7所述的数字延迟锁相环的锁定方法，其特征在于，通过所述同步计数时钟对所述同步参考时钟进行计数，并根据计数值产生延迟链控制信号，包括：

在所述同步参考时钟处于高电平时利用所述同步计数时钟对所述同步参考时钟进行计数，以获得所述同步参考时钟相对于所述同步计数时钟的二进制周期数；

截取所述二进制周期数的部分位宽进行处理，生成二进制进位信号；

用于根据所述二进制周期数和所述二进制进位信号，产生二进制延迟链代码；

根据所述二进制延迟链代码产生延迟链控制信号。

9.根据权利要求8所述的数字延迟锁相环的锁定方法，其特征在于，截取所述二进制周期数的部分位宽进行处理，生成二进制进位信号，包括：

截取所述同步计数时钟周期数的部分位宽数据；

判断所述部分位宽数据与预先设定阈值的大小；

根据判断结果，当所述部分位宽数据大于所述预先设定阈值时，生成的所述进位信号为1，当所述部分位宽数据不大于所述预先设定阈值时，生成的所述进位信号为0。

10.根据权利要求8所述的数字延迟锁相环的锁定方法，其特征在于，用于根据所述二进制周期数和所述二进制进位信号，产生二进制延迟链代码，包括：

将所述二进制周期数与所述二进制进位信号相加，形成二进制延迟链代码。

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