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JP2001007698A - データｐｌｌ回路 - Google Patents

データｐｌｌ回路

Info

Publication number
JP2001007698A
JP2001007698A JP11179736A JP17973699A JP2001007698A JP 2001007698 A JP2001007698 A JP 2001007698A JP 11179736 A JP11179736 A JP 11179736A JP 17973699 A JP17973699 A JP 17973699A JP 2001007698 A JP2001007698 A JP 2001007698A
Authority
JP
Japan
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delay
signal
circuit
variable delay
output
Prior art date
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Pending
Application number
JP11179736A
Other languages
English (en)
Inventor
Hisao Kato
久雄 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP11179736A priority Critical patent/JP2001007698A/ja
Priority to US09/427,582 priority patent/US6252465B1/en
Publication of JP2001007698A publication Critical patent/JP2001007698A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
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    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
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    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

(57)【要約】 【課題】 オフセットやジッタの影響を低減させた位相
比較回路およびその位相比較回路を搭載したデータＰＬ
Ｌ回路を得ること。 【解決手段】 入力データＰＬＤＴに対し、電圧制御発
振器（図示せず）の発振周波数に応じた遅延量の遅延信
号ＰＬＤＴＤを出力するＤＬＬ回路２１と、入力データ
ＰＬＣＫを電圧制御発振器から出力される発振クロック
ＰＬＣＫに基づいてラッチすることで遅延信号ＰＬＤＴ
Ｌを出力するＤフリップフロップＦ２１と、遅延信号Ｐ
ＬＤＴＤとＰＬＤＴＬとを位相比較する位相比較器２２
と、を備えている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、光ディスク装置
等の情報再生デバイスから出力される再生信号をディジ
タル情報として読み取るための同期クロックを生成する
ための位相比較回路およびその位相比較回路を搭載した
データＰＬＬ（Phase Locked Loop）回路に関するもの
である。
【０００２】
【従来の技術】光ディスク装置等のディジタル情報再生
デバイスから出力される再生信号は、ディジタル値によ
って表わされており、その再生信号から再生データを取
り出すには、基準クロックに同期することで再生データ
のビット構成を抽出する必要がある。
【０００３】この基準クロックは、通常、ＰＬＬ（Phas
e Locked Loop）回路によって生成され、復号回路等の
ディジタル処理回路へと導かれる。上記したＰＬＬ回路
は、このようなデータ再生に用いられること以外にも、
集積回路内において複数の回路の各々に入力されるクロ
ック間の同期を保持するために用いられたり、通信機器
において周波数同調や検波回路に用いられるなど、様々
な用途に適用されている。
【０００４】特に、上記したデータ再生において用いら
れるＰＬＬ回路は、データＰＬＬ回路と呼ばれており、
再生信号が基準クロックの整数倍の矩形幅を有する連続
したパルス列によって表されている。従って、この再生
信号を入力することにより、再生信号の基準クロックの
抽出と同期とを同時におこなうことができる。
【０００５】図１１は、従来のデータＰＬＬ回路の概略
構成を示すブロック図である。図１１に示す従来のデー
タＰＬＬ回路１００は、位相比較回路１０１と、周波数
比較回路１０２と、チャージポンプ（ＣＰ）１０３およ
び１０４と、ローパスフィルタ（ＬＰＦ）１０５と、電
圧制御発振器（ＶＣＯ）１０６と、を備えて構成され
る。
【０００６】図１１において、位相比較回路１０１は、
上記した再生信号に相当する入力データＰＬＤＴの立ち
上がりエッジと、電圧制御発振器１０６から出力される
発振クロックＰＬＣＫとの立ち上がりエッジを比較し、
入力データＰＬＤＴに対して発振クロックＰＬＣＫの立
ち上がりエッジが遅れる場合、その間、信号ＰＬＣＰＰ
をローレベルの信号“Ｌ"としてチャージポンプ１０４
に入力する。
【０００７】また、位相比較回路１０１は、入力データ
ＰＬＤＴに対して発振クロックＰＬＣＫの立ち上がりエ
ッジが進んでいる場合、その間、信号ＰＬＣＰＮをハイ
レベルの信号“Ｈ"としてチャージポンプ１０４に入力
する。
【０００８】換言すれば、位相比較回路１０１は、発振
クロックＰＬＣＫの位相が入力データＰＬＤＴに対して
進んでいる場合に、クロックＰＬＣＫの周波数を下げる
信号を出力し、発振クロックＰＬＣＫの位相が入力デー
タＰＬＤＴに対して遅れている場合には、クロックＰＬ
ＣＫの周波数を上げる信号を出力する回路であり、これ
ら信号を後段のチャージポンプ１０３に入力している。
【０００９】同様に、周波数比較回路１０２は、発振ク
ロックＰＬＣＫの周波数が入力データＰＬＤＴの周波数
に対して高い場合に、発振クロックＰＬＣＫの周波数を
下げる信号を出力し、発振クロックＰＬＣＫの周波数が
入力データＰＬＤＴの周波数に対して低い場合に、発振
クロックＰＬＣＫの周波数を上げる信号を出力する回路
であり、これら信号を後段のチャージポンプ１０４に入
力している。
【００１０】チャージポンプ１０３および１０４は、た
とえば、電源と接地との間において、正の電荷を供給す
る電流源（以下、正電流源と称する）と、Ｐチャネル型
のＭＯＳトランジスタと、Ｎチャネル型のＭＯＳトラン
ジスタと、負の電荷を供給する電流源（以下、負電流源
と称する）とが順に直列に接続された構成であり、Ｐチ
ャネル型のＭＯＳトランジスタとＮチャネル型のＭＯＳ
トランジスタとの接続点（ノードＮ）が、次段のローパ
スフィルタ１０５の入力部に接続される。
【００１１】この構成においては、Ｐチャネル型のＭＯ
Ｓトランジスタのゲートに、上記した信号ＰＬＣＰＰが
入力され、Ｎチャネル型のＭＯＳトランジスタのゲート
に、上記した信号ＰＬＣＰＮが入力される。また、これ
らチャージポンプ１０３および１０４の出力部は互いに
接続されており、各チャージポンプにおける出力電流が
加算されて次段のローパスフィルタ１０５に入力され
る。
【００１２】このような構成のチャージポンプ１０３お
よび１０４において、ローレベルを示す信号ＰＬＣＰＰ
が入力されると、上記したＰチャネル型のＭＯＳトラン
ジスタはＯＮ状態となり、ノードＮに正電流源から正の
電荷が供給される。すなわち、信号ＰＬＣＰＰがローレ
ベルを示す時間にわたって正電流源の電流値を積分した
量の正電荷が、ローパスフィルタ１０５に与えられる。
【００１３】一方、ハイレベルを示す信号ＰＬＣＰＮが
入力されると、上記したＮチャネル型のＭＯＳトランジ
スタがＯＮ状態となり、ノードＮに負電流源からの負の
電荷が供給される。すなわち、信号ＰＬＣＰＮがハイレ
ベルを示す時間にわたって負電流源の電流値を積分した
量の負電荷が、ローパスフィルタ１０５に与えられる。
【００１４】ローパスフィルタ１０５は、たとえば、上
記したチャージポンプ１０３および１０４のノードＮと
接地との間において、抵抗とキャパシタとが直列に接続
されて構成され、チャージポンプ１０３および１０４か
ら与えられる電荷を、抵抗を介してキャパシタに蓄積す
るとともに高調波成分を除去し、次段の電圧制御発振器
１０６を制御するための制御電圧を生成する。
【００１５】電圧制御発振器１０６は、ローパスフィル
タ１０５において生成された制御電圧を入力し、入力し
た制御電圧によって定まる発振周波数の発振クロックＰ
ＬＣＫを出力する発振器であり、この発振クロックＰＬ
ＣＫが再生データの同期信号として用いられる基準クロ
ックである。さらに、この発振クロックＰＬＣＫは、位
相比較回路１０１および周波数比較回路１０２に入力さ
れ、これにより負帰還ループが形成されている。
【００１６】この負帰還の作用によって、発振クロック
ＰＬＣＫが入力データＰＬＤＴの周波数および位相に一
致するようになり（ロック状態）、入力データＰＬＤＴ
からその入力データＰＬＤＴに同期した基準クロックを
抽出することができる。
【００１７】なお、図１１に示すデータＰＬＬ回路１０
０において、チャージポンプ１０３および１０４とロー
パスフィルタ１０５は、ディジタル回路によって等価的
に実現でき、これらと位相比較回路１０１、周波数比較
回路１０２、電圧制御発振器１０６を含めた構成をすべ
てディジタル形式に変更することも可能である。
【００１８】図１２は、位相比較回路１０１の内部構成
を示す回路図である。位相比較回路１０１は、図１１に
示すように、４つのＤフリップフロップＦ１１１〜Ｆ１
１４と、ＥＯＲゲートＧ１１１と、ＡＮＤゲートＧ１１
２と、インバータＧ１１３と、から構成されている。ま
た、図１３は、位相比較回路１０１の動作とともに、上
記したデータＰＬＬ回路１００の動作を説明するための
タイミングチャートである。
【００１９】以下に、図１２および図１３を参照しつ
つ、位相比較回路１０１の内部の動作と、位相比較回路
１０１の動作にともなうデータＰＬＬ回路１００の動作
について説明する。
【００２０】まず、入力データＰＬＤＴは、ＥＯＲゲー
トＧ１１１の一方の入力端子に入力される。このＥＯＲ
ゲートＧ１１１は、他方の入力端子にＤフリップフロッ
プＦ１１２の反転出力（Ｑバー）を入力しているため、
入力データＰＬＤＴが示す論理レベルとＤフリップフロ
ップＦ１１２の反転出力が示す論理レベルとが互いに異
なる場合に、ハイレベルを示す信号“Ｈ"を出力する。
【００２１】ここで、ＥＯＲゲートから出力された信号
は、クロック入力（Ｔ）としてＤフリップフロップＦ１
１１に入力されており、このＤフリップフロップＦ１１
１のデータ入力（Ｑ）は、ハイレベルにプルアップされ
ている。よって、ＥＯＲゲートＧ１１１から出力された
ハイレベルの信号“Ｈ"は、ＤフリップフロップＦ１１
１においてラッチされる。
【００２２】また、ＤフリップフロップＦ１１１は、反
転出力（Ｑバー）を信号ＰＬＣＰＰとして出力する。上
記した状態では、信号ＰＬＣＰＰは、ローレベルの信号
“Ｌ"を示す。
【００２３】ＤフリップフロップＦ１１２は、データ入
力（Ｄ）として自身の反転出力（Ｑバー）を入力してお
り、クロック入力（Ｔ）としてＤフリップフロップＦ１
１１のデータ出力（Ｑ）を入力しているので、上記した
ように、ＤフリップフロップＦ１１１が“Ｈ"をラッチ
すると、ＤフリップフロップＦ１１２は、それまでに保
持していた論理レベルの値を反転させる。
【００２４】これにより、ＤフリップフロップＦ１１２
の反転出力（Ｑバー）が示す論理レベルと入力データＰ
ＬＤＴが示す論理レベルとが等しくなり、ＥＯＲゲート
Ｇ１１１の出力がローレベルを示す信号“Ｌ"に変化す
る。
【００２５】また、ＤフリップフロップＦ１１３は、デ
ータ入力（Ｑ）としてＤフリップフロップＦ１１１のデ
ータ出力（Ｑ）を入力しており、クロック入力（Ｔ）と
して発振クロックＰＬＣＫを入力しているので、上記し
たように、ＤフリップフロップＦ１１１が“Ｈ"をラッ
チした状態においては、発振クロックＰＬＣＫの立ち上
がりエッジによってその“Ｈ"をラッチする。
【００２６】さらに、ＤフリップフロップＦ１１３の反
転出力（Ｑバー）は、ＤフリップフロップＦ１１１のリ
セット端子（反転入力）に入力されているため、Ｄフリ
ップフロップＦ１１１が“Ｈ"をラッチすることによ
り、このＤフリップフロップＦ１１１がリセットされ
る。
【００２７】ＤフリップフロップＦ１１４は、データ入
力（Ｄ）としてＤフリップフロップＦ１１３のデータ出
力（Ｑ）を入力しており、クロック入力（Ｔ）としてイ
ンバータＧ１１３の出力を入力している。このインバー
タＧ１１３は、発振クロックＰＬＣＫを入力して反転出
力するため、ＤフリップフロップＦ１１４は、発振クロ
ックＰＬＣＫの立ち下がりエッジによって、Ｄフリップ
フロップＦ１１３のデータ出力（Ｑ）である“Ｈ"をラ
ッチする。
【００２８】フリップフロップＦ１１３のデータ出力
（Ｑ）とＤフリップフロップＦ１１４のデータ出力
（Ｑ）は、ＡＮＤゲートＧ１１２に入力される。ＡＮＤ
ゲートＧ１１２は、その出力を信号ＰＬＣＰＮとして出
力しており、入力された信号の論理レベルがともに
“Ｈ"を示す場合に、信号ＰＬＣＰＮはハイレベルの
“Ｈ"を示す。
【００２９】以上に説明した動作によって、位相比較回
路１０１から出力される信号ＰＬＣＰＰは、入力データ
ＰＬＤＴが変化し、ＤフリップフロップＦ１１１が
“Ｈ"をラッチしてからＤフリップフロップＦ１１３の
反転出力（Ｑバー）によってリセットされるまでローレ
ベルの信号“Ｌ"を示す。一方、信号ＰＬＣＰＮは、Ｄ
フリップフロップＦ１１３のデータ出力（Ｑ）とＤフリ
ップフロップＦ１１４ののデータ出力（Ｑ）がともに
“Ｈ"である場合に、ハイレベルの信号“Ｈ"を示す。
【００３０】すなわち、図１３に示すように、信号ＰＬ
ＣＰＰは、入力データＰＬＤＴの立ち上がりエッジまた
は立ち下がりエッジから、つぎの発振クロックＰＬＣＫ
の立ち下がりエッジまで“Ｌ"を示す。よって、この信
号ＰＬＣＰＰの“Ｌ"の期間において、チャージポンプ
１０３は、ローパスフィルタ１０６に正の電荷を供給
し、図１３に示すように（図中、ＬＰＦのタイミングチ
ャート）、電圧制御発振器１０６に入力する制御電圧を
増加させる。
【００３１】一方、信号ＰＬＣＰＮは、図１３に示すよ
うに、信号ＰＬＣＰＰの立ち上がりエッジから、つぎの
発振クロックＰＬＣＫの立ち下がりエッジまで“Ｈ"を
示す。この信号ＰＬＣＰＮの“Ｈ"の期間において、チ
ャージポンプ１０３は、ローパスフィルタ１０６に負の
電荷を供給し、図１３に示すように（図中、ＬＰＦのタ
イミングチャート）、電圧制御発振器１０６に入力する
制御電圧を減少させる。
【００３２】特に、上述した位相比較回路１０１では、
発振クロックＰＬＣＫの立ち下がりエッジが、入力デー
タＰＬＤＴの立ち上がりまたは立ち下がりエッジに同期
するように動作し、入力データＰＬＤＴと発振クロック
ＰＬＣＫとの位相誤差が０になった時に、位相比較回路
１０１の信号ＰＬＣＰＰおよびＰＬＣＰＮのパルス幅は
等しくなる。
【００３３】従来のデータＰＬＬ回路１００は、以上に
説明したように構成されており、入力データＰＬＤＴと
電圧制御発振器１０６の発振クロックＰＬＣＫの周波数
誤差および位相誤差が最小となるように動作する。
【００３４】
【発明が解決しようとする課題】しかしながら、従来の
データＰＬＬ回路１００を構成する位相比較回路１０１
は、入力データＰＬＤＴと発振クロックＰＬＣＫの位相
誤差が０を示す場合でも、図１３に示したように、互い
に等しいパルス幅を有した信号ＰＬＣＰＰおよびＰＬＣ
ＰＮを出力するので、これら信号ＰＬＣＰＰおよびＰＬ
ＣＰＮによる制御信号の上昇・下降動作に起因して、発
振クロックＰＬＣＫのジッタが大きくなるという問題が
あった。
【００３５】また、データＰＬＬ回路１００を構成する
ゲートの遅延やチャージポンプ１０３および１０４にお
いて正電流源および負電流源から供給される電流のアン
バランスなどによって、ロック状態が理想的な位相の一
致状態からずれることがあり、従来のデータＰＬＬ回路
１００では、このロック状態が構成回路により一意的に
決まってしまうため、上記したロック状態のずれを取り
消すためのオフセットを設定することは困難であった。
【００３６】この発明は上記問題点を解決するためにな
されたもので、オフセットやジッタの影響を低減させた
位相比較回路およびその位相比較回路を搭載したデータ
ＰＬＬ回路を得ることを目的とする。
【００３７】
【課題を解決するための手段】上述した課題を解決し、
目的を達成するため、この発明にかかるデータＰＬＬ回
路にあっては、入力データに対し、電圧制御発振器の発
振周波数に応じた遅延量の第１の遅延信号を出力する遅
延手段と、前記入力データを前記電圧制御発振器から出
力される発振クロックに基づいてラッチすることで第２
の遅延信号を出力するラッチ手段と、前記第１の遅延信
号と前記第２の遅延信号とを位相比較する位相比較手段
と、を備えたことを特徴とする。
【００３８】この発明によれば、ＤＬＬ（Delay Locked
Loop）回路等の遅延手段が、電圧制御発振器（ＶＣ
Ｏ）の発振周波数に応じた遅延量により、再生信号等の
入力データを遅延させて第１の遅延信号を出力し、ま
た、Ｄフリップフロップ等のラッチ手段によって、電圧
制御発振器から出力される発振クロックに基づいて入力
データをラッチして第２の遅延信号を出力し、これら第
１の遅延信号と第２の遅延信号とを位相比較手段によっ
て位相比較するので、入力データに対し、電圧制御発振
器の発振周波数に比例した遅延を与えることができる。
【００３９】つぎの発明にかかるデータＰＬＬ回路にあ
っては、前記遅延手段は、前記電圧制御発振器を構成す
る可変遅延段（以下、第１の可変遅延段と称する）と同
一の可変遅延段（以下、第２の可変遅延段と称する）を
複数縦列接続して備え、前記第２の可変遅延段のスイッ
チ部に、前記電圧制御発振器において前記第１の可変遅
延段のスイッチ部に供給される遅延制御電流を入力して
いることを特徴とする。
【００４０】この発明によれば、遅延手段が、電圧制御
発振器を構成する第１の可変遅延段と同一構成および同
一特性の第２の可変遅延段を複数縦列接続して備え、電
圧制御発振器において第１の可変遅延段のスイッチ部に
供給される遅延制御電流を、第２の可変遅延段のスイッ
チ部に入力する遅延制御電流として、共通に利用してい
るので、入力データに対し、電圧制御発振器の発振周波
数に比例した遅延を与えることができる。
【００４１】つぎの発明にかかるデータＰＬＬ回路にあ
っては、前記第２の可変遅延段の数は、前記電圧制御発
振器を構成する前記第１の可変遅延段の数の整数倍であ
ることを特徴とする。
【００４２】この発明によれば、第２の可変遅延段の数
が、電圧制御発振器を構成する第１の可変遅延段の数の
整数倍であるため、遅延手段によって与えられる遅延量
を、電圧制御発振器の発振周期の約数に設定することが
できる。
【００４３】つぎの発明にかかるデータＰＬＬ回路にあ
っては、前記位相比較手段は、前記第１の遅延信号と前
記第２の遅延信号との周波数比較をも同時におこなうこ
とを特徴とする。
【００４４】この発明によれば、位相比較手段が、第１
の遅延信号と第２の遅延信号との位相比較と周波数比較
とを同時におこなうので、新たに周波数比較回路を設け
る必要がなく、回路構成を簡略化することができる。
【００４５】つぎの発明にかかるデータＰＬＬ回路にあ
っては、前記位相比較手段は、前記第１の遅延信号の新
たな立ち上がりエッジの発生から前記第２の遅延信号の
新たな立ち上がりエッジが発生するまでの間、前記電圧
制御発振器の発振クロックの周波数を高くすることを示
す信号を出力し、前記第２の遅延信号の新たな立ち上が
りエッジの発生から前記第１の遅延信号の新たな立ち上
がりエッジが発生するまでの間、前記電圧制御発振器の
発振クロックの周波数を低くすることを示す信号を出力
することを特徴とする。
【００４６】この発明によれば、位相比較手段が、第１
の遅延信号の新たな立ち上がりエッジの発生から第２の
遅延信号の新たな立ち上がりエッジが発生するまでの間
に限り、電圧制御発振器の発振クロックの周波数を高く
することを示す信号を出力し、第２の遅延信号の新たな
立ち上がりエッジの発生から第１の遅延信号の新たな立
ち上がりエッジが発生するまでの間に限り、電圧制御発
振器の発振クロックの周波数を低くすることを示す信号
を出力するので、位相ロック状態において、この位相比
較回路から信号が出力されることがなくなる。
【００４７】つぎの発明にかかるデータＰＬＬ回路にあ
っては、前記第２の可変遅延段の出力を入力し、入力し
た第２の可変遅延段の出力のうちの一つを選択する選択
手段を備え、前記遅延手段は、前記選択手段によって選
択された第２の可変遅延段の出力を前記第１の遅延信号
として出力することを特徴とする。
【００４８】この発明によれば、選択手段によって、第
２の可変遅延段の出力のうちの一つを選択し、この選択
された第２の可変遅延段の出力が第１の遅延信号として
出力されるので、遅延量を制御することができる。
【００４９】つぎの発明にかかるデータＰＬＬ回路にあ
っては、前記選択手段は、前記複数の第２の可変遅延段
のうち、偶数段の第２の可変遅延段の出力のみを入力す
ることを特徴とする。
【００５０】この発明によれば、選択手段が、複数の第
２の可変遅延段のうち、偶数段の第２の可変遅延段の出
力のみを入力するので、クロックの極性を考慮した適切
な遅延制御が可能となる。
【００５１】つぎの発明にかかるデータＰＬＬ回路にあ
っては、前記第２の可変遅延段のスイッチ部のトランジ
スタサイズは、前記第１の可変遅延段のスイッチ部のト
ランジスタサイズの整数倍となるように設計されている
ことを特徴とする。
【００５２】この発明によれば、第２の可変遅延段のス
イッチ部のトランジスタサイズが、第１の可変遅延段の
スイッチ部のトランジスタサイズの整数倍となるように
設計されているので、このトランジスタサイズの違いに
よって、電圧制御発振器の発振周期の約数を単位とした
遅延制御が可能となる。
【００５３】つぎの発明にかかるデータＰＬＬ回路にあ
っては、さらに、前記発振クロックを分周する分周手段
を備え、前記ラッチ手段は、前記発振クロックに代え
て、前記分周手段から出力される分周結果に基づいてラ
ッチすることを特徴とする。
【００５４】この発明によれば、さらに、発振クロック
を分周する分周手段を備え、前記ラッチ手段は、発振ク
ロックに代えて、この分周手段から出力される分周結果
に基づいてラッチするので、電圧制御発振器の発振周波
数を高くすることができ、これにともなって、遅延手段
における遅延量の制御単位を小さくすることができる。
【００５５】
【発明の実施の形態】以下に、この発明にかかるデータ
ＰＬＬ回路の実施の形態を図面に基づいて詳細に説明す
る。なお、この実施の形態によりこの発明が限定される
ものではない。
【００５６】実施の形態１．まず、実施の形態１にかか
るデータＰＬＬ回路について説明する。図１は、実施の
形態１にかかるデータＰＬＬ回路の概略構成を示すブロ
ック図である。
【００５７】図１に示すデータＰＬＬ回路１０は、位相
比較回路１１と、チャージポンプ（ＣＰ）１４と、ロー
パスフィルタ（ＬＰＦ）１５と、電圧制御発振器（ＶＣ
Ｏ）１６と、を備えて構成され、チャージポンプ１４、
ローパスフィルタ１５および電圧制御発振器１６は、そ
れぞれ図１０に示したチャージポンプ１０３、ローパス
フィルタ１０５および電圧制御発振器１０６と同様な内
部構成であるため、ここではそれらの説明を省略する。
【００５８】また、図１において、位相比較回路１１
は、後述するように、図１０に示した位相比較回路１０
１と周波数比較回路１０２の機能を同時に備えていると
ともに、ＤＬＬ（Delay Locked Loop）回路が設けられ
ており、この位相比較回路１１を備えている点が、実施
の形態１にかかるデータＰＬＬ回路１０の特徴となる。
【００５９】図２は、上記した位相比較回路１１の回路
構成を示すブロック図である。図２に示す位相比較回路
１１は、所定の遅延量を発生するＤＬＬ回路２１と、Ｄ
フリップフロップＦ２１と、位相比較器２２と、を備え
て構成されている。入力データＰＬＤＴは、まず、ＤＬ
Ｌ回路２１に入力され、遅延制御信号に基づいた遅延量
が与えられて遅延信号ＰＬＤＴＤとして出力される。
【００６０】また、入力データＰＬＤＴは、Ｄフリップ
フロップＦ２１に、データ入力（Ｄ）として入力され
る。このＤフリップフロップＦ２１は、クロック入力
（Ｔ）として電圧制御発振器１６から出力された発振ク
ロックＰＬＣＫを入力しており、入力した発振クロック
ＰＬＣＫの立ち上がりエッジによってデータ入力ＰＬＤ
Ｔをラッチする。そして、ＤフリップフロップＦ２１に
おいてラッチされた信号は、遅延信号ＰＬＤＴＬとして
出力される。
【００６１】以上の遅延信号ＰＬＤＴＤおよびＰＬＤＴ
Ｌは、位相比較器２２に入力され、この位相比較器２２
において、これら遅延信号の位相誤差が検出される。な
お、位相比較器２２は、遅延信号ＰＬＤＴＤに対する遅
延信号ＰＬＤＴＬの位相差をパルス幅で表し、図１１に
示した位相比較回路１０１と同様に、前記したパルス幅
を有する信号ＰＬＣＰＰまたはＰＬＣＰＮを出力する。
【００６２】ここで、位相比較器２２の内部構成につい
て説明する。図２に示すように、位相比較器２２は、５
つのＮＡＮＤゲートＧ２１〜Ｇ２５と、インバータＧ２
６と、二つのＲＳフリップフロップＦ２２およびＦ２３
と、を備えて構成されている。
【００６３】まず、遅延信号ＰＬＤＴＤは、ＮＡＮＤゲ
ートＧ２１の一方の入力端子に入力される。このＮＡＮ
ＤゲートＧ２１は、他方の入力端子にＮＡＮＤゲートＧ
２２から出力される信号ＰＬＣＰＰを入力しているた
め、遅延信号ＰＬＤＴＤが示す論理レベルとＮＡＮＤゲ
ートＧ２２の出力が示す論理レベルとがともにハイレベ
ルの信号“Ｈ"を示す場合に限り、ローレベルを示す信
号“Ｌ"を出力する。
【００６４】ここで、ＮＡＮＤゲートＧ２１から出力さ
れた信号は、反転入力のリセット入力（Ｒ）として、Ｒ
ＳフリップフロップＦ２２に入力されており、このＲＳ
フリップフロップＦ２２は、反転入力のセット入力
（Ｓ）として、ＮＡＮＤゲートＧ２５の出力を入力して
いる。
【００６５】一方、遅延信号ＰＬＤＴＬは、ＮＡＮＤゲ
ートＧ２３の一方の入力端子に入力される。このＮＡＮ
ＤゲートＧ２３は、他方の入力端子にＮＡＮＤゲートＧ
２４から出力される信号を入力しているため、遅延信号
ＰＬＤＴＬが示す論理レベルとＮＡＮＤゲートＧ２４の
出力が示す論理レベルとがともにハイレベルの信号
“Ｈ"を示す場合に限り、ローレベルを示す信号“Ｌ"を
出力する。
【００６６】ここで、ＮＡＮＤゲートＧ２３から出力さ
れた信号は、反転入力のリセット入力（Ｒ）として、Ｒ
ＳフリップフロップＦ２３に入力されており、このＲＳ
フリップフロップＦ２３は、反転入力のセット入力
（Ｓ）として、ＮＡＮＤゲートＧ２５の出力を入力して
いる。
【００６７】ＮＡＮＤゲートＧ２５は、ＮＡＮＤゲート
Ｇ２１の出力と、ＮＡＮＤゲートＧ２３の出力と、ＲＳ
フリップフロップＦ２２の反転出力（Ｑバー）と、ＲＳ
フリップフロップＦ２３の反転出力（Ｑバー）と、を入
力しており、その出力を、ＮＡＮＤゲートＧ２２および
Ｇ２４に入力している。
【００６８】さらに、ＮＡＮＤゲートＧ２４の出力は、
インバータＧ２６に入力されており、インバータＧ２６
は、その出力を信号ＰＬＣＰＮとしている。
【００６９】以上に説明した構成の位相比較器２２は、
位相比較と周波数比較とを同時におこなうことができる
位相比較器としてよく知られており、ここではその内部
動作については説明を省略する。
【００７０】つぎに、上記したＤＬＬ回路２１について
説明する。図３は、ＤＬＬ回路２１の内部構成を示す回
路図であり、特に、電圧制御発振器１６の回路構成を同
時に示している。ここでは、まず、電圧制御発振器１６
の回路構成について説明する。図３に示す電圧制御発振
器１６は、電流制御回路２５と、奇数個の複数の可変遅
延段２３と、出力段２４と、から構成され、よく知られ
た回路である。
【００７１】電流制御回路２５は、ローパスフィルタ１
５から供給される制御電圧を電流に変換する回路であ
り、この電流によって可変遅延段２３の遅延制御がおこ
なわれる。可変遅延段２３は、Ｐチャネル型のＭＯＳト
ランジスタＭ１とＮチャネル型のＭＯＳトランジスタＭ
２との相補接続により構成されるインバータの遅延時間
を、電源側に設けられた電流源を制御するＰチャネル型
のＭＯＳトランジスタＭ３と、接地側に設けられた電流
源を制御するＮチャネル型のトランジスタＭ４とによっ
て変化させることが可能な回路である。
【００７２】可変遅延段２３において、ＭＯＳトランジ
スタＭ１とＭＯＳトランジスタＭ２は、スイッチと考え
られ、各段のスイッチがオン／オフする時間、すなわち
遅延時間は、電源側および接地側に設けられた電流源か
ら供給される電流と次段の入力容量および配線容量など
の負荷容量の関係で定まる。さらに、電圧制御発振器１
６は、複数の可変遅延段２３をリング状に接続すること
で、全体の遅延量、すなわち発振周波数を制御してい
る。
【００７３】出力段２４は、Ｐチャネル型のＭＯＳトラ
ンジスタＭ５とＮチャネル型のＭＯＳトランジスタＭ６
との相補接続により構成されるインバータであり、上記
した発振周波数の発振クロックＰＬＣＫを取り出してい
る。
【００７４】そして、所定の遅延を発生するＤＬＬ回路
２１は、電圧制御発振器１６における可変遅延段２３と
同様な構成の複数の可変遅延段２７と、出力段２４と同
様な構成の出力段２８と、を備えて構成される。なお、
複数の可変遅延段２７は、電圧制御発振器１６のように
リング状には接続されず、単に縦列接続される。よっ
て、初段の可変遅延段２７に入力データＰＬＤＴが入力
され、出力段２８から遅延信号ＰＬＤＴＤが出力され
る。
【００７５】このＤＬＬ回路２１の特徴は、各可変遅延
段２７の遅延制御を、電圧制御発振器１６の電流制御回
路２５を共通に利用していることである。すなわち、図
２において、ＤＬＬ回路２１に入力される遅延制御信号
は、電圧制御発振器１６の電流制御回路２５から出力さ
れる電流信号となる。
【００７６】このようにＤＬＬ回路２１の各可変遅延段
２７に設けられた電流源を、電圧制御発振器１６の遅延
制御をおこなう信号と同じ信号で制御することにより、
ＤＬＬ回路２１において、電圧制御発振器１６の発振周
波数に応じた遅延量を得ることができる。
【００７７】つぎに、実施の形態１にかかるデータＰＬ
Ｌ回路、特に位相比較回路１１の動作について説明す
る。図４は、位相比較回路１１の動作とともに、上記し
たデータＰＬＬ回路１０の動作を説明するためのタイミ
ングチャートである。
【００７８】まず、図４（ａ）に示すように、入力デー
タＰＬＤＴがＤＬＬ回路２１に入力されることにより、
所定の遅延量により遅延した遅延信号ＰＬＤＴＤを得
る。一方、入力データＰＬＤＴがＤフリップフロップＦ
２１に入力されて、発振クロックＰＬＣＫの立ち上がり
エッジによってラッチされることにより、遅延信号ＰＬ
ＤＴＬを得る。
【００７９】これら遅延信号ＰＬＤＴＤおよび遅延信号
ＰＬＤＴＬは、位相比較器２２に入力され、位相比較お
よび周波数比較がおこなわれる。位相比較器２２では、
図４（ａ）に示すように、遅延信号ＰＬＤＴＤの立ち上
がりエッジから、つぎの遅延信号ＰＬＤＴＬの立ち上が
りエッジが生じる間のみ、信号ＰＬＣＰＰとしてローレ
ベルの信号“Ｌ"を出力する。
【００８０】また、位相比較器２２は、図４（ａ）に示
すように、遅延信号ＰＬＤＴＬの立ち上がりエッジか
ら、つぎの遅延信号ＰＬＤＴＤの立ち上がりエッジが生
じる間のみ、信号ＰＬＣＰＮとしてハイレベルの信号
“Ｈ"を出力する。
【００８１】このような位相比較器２２の動作によっ
て、後段のチャージポンプ１４を介してローパスフィル
タ１５において生成される制御電圧は、図４（ａ）に示
すように、信号ＰＬＣＰＰがローレベルの信号“Ｌ"を
出力している間に増加し、信号ＰＬＣＰＰがハイレベル
の信号“Ｈ"に遷移してから、信号ＰＬＣＰＮがハイレ
ベルの信号“Ｈ"を出力するまで、上記した増加後の状
態で保持され、信号ＰＬＣＰＮがハイレベルの信号
“Ｈ"を出力している間に減少する。
【００８２】信号ＰＬＣＰＰがローレベルの信号“Ｌ"
を出力してから、信号ＰＬＣＰＮがハイレベルの信号
“Ｈ"を出力するまでは、少なくとも遅延信号ＰＬＤＴ
Ｌの一周期の時間を要するため、図４（ａ）に示すよう
に位相ロック前において、ローパスフィルタ１５から出
力される制御電圧の変動はなだらかになる。
【００８３】そして、上記した制御電圧のなだらかな変
動により、図４（ｂ）に示すように位相ロックが完了す
る。位相ロック後は、信号ＰＬＣＰＰおよびＰＬＣＰＮ
のパルス幅は限りなく０に近づき、遅延信号ＰＬＤＴＤ
およびＰＬＤＴＬの位相が揃う。すなわち、同期状態が
保持され、入力データＰＬＤＴが発振クロックＰＬＣＫ
に同期した状態を示す遅延信号ＰＬＤＴＬは、再生デー
タとして各種信号処理部へと出力され、この遅延信号Ｐ
ＬＤＴＬに発振クロックＰＬＣＫを積算することによ
り、再生情報を示すビットデータが取り出される。
【００８４】この位相比較回路１１では、ＤＬＬ回路２
１から出力された遅延信号ＰＬＤＴＤの立ち上がりエッ
ジに、発振クロックＰＬＣＫの立ち上がりエッジが位相
ロックするように動作することになる。ここで、ＤＬＬ
回路２１の遅延量を、発振クロックＰＬＣＫのちょうど
半周期になるように設定することにより、入力データＰ
ＬＤＴの立ち上がりエッジとクロックＰＬＣＫの立ち下
がりが同期し、入力データＰＬＤＴを発振クロックＰＬ
ＣＫの立ち上がりで取り込む場合に、最大の位相マージ
ンを稼ぐことができる。
【００８５】以上に説明したとおり、実施の形態１にか
かるデータＰＬＬ回路によれば、電圧制御発振器１６の
電流制御回路２５によって供給される遅延制御電流に応
じて遅延制御されるＤＬＬ回路２１、Ｄフリップフロッ
プＦ２１および位相比較器２２を備え、入力データＰＬ
ＤＴをＤＬＬ回路２１に入力することで得られる遅延信
号ＰＬＤＴＤと、電圧制御発振器１６から出力される発
振クロックＰＬＣＫの立ち上がりエッジによって入力デ
ータＰＬＤＴをラッチするＤフリップフロップＦ２１か
ら得られる遅延信号ＰＬＤＴＬと、を位相比較器２２に
入力することで、これら遅延信号の位相比較および周波
数比較をおこなうので、位相比較器２２から出力される
位相ロック後の信号ＰＬＣＰＰおよびＰＬＣＰＮのパル
ス幅を限りなく０に近づけることができ、位相ロック後
の発振クロックＰＬＣＫのジッタやオフセットを低減す
ることができるとともに、電圧制御発振器１６とＤＬＬ
回路２１とが連携していることから、ＤＬＬ回路２１に
おいて電圧制御発振器１６の発振周波数に比例した遅延
量を得ることができ、入力データＰＬＤＴの変動に対し
ても安定に追従することが可能となる。
【００８６】また、位相比較回路１１では、入力データ
ＰＬＤＴを直接にＤＬＬ回路２１に入力しているので、
入力データＰＬＤＴが変化するタイミングによってパル
スを出力するエッジ検出回路等の回路が不要となり、回
路構成をコンパクトにすることが可能となる。
【００８７】さらに、ＤＬＬ回路２１の遅延量を、発振
クロックＰＬＣＫの半周期になるように設定すること
で、入力データＰＬＤＴを発振クロックＰＬＣＫの立ち
上がりで取り込む際、最大の位相マージンを稼ぐことが
できるので、ＤフリップフロップＦ２１によって入力デ
ータＰＬＤＴをラッチするまでに十分な時間を得ること
ができ、これによりジッタの影響が低減され、安定な同
期動作をおこなうことができる。
【００８８】実施の形態２．つぎに、実施の形態２にか
かるデータＰＬＬ回路について説明する。実施の形態２
にかかるデータＰＬＬ回路は、図３に示したＤＤＬ回路
２１の内部構成を変更し、各可変遅延段２７から出力さ
れる遅延信号を入力し、入力した遅延信号のうちの一つ
を選択して出力段２８に入力するセレクタを設けた点
が、実施の形態１において示した位相比較回路１１と異
なる。
【００８９】実施の形態２にかかるデータＰＬＬ回路に
おいては、上記したＤＬＬ回路に関わる構成以外は、図
１〜３において説明した構成と同様であるので、ここで
はそれらの説明を省略する。図５は、実施の形態２にか
かる位相比較回路において、ＤＬＬ回路の内部構成を示
す回路図であり、図３と同様に、電圧制御発振器の回路
構成を同時に示している。なお、図５において、図３と
共通する部分には同一符号を付して、その説明を省略す
る。
【００９０】図５に示すＤＬＬ回路５１において、図３
に示したＤＬＬ回路２１と異なる点は、各可変遅延段２
７が電圧制御発振器１６における可変遅延段２３と全く
同じ構成であることと、最終段の可変遅延段２７の出力
が出力段２４に入力されずに、各可変遅延段２７の出力
がセレクタ５２に入力され、このセレクタ５２の出力が
出力段２８に入力されていることである。
【００９１】セレクタ５２は、複数の可変遅延段２７か
ら各々出力される遅延信号を入力し、遅延選択信号によ
って、これら遅延信号のうち一つを出力段２８に入力す
る回路である。ここで、電圧制御発振器１６において
は、電流制御回路２５から供給される遅延制御電流を固
定した場合、可変遅延段２３の段数によって遅延量、す
なわちスイッチ部のオン／オフ周期が定まる。
【００９２】ＤＬＬ回路５１は、可変遅延段２７を制御
する電流を電流制御発振器１６の電流制御回路２５から
供給しているため、電圧制御発振器１６を構成する可変
遅延段２３と同一構成かつ同一段数でＤＬＬ回路５１を
構成することにより、ＤＬＬ回路５１の最終段の可変遅
延段２７において得られる遅延量を、電圧制御発振器１
６において出力される発振クロックＰＬＣＫの半周期と
等しくすることができる。
【００９３】よって、たとえば、図５に示すように、電
圧制御発振器１６を構成する可変遅延段２３の段数を５
段とし、ＤＬＬ回路５１を構成する可変遅延段２７の段
数を１０段とすることで、ＤＬＬ回路５１の最終段の可
変遅延段２７において得られる遅延量は、電圧制御発振
器１６において出力される発振クロックＰＬＣＫの位置
周期と等しくなる。
【００９４】ここで、クロックの極性を併せるために、
セレクタ５２にＤＬＬ回路５１の偶数段の可変遅延段２
７から出力された遅延信号を各々入力し、遅延選択信号
によってこれら５つの遅延信号のうちの一つを出力段２
８に入力することで、発振クロックＰＬＣＫの一周期に
相当する時間を５分割して得られる５ステップの遅延量
として調整可能な遅延信号ＰＬＤＴＤを得ることができ
る。
【００９５】図６は、実施の形態２にかかるデータＰＬ
Ｌ回路の動作を説明するためのタイミングチャートであ
る。図６（ａ）は、ＤＬＬ回路５１が上記したように５
ステップの遅延量の設定を可能にした構成である場合に
おいて、まず、セレクタ５２が第４段目の可変遅延段２
７の出力を出力段２８に入力して得られた遅延信号ＰＬ
ＤＴＤに対し、同期動作を開始しようとする状態、すな
わち位相ロック前の状態を示している。
【００９６】そして、図６（ｂ）は、図６（ａ）に示し
た状態に対して、位相比較回路１１、チャージポンプ１
４、ローパスフィルタ１５および電圧制御発振器１６か
ら構成されるＰＬＬループによる位相ロックが完了した
状態を示している。実施の形態２にかかるデータＰＬＬ
回路においては、この状態でさらに、上記したセレクタ
５２に入力する遅延選択信号を適宜変更することによっ
て、図６（ｂ）に示すように、遅延信号ＰＬＤＴＤの位
相を、１ステップ分進めることまたは最大３ステップ分
遅らせることが可能になる。
【００９７】このように位相ロック後にセレクタ５２に
よって遅延信号ＰＬＤＴＤの位相を変更することで、さ
らに同期動作が繰り返され、発振クロックＰＬＣＫと入
力データＰＬＤＴの位相マージンとが最大となるように
調整することが可能になる。
【００９８】以上に説明したとおり、実施の形態２にか
かるデータＰＬＬ回路によれば、電圧制御発振器１６の
電流制御回路２５によって供給される遅延制御電流に応
じて遅延制御されるＤＬＬ回路５１、セレクタ５２、Ｄ
フリップフロップＦ２１および位相比較器２２を備え、
入力データＰＬＤＴをＤＬＬ回路５１に入力することで
得られる遅延信号ＰＬＤＴＤと、電圧制御発振器１６か
ら出力される発振クロックＰＬＣＫの立ち上がりエッジ
によって入力データＰＬＤＴをラッチするＤフリップフ
ロップＦ２１から得られる遅延信号ＰＬＤＴＬと、を位
相比較器２２に入力することで、これら遅延信号の位相
比較および周波数比較をおこなうとともに、セレクタ５
２がＤＬＬ回路５１の各可変遅延段２７の出力のうちの
一つを選択して出力段２８に入力しているので、入力デ
ータＰＬＤＴを発振クロックＰＬＣＫの立ち上がりで取
り込む際、これらエッジ間の位相マージンが最大となる
ように遅延信号ＰＬＤＴＬの位相を調整することがで
き、すなわちＤフリップフロップＦ２１によって入力デ
ータＰＬＤＴをラッチするまでに十分な時間を得ること
ができ、これによりジッタやオフセットの影響が低減さ
れて、安定な同期動作をおこなうことが可能となる。
【００９９】また、ＤＬＬ回路５１は、電圧制御発振器
１６の電流制御回路２５によって供給される遅延制御電
流に応じて遅延制御されるので、ＤＬＬ回路５１の可変
遅延段２７を電圧制御発振器１６の可変遅延段２３と同
一構成とし、かつその段数を電圧制御発振器１６の可変
遅延段２３の段数と同数または２倍に設計することで、
上記した最大の位相マージンを見出すために必要な遅延
信号ＰＬＤＴＤの選択数を小さくすることができ、ＤＬ
Ｌ回路５１の構成を簡略化することができる。
【０１００】実施の形態３．つぎに、実施の形態３にか
かるデータＰＬＬ回路について説明する。実施の形態３
にかかる位相比較回路は、図５に示したＤＬＬ回路５１
の内部構成において、各可変遅延段２７のスイッチ部を
担うＭＯＳトランジスタのサイズと、電圧制御発振器１
６の各可変遅延段２３のスイッチ部を担うＭＯＳトラン
ジスタのサイズと、が所定比となるように設計された点
を特徴としており、それ以外の構成は、実施の形態２に
おいて示した位相比較回路１１と同様である。
【０１０１】図７は、実施の形態３にかかるデータＰＬ
Ｌ回路において、ＤＬＬ回路の内部構成を示す回路図で
あり、図５と同様に、電圧制御発振器の回路構成を同時
に示している。なお、図７において、図５と共通する部
分には同一符号を付して、その説明を省略する。
【０１０２】一般に、可変遅延段２３および２７におけ
る遅延量は、これら可変遅延段のスイッチ部を担うＭＯ
ＳトランジスタのサイズＷ／Ｌに反比例することが知ら
れている。ここで、ＷはＭＯＳトランジスタのチャネル
幅を示し、ＬはＭＯＳトランジスタのチャネル長を示
す。
【０１０３】よって、電圧制御発振器１６の可変遅延段
２３を構成するスイッチ部のトランジスタサイズＷ／Ｌ
に対し、ＤＬＬ回路６１の可変遅延段２７を構成するス
イッチ部のトランジスタサイズＷ／Ｌを調整することに
より、電圧制御発振器１６において定められた遅延量に
対して、所望の時間だけ異なる遅延量をＤＬＬ回路６１
に与えることができる。
【０１０４】図７に示す電圧制御発振器１６およびＤＬ
Ｌ回路６１においては、電圧制御発振器１６の可変遅延
段２３を構成するスイッチ部のトランジスタサイズＷ／
Ｌと、ＤＬＬ回路６１の可変遅延段２７を構成するスイ
ッチ部のトランジスタサイズＷ／Ｌと、の比が１：２で
ある場合を示している。
【０１０５】このトランジスタ比によって、ＤＬＬ回路
６１の各可変遅延段２７で発生する遅延量は、電流制御
発振器１６の各可変遅延段２３で発生する遅延の約１／
２倍になる。ここで、図７に示すように、実施の形態２
において説明した例と同様に、電圧制御発振器１６が５
つの可変遅延段２３によって構成された場合、たとえ
ば、ＤＬＬ回路６１を２０個の可変遅延段２７で構成
し、クロックの極性を併せるために、セレクタ５２に偶
数段の可変遅延段２７から出力された遅延信号を各々入
力すると、発振クロックＰＬＣＫの一周期に相当する時
間を１０分割して得られる１０ステップの遅延量として
調整可能な遅延信号ＰＬＤＴＤを得ることができる。
【０１０６】図８は、実施の形態３にかかるデータＰＬ
Ｌ回路の動作を説明するためのタイミングチャートであ
る。図８（ａ）は、ＤＬＬ回路６１が上記したように１
０ステップの遅延量の設定を可能にした構成である場合
において、まず、セレクタ５２が第１０段目の可変遅延
段２７の出力を出力段２８に入力して得られた遅延信号
ＰＬＤＴＤに対し、同期動作を開始しようとする状態、
すなわち位相ロック前の状態を示している。
【０１０７】そして、図８（ｂ）は、図８（ａ）に示し
た状態に対して、位相比較回路１１、チャージポンプ１
４、ローパスフィルタ１５および電圧制御発振器１６か
ら構成されるＰＬＬループによる位相ロックが完了した
状態を示している。実施の形態３にかかるデータＰＬＬ
回路においては、この状態で、さらに、上記したセレク
タ５２に入力する遅延選択信号を適宜変更することによ
って、図８（ｂ）に示すように、遅延信号ＰＬＤＴＤの
位相を、最大４ステップ分進めることまたは最大５ステ
ップ分遅らせることが可能になる。
【０１０８】このように、電圧制御発振器１６およびＤ
ＬＬ回路６１を、可変遅延段２３のスイッチ部を担うＭ
ＯＳトランジスタのサイズと、可変遅延段２７のスイッ
チ部を担うＭＯＳトランジスタのサイズと、が所定比と
なるように設計することで、実施の形態２に示したＤＬ
Ｌ回路５１によりも、入力データＰＬＤＴに対してより
高分解な位相調整をおこなうことが可能になる。
【０１０９】以上に説明したとおり、実施の形態３にか
かるデータＰＬＬ回路によれば、電圧制御発振器１６の
電流制御回路２５によって供給される遅延制御電流に応
じて遅延制御されるＤＬＬ回路６１、セレクタ５２、Ｄ
フリップフロップＦ２１および位相比較器２２を備え、
入力データＰＬＤＴをＤＬＬ回路６１に入力することで
得られる遅延信号ＰＬＤＴＤと、電圧制御発振器１６か
ら出力される発振クロックＰＬＣＫの立ち上がりエッジ
によって入力データＰＬＤＴをラッチするＤフリップフ
ロップＦ２１から得られる遅延信号ＰＬＤＴＬと、を位
相比較器２２に入力することで、これら遅延信号の位相
比較および周波数比較をおこなうとともに、セレクタ５
２がＤＬＬ回路６１の各可変遅延段２７の出力のうちの
一つを選択して出力段２８に入力し、さらに、ＤＬＬ回
路６１の可変遅延段２７のスイッチ部のトランジスタサ
イズが、電圧制御発振器１６の可変遅延段２３のスイッ
チ部のトランジスタサイズよりも所定比だけ大きいの
で、入力データＰＬＤＴを発振クロックＰＬＣＫの立ち
上がりで取り込む際、これらエッジ間の位相マージンが
最大となるように遅延信号ＰＬＤＴＬの位相をより高分
解に調整すること、すなわちＤフリップフロップＦ２１
によって入力データＰＬＤＴをラッチするまでに十分な
時間を得ることができ、これによりジッタやオフセット
の影響が低減されて、安定な同期動作をおこなうことが
可能となる。
【０１１０】実施の形態４．つぎに、実施の形態４にか
かるデータＰＬＬ回路について説明する。実施の形態４
にかかる位相比較回路は、図２に示したＤフリップフロ
ップＦ２１のクロック入力（Ｔ）の前段において、分周
回路を設け、電圧制御発振器１６から出力された発振ク
ロックＰＬＣＫをこの分周回路に入力し、所定の分周比
で分周された信号をあらためて発振クロックＰＬＣＫと
してＤフリップフロップＦ２１のクロック入力（Ｔ）と
なる点を特徴としており、それ以外の構成は、実施の形
態２において示した位相比較回路１１と同様である。
【０１１１】図９は、実施の形態４にかかるデータＰＬ
Ｌ回路において、ＤＬＬ回路の回路図と分周回路を示す
図であり、図５と同様に、電圧制御発振器の回路構成を
同時に示している。なお、図９において、図５と共通す
る部分には同一符号を付して、その説明を省略する。
【０１１２】図９に示すように、電流制御発振器１６か
ら出力された発振クロックＶＣＯＣＫは、分周回路８０
に入力される。分周回路８０に入力された発振クロック
ＶＣＯＣＫは、所定の分周比によって分周され、新たに
発振クロックＰＬＣＫとして出力される。この発振クロ
ックＰＬＣＫは、実施の形態１において説明したよう
に、ＤフリップフロップＦ２１にクロック入力（Ｔ）と
して入力される。
【０１１３】ここで、分周回路８０から出力される発振
クロックＰＬＣＫは、実施の形態２において説明した発
振クロックＰＬＣＫと同じ発振周波数で発振させる必要
があるため、電圧制御発振器１６は、その発振クロック
ＰＬＣＫの発振周波数以上の周波数で発振クロックＶＣ
ＯＣＫを出力しなければならない。すなわち、分周回路
８０は、発振クロックＶＣＯＣＫを、上記した発振周波
数を有する発振クロックＰＬＣＫとして出力できるよう
に、分周比を設定しなければならない。
【０１１４】よって、図９に示すように、ＤＬＬ回路５
１の可変遅延段２７が、電流制御発振器１６の電流制御
回路２５によって制御され、可変遅延段２７を可変遅延
段２３と同様な構成にした場合、電流制御発振器１６の
各可変遅延段２３の遅延量とＤＬＬ回路５１の各可変遅
延段２７とは等しくなるため、ＤＬＬ回路５１の各可変
遅延段２７は、上記したように発振クロックＰＬＣＫの
発振周波数以上の周波数、すなわちより小さい遅延量に
設定されることになる。
【０１１５】ここで、図９に示すように、実施の形態２
において説明した例と同様に、電圧制御発振器１６が５
つの可変遅延段２３によって構成され、発振クロックＶ
ＣＯＣＫが発振クロックＰＬＣＫの２倍の周波数で発振
した場合、たとえば、ＤＬＬ回路６１を２０個の可変遅
延段２７で構成し、クロックの極性を併せるために、セ
レクタ５２に偶数段の可変遅延段２７から出力された遅
延信号を各々入力すると、発振クロックＰＬＣＫの一周
期に相当する時間を１０分割して得られる１０ステップ
の遅延量として調整可能な遅延信号ＰＬＤＴＤを得るこ
とができる。
【０１１６】図１０は、実施の形態４にかかるデータＰ
ＬＬ回路の動作を説明するためのタイミングチャートで
ある。図１０（ａ）は、ＤＬＬ回路５１が上記したよう
に１０ステップの遅延量の設定を可能にした構成である
場合において、まず、セレクタ５２が第１０段目の可変
遅延段２７の出力を出力段２８に入力して得られた遅延
信号ＰＬＤＴＤに対し、同期動作を開始しようとする状
態、すなわち位相ロック前の状態を示している。
【０１１７】そして、図１０（ｂ）は、図１０（ａ）に
示した状態に対して、位相比較回路１１、チャージポン
プ１４、ローパスフィルタ１５および電圧制御発振器１
６から構成されるＰＬＬループによる位相ロックが完了
した状態を示している。実施の形態４にかかる位相比較
回路およびデータＰＬＬ回路においては、この状態で、
さらに、上記したセレクタ５２に入力する遅延選択信号
を適宜変更することによって、図１０（ｂ）に示すよう
に、遅延信号ＰＬＤＴＤの位相を、最大４ステップ分進
めることまたは最大５ステップ分遅らせることが可能に
なる。
【０１１８】このように、位相比較回路１１において、
図２に示したＤフリップフロップＦ２１のクロック入力
（Ｔ）の前段（すなわち電圧制御発振器１６の後段）に
分周回路８０を設け、電圧制御発振器１６が、その発振
クロックＰＬＣＫの発振周波数以上の周波数で発振クロ
ックＶＣＯＣＫを出力しているので、実施の形態２に示
したＤＬＬ回路５１よりも、入力データＰＬＤＴに対し
てより高分解な位相調整をおこなうことが可能になる。
【０１１９】なお、分周回路８０は、位相比較回路１１
に含めずに、データＰＬＬ回路１０の構成要素として、
電圧制御発振器１６と位相比較回路１１との間の負帰還
ループに挿入してもよい。
【０１２０】以上に説明したとおり、実施の形態４にか
かるデータＰＬＬ回路によれば、電圧制御発振器１６の
電流制御回路２５によって供給される遅延制御電流に応
じて遅延制御されるＤＬＬ回路５１、セレクタ５２、Ｄ
フリップフロップＦ２１および位相比較器２２を備え、
入力データＰＬＤＴをＤＬＬ回路６１に入力することで
得られる遅延信号ＰＬＤＴＤと、電圧制御発振器１６か
ら分周回路８０を介して出力される発振クロックＰＬＣ
Ｋの立ち上がりエッジによって入力データＰＬＤＴをラ
ッチするＤフリップフロップＦ２１から得られる遅延信
号ＰＬＤＴＬと、を位相比較器２２に入力することで、
これら遅延信号の位相比較および周波数比較をおこなう
とともに、セレクタ５２がＤＬＬ回路６１の各可変遅延
段２７の出力のうちの一つを選択して出力段２８に入力
し、さらに、電圧制御発振器１６から出力される発振ク
ロックＶＣＯＣＫは、所定の発振周波数を有する発振ク
ロックＰＬＣＫの発振周波数以上の周波数で発振するの
で、ＤＬＬ回路の各可変遅延段の遅延量もまた小さくな
り、入力データＰＬＤＴを発振クロックＰＬＣＫの立ち
上がりで取り込む際、これらのエッジ間の位相マージン
が最大となるように遅延信号ＰＬＤＴＬの位相をより高
分解に調整すること、すなわちＤフリップフロップＦ２
１によって入力データＰＬＤＴをラッチするまでに十分
な時間を得ることができ、これによりジッタやオフセッ
トの影響が低減されて、安定な同期動作をおこなうこと
が可能となる。
【０１２１】
【発明の効果】以上、説明したとおり、この発明によれ
ば、ＤＬＬ回路等の遅延手段が、電圧制御発振器の発振
周波数に応じた遅延量により、再生信号等の入力データ
を遅延させて第１の遅延信号を出力し、また、Ｄフリッ
プフロップ等のラッチ手段によって、電圧制御発振器か
ら出力される発振クロックに基づいて入力データをラッ
チして第２の遅延信号を出力し、これら第１の遅延信号
と第２の遅延信号とを位相比較手段によって位相比較す
るので、入力データに対し、電圧制御発振器の発振周波
数に比例した遅延を与えることができ、たとえば、遅延
手段の遅延量を、発振クロックの半周期になるように設
定することで、入力データを発振クロックの立ち上がり
で取り込む際、最大の位相マージンを稼ぐことができる
ので、ラッチ手段によって入力データをラッチするまで
に十分な時間を得ることができ、これによりジッタやオ
フセットの影響が低減され、安定な同期動作をおこなう
ことができる。
【０１２２】つぎの発明によれば、遅延手段が、電圧制
御発振器を構成する第１の可変遅延段と同一構成および
同一特性の第２の可変遅延段を複数縦列接続して備え、
電圧制御発振器において第１の可変遅延段のスイッチ部
に供給される遅延制御電流を、第２の可変遅延段のスイ
ッチ部に入力する遅延制御電流として、共通に利用して
いるので、入力データに対し、電圧制御発振器の発振周
波数に比例した遅延を与えることができ、入力データの
変動に対しても安定に追従することが可能となる。
【０１２３】つぎの発明によれば、第２の可変遅延段の
数が、電圧制御発振器を構成する第１の可変遅延段の数
の整数倍であるため、遅延手段によって与えられる遅延
量を、電圧制御発振器の発振周期の約数に設定すること
ができ、入力データの変動に対しても安定に追従するこ
とが可能となるとともに、遅延制御をより簡易にするこ
とができる。
【０１２４】つぎの発明によれば、位相比較手段が、第
１の遅延信号と第２の遅延信号との位相比較と周波数比
較とを同時におこなうので、新たに周波数比較回路を設
ける必要がなく、回路構成を簡略化することができる。
【０１２５】つぎの発明によれば、位相比較手段が、第
１の遅延信号の新たな立ち上がりエッジの発生から第２
の遅延信号の新たな立ち上がりエッジが発生するまでの
間に限り、電圧制御発振器の発振クロックの周波数を高
くすることを示す信号を出力し、第２の遅延信号の新た
な立ち上がりエッジの発生から第１の遅延信号の新たな
立ち上がりエッジが発生するまでの間に限り、電圧制御
発振器の発振クロックの周波数を低くすることを示す信
号を出力するので、位相ロック状態において、この位相
比較回路から信号が出力されることがなく、ジッタやオ
フセットの影響を低減することができる。
【０１２６】つぎの発明によれば、選択手段によって、
第２の可変遅延段の出力のうちの一つを選択し、この選
択された第２の可変遅延段の出力が第１の遅延信号とし
て出力されるので、遅延量を制御することができる。
【０１２７】つぎの発明によれば、選択手段が、複数の
第２の可変遅延段のうち、偶数段の第２の可変遅延段の
出力のみを入力するので、クロックの極性を考慮した適
切な遅延制御が可能となる。
【０１２８】つぎの発明によれば、第２の可変遅延段の
スイッチ部のトランジスタサイズが、第１の可変遅延段
のスイッチ部のトランジスタサイズの整数倍となるよう
に設計されているので、このトランジスタサイズの違い
によって、電圧制御発振器の発振周期の約数を単位とし
た遅延制御が可能となる。
【０１２９】つぎの発明によれば、発振クロックを分周
する分周手段を備え、前記ラッチ手段は、発振クロック
に代えて、この分周手段から出力される分周結果に基づ
いてラッチするので、電圧制御発振器の発振周波数を高
くすることができ、これにともなって、遅延手段におけ
る遅延量の制御単位を小さくすることができる。
【図面の簡単な説明】
【図１】 実施の形態１にかかるデータＰＬＬ回路の概
略構成を示すブロック図である。
【図２】 実施の形態１にかかるデータＰＬＬ回路にお
いて、位相比較回路の回路構成を示すブロック図であ
る。
【図３】 実施の形態１にかかるデータＰＬＬ回路にお
いて、ＤＬＬ回路の内部構成を示す回路図である。
【図４】 実施の形態１にかかるデータＰＬＬ回路の動
作を説明するためのタイミングチャートである。
【図５】 実施の形態２にかかる位相比較回路におい
て、ＤＬＬ回路の内部構成を示す回路図である。
【図６】 実施の形態２にかかるデータＰＬＬ回路の動
作を説明するためのタイミングチャートである。
【図７】 実施の形態３にかかるデータＰＬＬ回路にお
いて、ＤＬＬ回路の内部構成を示す回路図である。
【図８】 実施の形態３にかかるデータＰＬＬ回路の動
作を説明するためのタイミングチャートである。
【図９】 実施の形態４にかかるデータＰＬＬ回路にお
いて、ＤＬＬ回路の回路図と分周回路を示す図である。
【図１０】 実施の形態４にかかるデータＰＬＬ回路の
動作を説明するためのタイミングチャートである。
【図１１】 従来におけるデータＰＬＬ回路の概略構成
を示すブロック図である。
【図１２】 従来におけるデータＰＬＬ回路において位
相比較回路の内部構成を示す回路図である。
【図１３】 従来におけるデータＰＬＬ回路の動作を説
明するためのタイミングチャートである。
【符号の説明】
１０ データＰＬＬ回路、１１ 位相比較回路、１４
チャージポンプ、１５ローパスフィルタ、１６ 電圧制
御発振器、２１，５１，６１ ＤＬＬ回路、５２ セレ
クタ。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 入力データに対し、電圧制御発振器の発
    振周波数に応じた遅延量の第１の遅延信号を出力する遅
    延手段と、 前記入力データを前記電圧制御発振器から出力される発
    振クロックに基づいてラッチすることで第２の遅延信号
    を出力するラッチ手段と、 前記第１の遅延信号と前記第２の遅延信号とを位相比較
    する位相比較手段と、 を備えたことを特徴とするデータＰＬＬ回路。
  2. 【請求項２】 前記遅延手段は、前記電圧制御発振器を
    構成する可変遅延段（第１の可変遅延段）と同一の可変
    遅延段（第２の可変遅延段）を複数縦列接続して備え、
    前記第２の可変遅延段のスイッチ部に、前記電圧制御発
    振器において前記第１の可変遅延段のスイッチ部に供給
    される遅延制御電流を入力することを特徴とする請求項
    １に記載のデータＰＬＬ回路。
  3. 【請求項３】 前記第２の可変遅延段の数は、前記電圧
    制御発振器を構成する前記第１の可変遅延段の数の整数
    倍であることを特徴とする請求項１または２に記載のデ
    ータＰＬＬ回路。
  4. 【請求項４】 前記位相比較手段は、前記第１の遅延信
    号と前記第２の遅延信号との周波数比較をも同時におこ
    なうことを特徴とする請求項１、２または３に記載のデ
    ータＰＬＬ回路。
  5. 【請求項５】 前記位相比較手段は、前記第１の遅延信
    号の新たな立ち上がりエッジの発生から前記第２の遅延
    信号の新たな立ち上がりエッジが発生するまでの間、前
    記電圧制御発振器の発振クロックの周波数を高くするこ
    とを示す信号を出力し、前記第２の遅延信号の新たな立
    ち上がりエッジの発生から前記第１の遅延信号の新たな
    立ち上がりエッジが発生するまでの間、前記電圧制御発
    振器の発振クロックの周波数を低くすることを示す信号
    を出力することを特徴とする請求項１〜４のいずれか一
    つに記載のデータＰＬＬ回路。
  6. 【請求項６】 複数の前記第２の可変遅延段の出力を入
    力し、入力した第２の可変遅延段の出力のうちの一つを
    選択する選択手段を備え、前記遅延手段は、前記選択手
    段によって選択された第２の可変遅延段の出力を前記第
    １の遅延信号として出力することを特徴とする請求項１
    〜５のいずれか一つに記載のデータＰＬＬ回路。
  7. 【請求項７】 前記選択手段は、複数の前記第２の可変
    遅延段のうち、偶数段の第２の可変遅延段の出力のみを
    入力することを特徴とする請求項６に記載のデータＰＬ
    Ｌ回路。
  8. 【請求項８】 前記第２の可変遅延段のスイッチ部のト
    ランジスタサイズは、前記第１の可変遅延段のスイッチ
    部のトランジスタサイズの整数倍となるように設計され
    ていることを特徴とする請求項１〜７のいずれか一つに
    記載のデータＰＬＬ回路。
  9. 【請求項９】 さらに、前記発振クロックを分周する分
    周手段を備え、前記ラッチ手段は、前記発振クロックに
    代えて、前記分周手段から出力される分周結果に基づい
    てラッチすることを特徴とする請求項１〜８のいずれか
    一つに記載のデータＰＬＬ回路。
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