CN110112149A - 阵列基板检测键及显示面板 - Google Patents
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Abstract
本发明提供一种阵列基板检测键及其显示面板。阵列基板检测键由下至上依次包括玻璃基板、多缓冲层、栅极绝缘层、栅极层、源漏电极层、氧化铟锡层以及平坦有机层；其中，还包括半导体层，所述半导体层设于所述多缓冲层与栅极绝缘层之间，其能够吸收部分静电对电能消耗防止所述阵列基板检测键被炸伤。显示面板包括上述阵列基板检测键。本发明通过增加所述半导体层，可增大所述阵列基板检测键的阻值，及时防止轻微的静电放电(ESD)的影响，并且所述半导体层能在阵列基板的制程中对轻微的静电放电(ESD)进行吸收和电能消耗，即所述半导体层作为电阻来降低电势差，从而减少静电击伤的概率，从而降低所述阵列基板检测键被炸伤的风险。
Description
技术领域
本发明涉及显示领域，尤其涉及一种阵列基板检测键及显示面板。
背景技术
针对阵列基板电性监控的现有方法为在阵列基板制作的同时在其周边同时制作测试元件组合(Test Element Group，TEG)中的检测键(Test Key)，通过对阵列基板施加电压，并在检测键处测量方块电阻，用电压值除以电阻值可得到电流值，即可检测阵列基板的电流值变化曲线，通过对比分析可得出阵列基板的均匀性等特性，进而可了解阵列基板的品质。
请参阅图1所示，为现有阵列基板检测键的平面图，所述阵列基板检测键200在其中部开设有由上至下贯通所述阵列基板检测键200的测试槽210，通过在所述测试槽210内连接探针来测量电阻值。
请参阅图2所示，为图1所示阵列基板检测键沿A-A方向的局部结构剖面图，所述测试区210包括由下至上依次层叠设置的玻璃基板211、多缓冲层212、栅极绝缘层213、栅极层214、源漏电极层215、氧化铟锡层216和平坦有机层217；所述测试槽210贯穿所述平坦有机层217并使所述氧化铟锡层216裸露在测试槽210内，实现探针与所述氧化铟锡层216电连接，所述氧化铟锡层216与所述源漏电极层215、所述栅极层214电性连接，从而可实现电路导通。
但随着低温多晶硅(LTPS)面板的逐渐普及，阵列基板的电路设计也越来越精细化，阵列基板需要进行9到14道制程，在复杂制程下难免出现轻微的静电放电(ESD)会对检测键炸伤的现象，尤其是对阵列基板检测键的栅极绝缘层213炸伤最为突出，导致在电性监控中产生测量值异常，不能正确反馈阵列基板的特性。
发明内容
本发明的目的在于，提供一种阵列基板检测键及显示面板，解决了检测键防静电弱从而导致所述阵列基板检测键炸伤而无法用于监控的技术问题，保证所述阵列基板检测键正常测试。
为了解决上述问题，本发明中提供一种阵列基板检测键，由下至上依次包括玻璃基板、多缓冲层、栅极绝缘层、栅极层、源漏电极层、氧化铟锡层以及平坦有机层；其中，还包括半导体层，所述半导体层设于所述多缓冲层与栅极绝缘层之间，能够吸收部分静电对电能消耗防止所述阵列基板检测键被炸伤；所述平坦有机层开设有一凹槽，所述凹槽贯穿所述平坦有机层并使所述氧化铟锡层裸露于凹槽内；所述氧化铟锡层、所述源漏电极层和所述栅极层电性连接。
进一步地，所述半导体层的厚度小于
进一步地，所述半导体层的材料包括多晶硅。
进一步地，所述多晶硅经注入磷离子进行掺杂处理。
进一步地，所述多晶硅经注入硼离子进行掺杂处理。
进一步地，所述多晶硅经注入铬离子进行掺杂处理。
进一步地，所述半导体层的电阻值范围为108Ω-1012Ω。
进一步地，所述多缓冲层包括层叠设置的遮光层、第一缓冲层和第二缓冲层。具体的，所述第一缓冲层位于所述遮光层上；所述第二缓冲层位于所述第一缓冲层背离所述遮光层上。
进一步地，所述第一缓冲层或所述第二缓冲层的材料包括SiNx或SiOx。
本发明还提供一种显示面板，包括所述阵列基板检测键。
本发明的有益效果是：提供一种阵列基板检测键及其显示面板，本发明通过在所述多缓冲层与栅极绝缘层之间增加半导体层，增大了所述阵列基板检测键的阻值，及时防止轻微的静电放电(ESD)的影响，并且所述半导体层能在阵列基板的制程中对轻微的静电放电(ESD)进行吸收和电能消耗，即所述半导体层作为电阻来降低电势差，从而减少静电击伤的概率，从而降低所述阵列基板检测键被炸伤的风险。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有阵列基板检测键的平面图；
图2为图1中沿A-A方向的截面图；
图3为本发明实施例中一种阵列基板检测键的平面图；
图4为图3中沿B-B方向的截面图；
图5为本发明实施例中所述多缓冲层的结构示意图。
图中部件标识如下：
100、阵列基板检测键,10、凹槽,
11、玻璃基板，12、多缓冲层，13、半导体层，14、栅极绝缘层，
15、栅极层，16、源漏电极层，17、氧化铟锡层，18、平坦有机层，
121、遮光层，122、第一缓冲层,123、第二缓冲层。
具体实施方式
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
请参阅图3、图4所示，本发明一实施例中，本发明中提供一种阵列基板检测键100用于测试阵列基板的电阻值，所述阵列基板检测键100由下至上依次包括层叠设置的玻璃基板11、多缓冲层12、半导体层13、栅极绝缘层14、栅极层15、源漏电极层16、氧化铟锡层17和平坦有机层18。具体的，所述多缓冲层12设于所述玻璃基板11上；所述半导体层13设于所述多缓冲层12上；所述栅极绝缘层14设于半导体层13上；所述栅极层15设于所述栅极绝缘层14上；所述源漏电极层16设于所述栅极层15上；所述氧化铟锡层17设于所述源漏电极层16上；所述平坦有机层18设于所述氧化铟锡层17上。所述半导体层13能够吸收阵列基板在制作过程中产生的部分静电，所述半导体层13具有较高的电阻值，所述半导体层13的电阻值范围为108Ω-1012Ω，能对电能消耗防止所述阵列基板检测键100被炸伤。所述半导体层13可增大所述阵列基板检测键100的阻值，及时防止轻微的静电放电(ESD)的影响，并且所述半导体层13能在阵列基板的制程中对轻微的静电放电(ESD)进行吸收和电能消耗，即所述半导体层13作为电阻来降低电势差，从而减少静电击伤的概率，从而降低所述阵列基板检测键100被炸伤的风险。
其中，所述平坦有机层18开设有一凹槽10，所述凹槽贯穿所述平坦有机层18并使所述氧化铟锡层17裸露在凹槽10内。通过在所述凹槽10内连接探针来测量电阻值，探针可电连接所述氧化铟锡层17，所述氧化铟锡层17与所述源漏电极层16和所述栅极层15电性连接。具体的，通过对阵列基板施加电压，并在所述阵列基板检测键100的所述凹槽处测量方块电阻，用电压值除以电阻值可得到电流值，即可检测阵列基板的电流值变化曲线，通过对比分析可得出阵列基板的均匀性等特性，进而可了解阵列基板的品质。
本发明通过增加所述半导体层13，增大了所述阵列基板检测键100的阻值，及时防止轻微的静电放电(ESD)的影响，并且所述半导体层13能在阵列基板的制程中对轻微的静电放电(ESD)进行吸收和电能消耗，即所述半导体层13作为电阻来降低电势差，从而减少静电击伤的概率，从而降低所述阵列基板检测键100被炸伤的风险。
在本实施例中，所述半导体层13的厚度小于
在本实施例中，所述半导体层13的材料为半导体，所述半导体层13通过化学气相沉积方式制作，所述半导体层13的材料包括多晶硅。
优选的，所述多晶硅经注入磷离子进行掺杂处理，形成P型多晶硅。
优选的，所述多晶硅经注入硼离子进行掺杂处理，形成N型多晶硅。
优选的，所述多晶硅经注入铬离子进行掺杂处理。
请参阅图5所示，在本实施例中，所述多缓冲层12包括层叠设置的遮光层121、第一缓冲层122和第二缓冲层123。具体的，所述第一缓冲层122位于所述遮光层121上；所述第二缓冲层123位于所述第一缓冲层122背离所述遮光层121上。
在本实施例中，所述第一缓冲层或所述第二缓冲层的材料包括SiNx或SiOx。优选的，所述第一缓冲层的材料为SiNx，所述第二缓冲层的材料为SiOx。
在本实施例中，所述栅极绝缘层14的材料包括SiOx。
本发明还提供一种显示面板，包括所述阵列基板检测键100。
在使用时，可通过在所述阵列基板检测键100所在的显示面板上施加一个电压U，在所述凹槽内裸露的所述氧化铟锡层17分别连接探针来测量阵列基板的电阻值R,通过计算U/R可知通过所述阵列基板检测键100的电流I，即为通过所述阵列基板检测键100所在的显示面板的电流I。通过统计所述电流I随时间变化的曲线，并与标准变化曲线对比可知所述显示面板通过的电流I变化是否正常，尤其是通过对比所述电流I的最大趋向值，即可推知所述显示面板的所述阵列基板部分的均匀性是否良好，从而可判断所述显示面板的寿命长短。另外，所述电阻值R为方块电阻，其测量方式为现有技术，在此不做赘述。通过所述电阻值R也可推算得知所述面板的厚度范围，其也为现有技术，在此不做赘述。
本发明的有益效果是：提供一种阵列基板检测键及其显示面板，本发明通过增加所述半导体层，可增大所述阵列基板检测键的阻值，及时防止轻微的静电放电(ESD)的影响，并且所述半导体层能在阵列基板的制程中对轻微的静电放电(ESD)进行吸收和电能消耗，即所述半导体层作为电阻来降低电势差，从而减少静电击伤的概率，从而降低所述阵列基板检测键被炸伤的风险。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.一种阵列基板检测键，由下至上依次包括玻璃基板、多缓冲层、栅极绝缘层、栅极层、源漏电极层、氧化铟锡层以及平坦有机层；
其特征在于，还包括半导体层，所述半导体层设于所述多缓冲层与栅极绝缘层之间，其能够吸收部分静电对电能消耗防止所述阵列基板检测键被炸伤；
其中，所述平坦有机层开设有一凹槽，所述凹槽贯穿所述平坦有机层并使所述氧化铟锡层裸露于凹槽内；所述氧化铟锡层、所述源漏电极层和所述栅极层电性连接。
2.根据权利要求1所述的阵列基板检测键，其特征在于，所述半导体层的厚度小于
3.根据权利要求1所述的阵列基板检测键，其特征在于，所述半导体层的材料包括多晶硅。
4.根据权利要求3所述的阵列基板检测键，其特征在于，所述多晶硅经注入磷离子进行掺杂处理。
5.根据权利要求3所述的阵列基板检测键，其特征在于，所述多晶硅经注入硼离子进行掺杂处理。
6.根据权利要求3所述的阵列基板检测键，其特征在于，所述多晶硅经注入铬离子进行掺杂处理。
7.根据权利要求1所述的阵列基板检测键，其特征在于，所述半导体层的电阻值范围为108Ω-1012Ω。
8.根据权利要求1所述的阵列基板检测键，其特征在于，
所述多缓冲层包括：
遮光层；
第一缓冲层，位于所述遮光层上；以及
第二缓冲层，位于所述第一缓冲层背离所述遮光层上。
9.根据权利要求7所述的阵列基板检测键，其特征在于，所述第一缓冲层或所述第二缓冲层的材料包括SiNx或SiOx。
10.一种显示面板，包括至少一权利要求1-9任一项所述的阵列基板检测键。
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