[go: up one dir, main page]

CN109841535B - 阵列基板及其制备方法、显示面板、显示装置 - Google Patents

阵列基板及其制备方法、显示面板、显示装置 Download PDF

Info

Publication number
CN109841535B
CN109841535B CN201910100367.3A CN201910100367A CN109841535B CN 109841535 B CN109841535 B CN 109841535B CN 201910100367 A CN201910100367 A CN 201910100367A CN 109841535 B CN109841535 B CN 109841535B
Authority
CN
China
Prior art keywords
test
layer
conductor layer
base substrate
array substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910100367.3A
Other languages
English (en)
Other versions
CN109841535A (zh
Inventor
王海涛
李广耀
汪军
王庆贺
王东方
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Hefei Xinsheng Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Hefei Xinsheng Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Hefei Xinsheng Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201910100367.3A priority Critical patent/CN109841535B/zh
Publication of CN109841535A publication Critical patent/CN109841535A/zh
Priority to US16/694,831 priority patent/US11631619B2/en
Application granted granted Critical
Publication of CN109841535B publication Critical patent/CN109841535B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6723—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device having light shields
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H10D86/443—Interconnections, e.g. scanning lines adapted for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Automation & Control Theory (AREA)
  • Liquid Crystal (AREA)
  • Theoretical Computer Science (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

本发明涉及显示技术领域，提出一种阵列基板及其制备方法、显示面板。该阵列基板包括多个第一测试单元以及多个测试引线，多个第一测试单元设于衬底基板之上；多个测试引线设于衬底基板之上，各个测试引线一一对应的连接于第一测试单元，至少两个测试引线位于不同层。使测试引线之间的间隔距离加大，而且设置在同一层的测试引线之间的间隔距离也加大，测试引线之间不容易产生短路不良。

Description

阵列基板及其制备方法、显示面板、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板及阵列基板的制备方法、安装有该阵列基板的显示面板、安装有该显示面板的显示装置。
背景技术
在显示面板的产品制造阶段，为监控和检测显示面板的有效显示区(AA区，ActiveArea)的电学不良(如信号断线或短路等)，会在显示面板的非显示区域设计一些测试元件组，这些测试元件组用于测试显示面板中的AA区画面显示效果以及栅极、源漏极层金属线之间的电阻等。
参照图1所示的现有的在阵列基板的非显示区域设计的测试单元的结构示意图。测试单元1多达十个，因此引线2较为密集、间隔较窄，引线2之间容易产生短路不良；而且在测试加压过程，加压信号不稳定或是瞬间过大时，测试单元1易产生静电击穿而烧毁，导致无法后续测试。
因此，有必要研究一种新的阵列基板及阵列基板的制备方法、安装有该阵列基板的显示面板、安装有该显示面板的显示装置。
所述背景技术部分公开的上述信息仅用于加强对本发明的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本发明的目的在于克服上述现有技术的引线之间容易产生短路的不足，提供一种引线之间不容易产生短路的阵列基板及阵列基板的制备方法、安装有该阵列基板的显示面板、安装有该显示面板的显示装置。
本发明的额外方面和优点将部分地在下面的描述中阐述，并且部分地将从描述中变得显然，或者可以通过本发明的实践而习得。
根据本公开的一个方面，提供一种阵列基板，包括：
多个第一测试单元，设于衬底基板之上；
多个测试引线，设于所述衬底基板之上，各个所述测试引线一一对应的连接于所述第一测试单元，至少两个所述测试引线位于不同层。
在本公开的一种示例性实施例中，所述测试引线包括第一测试引线、第二测试引线以及第三测试引线中的至少两种；
所述第一测试引线，与金属层同层设置且材质相同；
所述第二测试引线，与栅极同层设置且材质相同；
所述第三测试引线，与源漏极同层设置且材质相同。
在本公开的一种示例性实施例中，所述阵列基板还包括：
多个第二测试单元，设于所述衬底基板之上；
多个连接导线，设于所述衬底基板之上，各个所述连接导线一一对应的连接于所述第一测试单元与所述第二测试单元之间。
在本公开的一种示例性实施例中，所述连接导线与电极层同层设置且材质相同。
在本公开的一种示例性实施例中，所述第二测试单元包括：
第一检测导体层，设于所述衬底基板之上，所述第一检测导体层与金属层同层设置且材质相同；
缓冲层，设于所述第一检测导体层的背离所述衬底基板的一面，所述缓冲层上设置有第一通孔；
层间介电层，设于所述缓冲层的背离所述衬底基板的一面，所述层间介电层上设置有第二通孔；
第二检测导体层，设于所述层间介电层的背离所述衬底基板的一面，所述第二检测导体层通过所述第一通孔以及所述第二通孔与所述第一检测导体层连接，所述第二检测导体层与源漏极同层设置且材质相同。
在本公开的一种示例性实施例中，所述阵列基板还包括：
多个静电环，各个所述静电环与部分所述第二测试单元一一对应连接，多个所述静电环均连接至静电测试单元。
在本公开的一种示例性实施例中，所述第一测试单元包括：
第一测试导体层，设于所述衬底基板之上，所述第一测试导体层与栅极同层设置且材质相同；
层间介电层，设于所述第一测试导体层的背离所述衬底基板的一面，所述层间介电层上设置有第一过孔；
第二测试导体层，设于所述层间介电层的背离所述衬底基板的一面，所述第二测试导体层通过所述第一过孔与所述第一测试导体层连接，所述第二测试导体层与源漏极同层设置且材质相同。
根据本公开的一个方面，提供一种阵列基板的制备方法，包括：
在衬底基板上形成多个第一测试单元以及多个测试引线，使各个所述测试引线一一对应的连接于所述第一测试单元，至少两个所述测试引线位于不同层。
在本公开的一种示例性实施例中，在衬底基板上形成多个第一测试单元以及多个测试引线，包括：
在所述衬底基板之上形成金属材质层，并对所述金属材质层进行图案化处理形成金属层以及第一测试引线；
在所述金属层以及第一测试引线的背离所述衬底基板的一面形成缓冲层；
在所述缓冲层的背离所述衬底基板的一面形成栅极材质层，并对所述栅极材质层进行图案化处理形成栅极、第一测试导体层以及第二测试引线；
在所述栅极、第一测试导体层以及第二测试引线的背离所述衬底基板的一面形成层间介电层，并对所述层间介电层进行图案化处理形成多个第一过孔；
在所述层间介电层的背离所述衬底基板的一面形成源漏极材质层，并对所述源漏极材质层行图案化处理形成源漏极、第二测试导体层以及第三测试引线；
其中，所述第二测试导体层通过所述第一过孔与所述第一测试导体层连接形成所述第一测试单元。
在本公开的一种示例性实施例中，所述制备方法还包括：
在所述衬底基板上形成金属层以及第一测试引线的同时，形成第一检测导体层；
形成层间介电层后对所述层间介电层进行图案化处理形成第二通孔，并对所述缓冲层进行图案化处理形成第一通孔；
在形成所述源漏极、第二测试导体层以及第三测试引线的同时，形成第二检测导体层，所述第二检测导体层通过所述第一通孔以及第二通孔与所述第一检测导体层连接形成第二测试单元。
在本公开的一种示例性实施例中，所述制备方法还包括：
在所述源漏极、第二测试导体层以及多个第三测试引线的背离所述衬底基板的一面形成保护层，并对所述保护层进行图案化处理形成第二过孔以及第三通孔；
在所述保护层上形成电极材质层，并对所述电极材质层进图案化处理形成电极以及连接导线，所述连接导线通过第二过孔与所述第二测试导体层连接且通过第三通孔与所述第二检测导体层连接。
在本公开的一种示例性实施例中，所述制备方法还包括：
在形成所述第一测试单元以及第二测试单元的同时形成多个静电环，各个所述静电环与部分所述第二测试单元一一对应连接，多个所述静电环均连接至静电测试单元。
根据本公开的一个方面，提供一种显示面板，包括：
上述任意一项所述的阵列基板。
根据本公开的一个方面，提供一种显示装置，包括：
上述所述的显示面板。
由上述技术方案可知，本发明具备以下优点和积极效果中的至少之一：
本发明的阵列基板，在衬底基板之上设置有多个第一测试单元和多个测试引线，各个测试引线一一对应的连接于第一测试单元，至少两个测试引线位于不同层，使测试引线之间的间隔距离加大，而且设置在同一层的测试引线之间的间隔距离也加大，测试引线之间不容易产生短路不良。
附图说明
通过参照附图详细描述其示例实施方式，本发明的上述和其它特征及优点将变得更加明显。
图1是现有的在阵列基板的非显示区域设计的测试单元的结构示意图；
图2是本发明阵列基板一示例实施方式的结构示意图；
图3是按照图2中的A-A剖切后的结构示意图；
图4是按照图2中的B-B剖切后的结构示意图；
图5是图2中的静电环的结构示意图；
图6是图5的剖面结构示意图。
图中主要元件附图标记说明如下：
现有技术中：1、测试单元；2、引线；
本发明中：1、连接导线；
2、测试引线；21、第一测试引线；22、第二测试引线；23、第三测试引线；
3、第一测试单元；31、第一测试导体层；32、第二测试导体层；33、第一静电测试单元；34、第一电源测试单元；35、第一备用测试单元；36、第一感测晶体管测试单元；
4、第二测试单元；41、第一检测导体层；42、第二检测导体层；43、第二静电测试单元；44、第二电源测试单元；45、第二备用测试单元；46、第二感测晶体管测试单元；
5、静电环；51、有源层；52、栅极；53、源极；54、漏极；55、栅极绝缘层；
6、衬底基板；7、缓冲层；8、层间介电层；9、保护层；10、栅极连接线；12、源漏极连接线；13、贯穿孔。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
本发明首先提供了一种阵列基板，参照图2所示的本发明阵列基板一示例实施方式的结构示意图，该阵列基板可以包括多个第一测试单元3、多个测试引线2、多个第二测试单元4、多个连接导线1以及多个静电环5；多个第一测试单元3设于衬底基板6之上；多个测试引线2设于所述衬底基板6之上，各个所述测试引线2一一对应的连接于所述第一测试单元3，至少两个所述测试引线2位于不同层。
不同的测试单元通过各自的测试引线连接至显示区域的不同的待测试导线(例如，红色像素的源漏极、白色像素的源漏极、蓝色像素的源漏极、绿色像素的源漏极、传感器、电源线等等)。测试时，将外部的信号施加单元连接至测试单元，通过信号施加单元给测试单元施加测试信号，测试信号通过测试单元以及测试引线传输至不同的待测试导线，以检测不同的待测试导线是否产生断路、短路等异常。
在本示例实施方式中，共有十个第一测试单元3，每个第一测试单元3需要一个测试引线2，即需要十个测试引线2。十个第一测试单元3可以包括第一静电测试单元33、第一电源测试单元34、第一备用测试单元35、第一感测晶体管测试单元36等等。当然，第一测试单元3的个数可以少于十个或多于十个，测试引线2的个数与第一测试单元3的个数相同即可，此处不做特殊限定。
参照图3所示的按照图2中的A-A剖切后的结构示意图。在本示例实施方式中，测试引线2可以包括四个第一测试引线21、三个第二测试引线22以及三个第三测试引线23，而且第一测试引线21、第二测试引线22以及第三测试引线23依次排列设置，即十个测试引线2的排列为第一测试引线21、第二测试引线22、第三测试引线23、第一测试引线21、第二测试引线22、第三测试引线23、第一测试引线21、第二测试引线22、第三测试引线23、第一测试引线21。金属层可以为遮光层，即第一测试引线21与遮光层通过同一次构图工艺形成，第一测试引线21位于衬底基板6和缓冲层7之间；第二测试引线22与栅极52通过同一次构图工艺形成，第二测试引线22位于缓冲层7和层间介电层8之间；第三测试引线23与源漏极54通过同一次构图工艺形成，第三测试引线23位于层间介电层8和保护层9之间。如此设置使相邻两个测试引线2之间的间隔距离加大，而且使设置在同一层的测试引线2之间的间隔距离也加大，测试引线2之间不容易产生短路不良。
当然，在本发明的其他示例实施方式中，可以仅采用间隔设置的多个第一测试引线21和多个第二测试引线22，间隔设置的多个第二测试引线22和多个第三测试引线23，间隔设置的多个第一测试引线21和多个第三测试引线23。这样也可以保证相邻两个测试引线2位于不同层，使相邻两个测试引线2之间的间隔距离加大，而且使设置在同一层的测试引线2之间的间隔距离也加大，测试引线2之间不容易产生短路不良。还可以将十个测试引线2中相邻的五个设置在同一层，另外相邻的五个设置在同一层，这样在每一层设置的测试引线2的数量减少，相邻两个测试引线2之间的间隔距离加大，测试引线2之间不容易产生短路不良。需要说明的是，设置在同一层的测试引线2的数量不限于上述说明，可以多于五个或少于五个。
参照图2所示，在本示例实施方式中，阵列基板还可以包括十个第二测试单元4以及十个连接导线1。十个第二测试单元4以及十个连接导线1均设置在衬底基板6之上。十个第二测试单元4通过十个连接导线1一一对应的连接于第一测试单元3。十个第二测试单元4可以包括第二静电测试单元43、第二电源测试单元44、第二备用测试单元45、第二感测晶体管测试单元46等等。当然，第二测试单元4的个数可以少于十个或多于十个，只要第二测试单元4的个数与第一测试单元3的个数相同即可，连接导线1的个数与第一测试单元3的个数相同即可，此处不做特殊限定。
参照图4所示的按照图2中的B-B剖切后的结构示意图。图中I所指部分为第一测试单元3，H所指部分为第二测试单元4。
第一测试单元3可以包括第一测试导体层31、层间介电层8以及第二测试导体层32。第一测试导体层31设于衬底基板6之上，第一测试导体层31可以与栅极通过同一次构图工艺形成；层间介电层8设于第一测试导体层31的背离衬底基板6的一面，层间介电层8上设置有第一过孔；第二测试导体层32设于层间介电层8的背离衬底基板6的一面，第二测试导体层32通过第一过孔与第一测试导体层31连接，第二测试导体层32可以与源漏极通过同一次构图工艺形成。
第二测试单元4可以包括第一检测导体层41、缓冲层7、层间介电层8以及第二检测导体层42。第一检测导体层41设于衬底基板6之上，第一检测导体层41可以与遮光层通过同一次构图工艺形成；缓冲层7设于第一检测导体层41的背离衬底基板6的一面，缓冲层7上设置有第一通孔；层间介电层8设于缓冲层7的背离衬底基板6的一面，层间介电层8上设置有第二通孔，第二通孔与第一通孔正对设置，使第二通孔与第一通孔连通；第二检测导体层42设于层间介电层8的背离衬底基板6的一面，第二检测导体层42通过第一通孔以及第二通孔与第一检测导体层41连接，第二检测导体层42可以与源漏极通过同一次构图工艺形成，即在形成源漏极的同时形成第二测试导体层32和第二检测导体层42。
当然，第一检测导体层41可以与第一测试导体层31设置在同一层，即第一检测导体层41也可以与栅极通过同一次构图工艺形成；第一测试导体层31可以与第一检测导体层41设置在同一层，即第一测试导体层31也可以与遮光层通过同一次构图工艺形成。
在第二测试导体层32和第二检测导体层42之上设置有保护层9，在保护层9之上设置有连接导线1，连接导线1与阵列基板的电极层可以通过同一次构图工艺形成。
在测试加压过程，加压信号不稳定或是瞬间过大时，易产生静电击穿，将第一测试单元3烧毁，使第一测试导体层31和第二测试导体层32烧毁断开，在第一测试单元3损坏后，可以通过第二测试单元4继续进行测试。
参照图2所示，在本示例实施方式中，阵列基板还可以包括八个静电环5。八个静电环5一一对应的连接至除第二静电测试单元43以及第二备用测试单元45以外的八个第二测试单元4。当然，也可以设置九个静电环5，九个静电环5一一对应的连接至除第二静电测试单元43以外的九个第二测试单元4。因为除第二静电测试单元43以外的九个第二测试单元4的静电需要传输到第二静电测试单元43。
参照图5以及图6所示的图2中的静电环5的结构示意图。静电环5可以包括一薄膜晶体管，薄膜晶体管可以包括设置在衬底基板6之上的有源层51，在所述有源层51之上设置有栅极绝缘层55，在栅极绝缘层55之上设置有栅极52，在栅极52之上设置有层间介电层8，在层间介电层8上设置有贯穿孔13，在层间介电层8之上设置有源极53和漏极54，源极53和漏极54通过贯穿孔13与有源层51连接。在形成栅极52的同时形成栅极连接线10。除第二静电测试单元43以及第二备用测试单元45以外的八个第二测试单元4一一对应的通过栅极连接线10与静电环5中的源极53连接；在形成源漏极的同时形成源漏极连接线12，且该源漏极连接线12连接至静电测试单元，静电测试单元通过源漏极连接线12与静电环5中的漏极54连接，从而将除第二静电测试单元43以及第二备用测试单元45以外的八个第二测试单元4一一对应的连接至第二静电测试单元43。在测试或工艺过程中，一旦有静电产生，通过电容耦合作用迅速抬升静电环5的栅极52电压，迅速放电，大大降低静电产生的破坏作用。
进一步的，本发明还提供了一种阵列基板的制备方法，该制备方法可以包括：在衬底基板6上形成多个第一测试单元3以及多个测试引线2，使各个所述测试引线2一一对应的连接于所述第一测试单元3，至少两个所述测试引线2位于不同层。
在形成阵列基板的有效显示区的薄膜晶体管的同时会在非显示区域形成第一测试单元3、第二测试单元4、静电环5、测试引线2、连接第一测试单元3和第二测试单元4的连接导线1、连接第二测试单元4和静电环5的栅极连接线10和源漏极连接线12。不会增加掩模工艺，只是修改现有的掩模板的图案，工艺简单，生产成本低。
下面对该阵列基板形成过程进行详细说明。
在所述衬底基板6上形成金属材质层，并对所述金属材质层进行图案化处理在有效显示区形成金属层并在非显示区域形成第一测试引线21和第一检测导体层41，金属层可以作为遮光层。
在金属层、第一检测导体层41以及第一测试引线21的背离所述衬底基板6的一面形成缓冲层7。
在所述缓冲层7的背离所述衬底基板6的一面形成有源材质层，并对有源材质层进行图案化处理形成有效显示区的薄膜晶体管的有源层和非显示区域的静电环5的有源层51。
在有源层51的背离所述衬底基板6的一面形成栅极绝缘层。栅极绝缘层的材料可以为氧化硅、氮化硅、氮氧化硅等等。
在栅极绝缘层的背离所述衬底基板6的一面形成栅极材质层，对所述栅极材质层进行图案化处理在有效显示区形成栅极并在非显示区域形成第一测试导体层31、第二测试引线22、静电环5的栅极52以及连接第二测试单元4和静电环5的栅极连接线10。需要说明的是，栅极连接线10连接至除第二静电测试单元43以及第二备用测试单元45以外的八个第二测试单元4，因此，在第二静电测试单元43以及第二备用测试单元45处不需要形成栅极连接线10。
在第一测试导体层31、第二测试引线22以及栅极52的背离所述衬底基板6的一面形成层间介电层8，并对所述层间介电层8进行图案化处理形成在第一测试单元区域形成多个第一过孔，在第二测试单元区域形成多个第二通孔，并且在静电环区域形成多个贯穿孔13。然后对第二测试单元区域的缓冲层7进行图案化处理形成多个第一通孔，第二通孔与第一通孔一一对应的连通。
在层间介电层8的背离所述衬底基板6的一面形成源漏极材质层，对所述源漏极材质层行图案化处理在有效显示区形成源漏极并在非显示区域形成第二测试导体层32、第二检测导体层42、第三测试引线23以及源漏极连接线12，还形成静电环5的源极53和漏极54，静电环5的源极53和漏极54通过贯穿孔13与有源层51连接。需要说明的是，源漏极连接线12连接至第二静电测试单元43，因此，只需在第二静电测试单元43处形成源漏极连接线12，且该源漏极连接线12延伸至其余的第二测试单元4处，方便与其余的第二测试单元4连接的静电环5与源漏极连接线12连接。
第二测试导体层32通过第一过孔与第一测试导体层31连接形成第一测试单元3。第二检测导体层42通过第一通孔以及第二通孔与第一检测导体层41连接形成第二测试单元4。静电环5的源极53通过贯穿孔13与栅极连接线10连接，使八个静电环5一一对应的与除第二静电测试单元43以及第二备用测试单元45以外的八个第二测试单元4连接。静电环5的漏极54与源漏极连接线12连接，静电环5的漏极54与源漏极连接线12本身即为一体形成，使静电环5与第二静电测试单元43连接，可以将第一测试单元3、第二测试单元4产生的静电传输到静电测试单元。
在所述源漏极、第二测试导体层32以及多个第三测试引线23的背离所述衬底基板6的一面形成保护层9，并对所述保护层9进行图案化处理在第一测试单元区域形成第二过孔，在第二测试单元区域形成第三通孔。
在所述保护层9上形成电极材质层，并对所述电极材质层进行图案化处理，在有效显示区形成电极以及在非显示区域形成连接导线1，连接导线1通过第二过孔与第二测试导体层32连接且通过第三通孔与第二检测导体层42连接。连接导线1将第一测试单元3以及第二测试单元4连接。
进一步的，本发明还提供了一种显示面板，该显示面板包括上述所述的阵列基板。阵列基板的具体结构以及形成过程上述已经进行了详细说明，因此，此处不再赘述。
进一步的，本发明还提供了一种显示装置，该显示装置包括上述所述的显示面板。显示面板的具体结构以及形成过程上述已经进行了详细说明，因此，此处不再赘述。
上述所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中，如有可能，各实施例中所讨论的特征是可互换的。在上面的描述中，提供许多具体细节从而给出对本发明的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本发明的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组件、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本发明的各方面。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
本说明书中，用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包含”、“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。
应可理解的是，本发明不将其应用限制到本说明书提出的部件的详细结构和布置方式。本发明能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本发明的范围内。应可理解的是，本说明书公开和限定的本发明延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本发明的多个可替代方面。本说明书所述的实施方式说明了已知用于实现本发明的最佳方式，并且将使本领域技术人员能够利用本发明。

Claims (13)

1.一种阵列基板，其特征在于，包括：
多个第一测试单元，设于衬底基板之上；
多个测试引线，设于所述衬底基板之上，各个所述测试引线一一对应连接于所述第一测试单元，至少两个所述测试引线位于不同层；
所述阵列基板还包括：
多个第二测试单元，设于所述衬底基板之上；
多个连接导线，设于所述衬底基板之上，各个所述连接导线一一对应的连接于所述第一测试单元与所述第二测试单元之间；
所述第一测试单元包括层叠设置的两层测试导体层，两层所述测试导体层相互连接；所述第二测试单元包括层叠设置的两层检测导体层，两层所述检测导体层相互连接。
2.根据权利要求1所述的阵列基板，其特征在于，所述测试引线包括第一测试引线、第二测试引线以及第三测试引线中的至少两种；
所述第一测试引线，与金属层同层设置且材质相同；
所述第二测试引线，与栅极同层设置且材质相同；
所述第三测试引线，与源漏极同层设置且材质相同。
3.根据权利要求1所述的阵列基板，其特征在于，所述连接导线与电极层同层设置且材质相同。
4.根据权利要求1所述的阵列基板，其特征在于，所述第二测试单元包括：
第一检测导体层，设于所述衬底基板之上，所述第一检测导体层与金属层同层设置且材质相同；
缓冲层，设于所述第一检测导体层的背离所述衬底基板的一面，所述缓冲层上设置有第一通孔；
层间介电层，设于所述缓冲层的背离所述衬底基板的一面，所述层间介电层上设置有第二通孔；
第二检测导体层，设于所述层间介电层的背离所述衬底基板的一面，所述第二检测导体层通过所述第一通孔以及所述第二通孔与所述第一检测导体层连接，所述第二检测导体层与源漏极同层设置且材质相同。
5.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括：
多个静电环，各个所述静电环与部分所述第二测试单元一一对应连接，多个所述静电环均连接至静电测试单元。
6.根据权利要求1所述的阵列基板，其特征在于，所述第一测试单元包括：
第一测试导体层，设于所述衬底基板之上，所述第一测试导体层与栅极同层设置且材质相同；
层间介电层，设于所述第一测试导体层的背离所述衬底基板的一面，所述层间介电层上设置有第一过孔；
第二测试导体层，设于所述层间介电层的背离所述衬底基板的一面，所述第二测试导体层通过所述第一过孔与所述第一测试导体层连接，所述第二测试导体层与源漏极同层设置且材质相同。
7.一种阵列基板的制备方法，其特征在于，包括：
在衬底基板上形成多个第一测试单元、多个第二测试单元、多个连接导线以及多个测试引线，使各个所述测试引线一一对应的连接于所述第一测试单元，至少两个所述测试引线位于不同层，各个所述连接导线一一对应的连接于所述第一测试单元与所述第二测试单元之间；
所述第一测试单元包括层叠设置的两层测试导体层，两层所述测试导体层相互连接；所述第二测试单元包括层叠设置的两层检测导体层，两层所述检测导体层相互连接。
8.根据权利要求7所述的阵列基板的制备方法，其特征在于，在衬底基板上形成多个第一测试单元以及多个测试引线，包括：
在所述衬底基板之上形成金属材质层，并对所述金属材质层进行图案化处理形成金属层以及第一测试引线；
在所述金属层以及第一测试引线的背离所述衬底基板的一面形成缓冲层；
在所述缓冲层的背离所述衬底基板的一面形成栅极材质层，并对所述栅极材质层进行图案化处理形成栅极、第一测试导体层以及第二测试引线；
在所述栅极、第一测试导体层以及第二测试引线的背离所述衬底基板的一面形成层间介电层，并对所述层间介电层进行图案化处理形成多个第一过孔；
在所述层间介电层的背离所述衬底基板的一面形成源漏极材质层，并对所述源漏极材质层行图案化处理形成源漏极、第二测试导体层以及第三测试引线；
其中，所述第二测试导体层通过所述第一过孔与所述第一测试导体层连接形成所述第一测试单元。
9.根据权利要求8所述的阵列基板的制备方法，其特征在于，所述制备方法还包括：
在所述衬底基板上形成金属层以及第一测试引线的同时，形成第一检测导体层；
形成层间介电层后对所述层间介电层进行图案化处理形成第二通孔，并对所述缓冲层进行图案化处理形成第一通孔；
在形成所述源漏极、第二测试导体层以及第三测试引线的同时，形成第二检测导体层，所述第二检测导体层通过所述第一通孔以及第二通孔与所述第一检测导体层连接形成第二测试单元。
10.根据权利要求9所述的阵列基板的制备方法，其特征在于，所述制备方法还包括：
在所述源漏极、第二测试导体层以及多个第三测试引线的背离所述衬底基板的一面形成保护层，并对所述保护层进行图案化处理形成第二过孔以及第三通孔；
在所述保护层上形成电极材质层，并对所述电极材质层进图案化处理形成电极以及连接导线，所述连接导线通过第二过孔与所述第二测试导体层连接且通过第三通孔与所述第二检测导体层连接。
11.根据权利要求9所述的阵列基板的制备方法，其特征在于，所述制备方法还包括：
在形成所述第一测试单元以及第二测试单元的同时形成多个静电环，各个所述静电环与部分所述第二测试单元一一对应连接，多个所述静电环均连接至静电测试单元。
12.一种显示面板，其特征在于，包括：
权利要求1～6任意一项所述的阵列基板。
13.一种显示装置，其特征在于，包括：
权利要求12所述的显示面板。
CN201910100367.3A 2019-01-31 2019-01-31 阵列基板及其制备方法、显示面板、显示装置 Active CN109841535B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201910100367.3A CN109841535B (zh) 2019-01-31 2019-01-31 阵列基板及其制备方法、显示面板、显示装置
US16/694,831 US11631619B2 (en) 2019-01-31 2019-11-25 Array substrate and fabricating method thereof, display panel and display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910100367.3A CN109841535B (zh) 2019-01-31 2019-01-31 阵列基板及其制备方法、显示面板、显示装置

Publications (2)

Publication Number Publication Date
CN109841535A CN109841535A (zh) 2019-06-04
CN109841535B true CN109841535B (zh) 2022-04-15

Family

ID=66884507

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910100367.3A Active CN109841535B (zh) 2019-01-31 2019-01-31 阵列基板及其制备方法、显示面板、显示装置

Country Status (2)

Country Link
US (1) US11631619B2 (zh)
CN (1) CN109841535B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102754854B1 (ko) * 2019-03-25 2025-01-14 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 검사 방법
CN112526818B (zh) * 2020-12-02 2024-12-20 北海惠科光电技术有限公司 半色调掩膜版和薄膜晶体管阵列基板制造方法
CN114280863B (zh) * 2021-12-17 2024-04-12 滁州惠科光电科技有限公司 阵列基板及显示面板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102540508A (zh) * 2010-12-30 2012-07-04 上海天马微电子有限公司 液晶显示装置的线路检测结构及检测方法
CN204720446U (zh) * 2015-06-12 2015-10-21 中芯国际集成电路制造(北京)有限公司 电迁移测试结构
CN108732833A (zh) * 2018-05-24 2018-11-02 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62169355A (ja) * 1986-01-21 1987-07-25 Sharp Corp 半導体集積回路素子
JP3087384B2 (ja) * 1991-10-08 2000-09-11 松下電器産業株式会社 異物検査装置
US6046101A (en) * 1997-12-31 2000-04-04 Intel Corporation Passivation technology combining improved adhesion in passivation and a scribe street without passivation
US6483043B1 (en) * 2000-05-19 2002-11-19 Eaglestone Partners I, Llc Chip assembly with integrated power distribution between a wafer interposer and an integrated circuit chip
KR100555301B1 (ko) * 2002-08-13 2006-03-03 엘지.필립스 엘시디 주식회사 정전기 방지를 위한 액정패널
JP4580797B2 (ja) * 2005-03-28 2010-11-17 株式会社東芝 偏光状態検査方法及び半導体装置の製造方法
SG135074A1 (en) * 2006-02-28 2007-09-28 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices
JP5140999B2 (ja) * 2006-11-22 2013-02-13 カシオ計算機株式会社 液晶表示装置
US7603598B2 (en) * 2007-04-03 2009-10-13 Faraday Technology Corp. Semiconductor device for testing semiconductor process and method thereof
US7818698B2 (en) * 2007-06-29 2010-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Accurate parasitic capacitance extraction for ultra large scale integrated circuits
WO2009147723A1 (ja) * 2008-06-02 2009-12-10 株式会社アドバンテスト 試験システムおよび試験用基板ユニット
CN104777637B (zh) * 2015-05-08 2018-01-02 上海中航光电子有限公司 阵列基板、触控显示装置及其测试方法
US10255834B2 (en) * 2015-07-23 2019-04-09 X-Celeprint Limited Parallel redundant chiplet system for controlling display pixels
CN108565223A (zh) * 2018-05-17 2018-09-21 上海华虹宏力半导体制造有限公司 芯片的电路管脚结构及测试方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102540508A (zh) * 2010-12-30 2012-07-04 上海天马微电子有限公司 液晶显示装置的线路检测结构及检测方法
CN204720446U (zh) * 2015-06-12 2015-10-21 中芯国际集成电路制造(北京)有限公司 电迁移测试结构
CN108732833A (zh) * 2018-05-24 2018-11-02 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置

Also Published As

Publication number Publication date
US20200251392A1 (en) 2020-08-06
CN109841535A (zh) 2019-06-04
US11631619B2 (en) 2023-04-18

Similar Documents

Publication Publication Date Title
CN109841535B (zh) 阵列基板及其制备方法、显示面板、显示装置
CN103454819B (zh) 用于液晶显示器的阵列基板及其制造方法
CN101295717B (zh) 薄膜晶体管面板及其制造方法
CN103761935B (zh) 显示面板
CN103197478B (zh) 一种阵列基板及液晶显示装置
TW201830628A (zh) 薄膜覆晶封裝、顯示面板及顯示裝置
CN108922909A (zh) 一种阵列基板、显示面板以及显示装置
CN104465614B (zh) 测试结构和对应的测试方法
US20120018723A1 (en) Structure and method for testing through-silicon via (tsv)
WO2021062965A1 (zh) 显示装置和终端
CN110095704B (zh) 检测阵列基板中电路缺陷的装置及方法
CN111682011B (zh) 一种显示基板及其检测方法、制备方法、显示面板
US20160103378A1 (en) Array substrate and liquid crystal display panel including the same
CN104503174B (zh) Goa电路模块及其测试方法、显示面板和显示装置
WO2020140810A1 (zh) 阵列基板母板及显示面板母板
WO2020238063A1 (zh) 阵列基板及阵列基板母板
CN110416270A (zh) Oled显示面板及其检测方法、显示装置
CN105489596A (zh) 一种阵列基板及制作方法
CN112382207A (zh) 像素阵列基板
WO2020237683A1 (zh) 一种检测芯片裂缝的装置
TWI684170B (zh) 電子裝置
CN104485337B (zh) 薄膜晶体管阵列基板及薄膜晶体管阵列基板的制备方法
CN103187017A (zh) 用于显示设备的老化系统及利用该老化系统的老化方法
CN208722547U (zh) 显示面板测试电路和显示面板测试装置
US11887901B2 (en) Semiconductor device and test apparatus and method thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant