CN109841246B

CN109841246B - 具有电阻式存储器件的存储系统及其操作方法

Info

Publication number: CN109841246B
Application number: CN201811043084.1A
Authority: CN
Inventors: 郑承奎; 权正贤; 洪道善; 申原圭
Original assignee: SK Hynix Inc
Current assignee: SK Hynix Inc
Priority date: 2017-11-28
Filing date: 2018-09-07
Publication date: 2023-06-13
Anticipated expiration: 2038-09-07
Also published as: KR102386198B1; CN109841246A; US20190164604A1; US10482961B2; KR20190061854A

Abstract

本发明涉及一种具有电阻式存储器件的存储系统及其操作方法，所述存储系统包括：电阻式存储器件，其包括存储单元阵列和外围电路，所述存储单元阵列包括多个电阻式存储单元；以及存储器控制器，其适用于基于与写入数据的地址相对应的电阻式存储单元的访问历史来产生与写入数据相对应的数据总线反相(DBI)信息，并且将DBI信息、地址和写入数据提供给外围电路，其中，外围电路适用于基于DBI信息来选择性地将写入数据反相，并且将选择性地反相的写入数据写入电阻式存储单元之中根据地址而选中的存储单元。

Description

具有电阻式存储器件的存储系统及其操作方法

相关申请的交叉引用

本申请要求于2017年11月28日提交的申请号为10-2017-0160651的韩国专利申请的优先权，其公开内容通过引用整体合并于此。

技术领域

本发明的各种实施例涉及一种半导体设计技术，更具体地，涉及具有电阻式存储器件的存储系统的数据总线反相(DBI)操作。

背景技术

关于对半导体存储器件的高容量和低功耗的需求，已经进行了对具有非易失性而不具有刷新的下一代存储器件的研究。下一代存储器件包括使用相变材料的相变随机存取存储器(PRAM)、使用可变电阻材料(诸如过渡金属氧化物)的电阻式随机存取存储器(RRAM)以及使用铁磁材料的磁性随机存取存储器(MRAM)。组成下一代半导体存储元件的材料的电阻可以根据供应给存储器件的电压或电流而变化。即使电流供应或电压供应中断了，不仅该材料能够保留电阻，而且还确保了高操作速度。

特别地，在这样的电阻式存储器件之中，因为PRAM是非易失性的且能够随机访问数据，所以PRAM适用于各种半导体系统和半导体存储器件。

发明内容

本发明的各种实施例针对一种包括电阻式存储器件的存储系统以及所述存储系统的操作方法，所述电阻式存储器件基于考虑到抑止干扰和热干扰的电阻式存储单元的访问历史来执行数据总线反相(DBI)操作。

根据本发明的一个实施例，一种存储系统包括：电阻式存储器件，其包括存储单元阵列和外围电路，所述存储单元阵列包括多个电阻式存储单元；以及存储器控制器，其适用于基于与写入数据的地址相对应的所述电阻式存储单元的访问历史来产生与所述写入数据相对应的数据总线反相(DBI)信息，并且将所述DBI信息、所述地址和所述写入数据提供给所述外围电路，其中，所述外围电路适用于基于所述DBI信息来选择性地将所述写入数据反相，并且将选择性地反相的写入数据写入所述电阻式存储单元之中根据所述地址而选中的存储单元。

根据本发明的一个实施例，一种存储系统包括：存储单元阵列，其包括多个电阻式存储单元，所述多个电阻式存储单元设置在多个字线与多个位线的交叉点处并且被划分成包括预定数量的相邻存储单元的单元块；线计数块，其适用于对与地址相对应的字线的访问数量以及与地址相对应的位线的访问数量进行计数，以输出线计数信号；块计数块，其适用于对与所述地址相对应的单元块的访问数量进行计数，以输出块计数信号；数据总线反相(DBI)控制块，其适用于将权重赋予所述线计数信号和所述块计数信号中的每个，并且将加权线计数信号与加权块计数信号进行比较，以产生与写入数据相对应的数据总线反相(DBI)信息；以及外围电路，其适用于基于所述DBI信息来选择性地将所述写入数据反相，并且将选择性地反相的写入数据写入所述电阻式存储单元之中根据所述地址而选中的存储单元。

根据本发明的一个实施例，一种存储系统的操作方法包括：提供多个电阻式存储单元，所述多个电阻式存储单元设置在多个字线与多个位线的交叉点处并且被划分成包括预定数量的相邻存储单元的单元块；基于与地址相对应的电阻式存储单元的访问历史来产生与写入数据相对应的数据总线反相(DBI)信息；以及基于所述DBI信息来选择性地将所述写入数据反相，并且将选择性地反相的写入数据写入所述电阻式存储单元之中根据所述地址而选中的存储单元。

附图说明

图1是示出电阻式存储器件的存储单元的示意图。

图2是用于描述电阻式存储器件的存储单元的相变材料的特性的曲线图。

图3是示出根据本发明的一个实施例的存储系统的框图。

图4是示出根据本发明的一个实施例的存储单元阵列的示图。

图5是示出根据本发明的一个实施例的线计数块的框图。

图6是示出根据本发明的一个实施例的数据总线反相(DBI)控制块的框图。

图7是示出根据本发明的一个实施例的存储器件的框图。

图8是示出根据本发明的一个实施例的存储器控制器的操作方法的流程图。

图9是示出根据本发明的一个实施例的包括电阻式存储器件的计算系统的框图。

具体实施方式

下面将结合附图更详细地描述本发明的各种实施例。提供这些实施例使本公开全面且完整。本公开中提到的所有“实施例”指的是本文中所公开的发明构思的实施例。所介绍的实施例仅为示例，而非意在限制本发明的范围。

此外，要注意的是，本文中所使用的术语仅用于描述实施例，而非意在限制本发明。如本文所使用的，单数形式意在也包括复数形式，除非上下文明确表示其他含义。还要理解的是，在本申请文件中使用时术语“包括”、“包括有”“包含”和/或“包含有”表示存在陈述的特征，但不排除存在或添加一个或更多个其他未陈述的特征。如本文所使用的，术语“和/或”表示一个或更多个关联的所列项目的任意组合和所有组合。还要注意的是，在本申请文件中，“连接/耦接”不仅指一个组件直接耦接另一个组件，而且指一个组件经由中间组件间接耦接另一个组件。

要理解的是，虽然在本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不被这些术语限制。这些术语用于将一个元件与另一个元件区分开。因此，在不偏离本发明的精神和范围的情况下，下面描述的第一元件也能被称为第二元件或第三元件。

在下面的描述中，阐述了大量的具体细节，以便提供对本发明的完整理解。然而，要注意的是，可以在没有这些具体细节的部分或全部的情况下实行本发明。

在其他情况下，未详细描述公知的工艺结构和/或工艺，以免不必要地混淆本发明。

还要注意的是，在某些情况下，对相关领域技术人员来说明显的是，结合一个实施例描述的特征或元件可以单独使用或者与另一个实施例的特征或元件结合使用，除非另外特别表示。附图不一定按比例绘制，并且在某些情况下，为了清楚地示出实施例的特征，比例可能已经被夸大。

图1是示出电阻式存储器件的存储单元10的示图。

参考图1，电阻式存储器件的存储单元10可以包括可变电阻器C和访问晶体管M。

可变电阻器C可以耦接到位线BL。访问晶体管M可以耦接在可变电阻器C与地之间。访问晶体管M的栅极可以耦接到字线WL。当电压被施加到字线WL时，访问晶体管M可以被导通。当访问晶体管M被导通时，可变电阻器C可以经由位线BL接收电流IC。

在一个实施例中，电阻式存储器件可以包括相变存储器件。例如，可变电阻器C可以包括相变材料，诸如由于温度变化而在结晶态与非晶态之间改变的硫族化物合金。

使用激光束的方法和使用电流的方法作为用于对相变材料进行加热的方法广为人知。就实现存储芯片的容易性而言，优选使用电流的方法。因此，相变存储器件可以利用相变材料的根据经由位线BL供应的电流而改变到结晶态或非晶态中的特性来写入数据。

图2是用于描述电阻式存储器件的存储单元(例如，图1中的电阻式存储器件的存储单元10)的相变材料的特性的曲线图。

在图2中，参考符号AS代表用于使相变材料改变到非晶态中的条件(下文称为复位脉冲AS)，而参考符号CS代表用于使相变材料改变到结晶态中的条件(下文称为置位脉冲CS)。

参考图2，在第一时间T1期间，相变材料因经由位线供应的复位脉冲AS而被加热到比熔融温度Tm高的温度，然后被快速淬火，从而进入非晶态中。非晶态被称为复位状态，且处于逻辑高电平(“1”)的数据可以被储存在处于非晶态(即，复位状态)下的相变材料中。

与此不同，在比第一时间T1长的第二时间T2(T2>T1)期间，相变材料因经由位线供应的置位脉冲CS而被加热到比结晶温度Tc高但比熔融温度Tm低的温度，然后被缓慢淬火，从而进入结晶态中。结晶态被称为置位状态，且处于逻辑低电平(“0”)的数据可以被储存在处于结晶态(即，置位状态)下的相变材料中。存储单元的电阻随相变材料的非晶体积(amorphous volume)而变化。存储单元的电阻在非晶态下最高，而在结晶态下最低。

下面结合图1和图2来描述相变存储器件的基本操作。

在相变存储器件的写入操作期间，当电压被施加到字线WL时，访问晶体管M被导通，且电流IC经由位线BL被供应给可变电阻器C(即，相变材料)。因此，可变电阻器C进入结晶态或非晶态中。

写入操作包括复位操作和置位操作，该复位操作通过基于复位脉冲AS而将相变材料的状态转变到复位状态来写入处于逻辑高电平(“1”)的数据，该置位操作通过基于置位脉冲CS而将相变材料的状态转变到置位状态来写入处于逻辑低电平(“0”)的数据。由于处于非晶态下的相变材料的电阻相对高于处于结晶态下的相变材料的电阻，因此在复位操作期间施加的复位脉冲AS比在置位操作期间施加的置位脉冲CS具有更高的峰值电流。在置位操作期间施加的置位脉冲CS的施加时间比在复位操作期间施加的复位脉冲AS的施加时间更长，从而具有更大的电流消耗。

在相变存储器件的读取操作期间，当电压被施加到字线WL时，访问晶体管M被导通，且读取脉冲经由位线BL被供应给可变电阻器C(即，相变材料)。在这种情况下，相变材料的状态(即，储存在相变材料中的数据)基于取决于相变材料的电阻的电流量来确定。

通常，相变存储器件的写入操作可能需要大量电流和长延时来改变相变材料的状态，然而相变存储器件的读取操作可以通过使用少量电流和短延时来读取数据的值，因为其仅感测相变材料的当前状态。

同时，相变存储器件已被开发成具有非易失性。然而，在数据被写入存储单元之后，数据可能会由于电阻随时间的流逝而变化的漂移现象而丢失。

具体地，当从选中的存储单元读取数据或将数据写入选中的存储单元时，虽然选中的存储单元与未选中的存储单元共用相同的位线和字线，但是未选中的存储单元的阈值(即，访问晶体管M的阈值电压Vth)增大。这种效应被称为抑止干扰(inhibitdisturbance)。抑止干扰可以以线为单位地受影响且因存储单元的阈值增大而易受复位脉冲的影响，这导致在复位操作期间发生故障的可能性增加。

为了提高存储器件的集成度，存储单元之间的距离变得更靠近彼此，并且相邻的存储单元互相影响。具体地，对于相变存储器件，相邻的存储单元受到在置位脉冲或复位脉冲被施加到选中的存储单元时发生的热(即，焦耳热)的影响。例如，当选中的存储单元经受约100℃的温度时，与所述选中的存储单元相邻的存储单元(下文称为相邻存储单元)经受约70℃的温度，该温度比所述约100℃的温度低。由于这种施加低温的效应，在被写入非晶态(即，复位状态)的相邻存储单元中发生结晶，这导致下述读取失败：相邻存储单元被读取成其中存储单元具有低电阻的置位状态。这种现象被称为热干扰。热干扰可以影响选中的存储单元的外围并增加在置位操作期间发生故障的可能性。

下文中，在本发明中，将描述下述方法：在写入操作期间基于考虑到抑止干扰和热干扰的电阻式存储单元的访问历史来执行数据总线反相(DBI)操作的方法。

在本发明中，特定数据的高比特位可以被定义为具有逻辑高值“1”的比特位，而特定数据的低比特位可以被定义为具有逻辑低值“0”的比特位。此外，主比特位可以被定义为在特定数据中包括的比特位中占据最大数量的比特位。例如，当假定存在数据“01100000001”时，该特定数据中的低比特位的数量可以为8，而该特定数据中的高比特位的数量可以为3。在此情况下，该数据的主比特位将是低比特位。

图3是示出根据本发明的一个实施例的存储系统的框图。图4是示出根据本发明的一个实施例的存储单元阵列(例如，图3所示的存储单元阵列210)的示图。

参考图3，存储系统可以包括存储器控制器100和存储器件200。

存储器件200可以包括存储单元阵列210和外围电路220。存储单元阵列210可以包括多个存储单元MC。外围电路220可以经由多个字线WL和多个位线BL耦接到存储单元MC。

存储单元阵列210的存储单元MC可以设置在字线WL与位线BL的交叉点处，并被划分成包括预定数量的相邻存储单元MC的单元块。例如，单元块中的每个可以被配置为包括耦接到预定数量的字线WL和预定数量的位线BL的所有存储单元MC。参考图4，当64个存储单元MC设置在第一字线WL0至第八字线WL7与第一位线BL0至第八位线BL7的交叉点处时，该存储单元可以被划分成第一单元块BLOCK0至第四单元块BLOCK3，每个单元块包括设置在四个位线与四个字线的交叉点处的16个存储单元MC。例如，在图4中，以黑色表示的存储单元设置在第七字线WL6与第六位线BL5的交叉点处，并且属于第四单元块BLOCK3。

返回参考图3，存储单元阵列210的存储单元MC可以为上面参考图1和图2描述的电阻式存储单元，且存储器件200可以包括相变随机存取存储器(PCRAM)。在此情况下，在写入操作期间，外围电路220可以将与写入数据WDATA相对应的置位脉冲或复位脉冲提供给电阻式存储单元之中根据地址ADDR而选中的存储单元(下文称为“目标存储单元”)。写入操作可以包括复位操作和置位操作，该复位操作基于复位脉冲来写入所述写入数据WDATA的高比特位“1”，该置位操作基于置位脉冲来写入所述写入数据WDATA的低比特位“0”。

存储器控制器100可以响应于从主机接收到的请求REQ而将命令CMD、数据DATA和地址ADDR传输至存储器件200，以用于控制存储器件200的操作。命令CMD可以包括命令写入操作的写入命令WT和命令读取操作的读取命令RD中的至少一个。

例如，当从主机接收到的请求REQ是写入请求时，控制器100可以将与存储单元阵列210的目标存储单元相对应的地址ADDR、写入命令WT和写入数据WDATA传输至存储器件200并且控制写入操作，使得写入数据WDATA被编程到目标存储单元中。当从主机接收到的请求REQ是读取请求时，控制器100可以将与存储单元阵列210的目标存储单元相对应的地址ADDR和读取命令RD传输至存储器件200并且控制读取操作，使得读取数据RDATA被从目标存储单元中读出。

存储器控制器100可以基于与地址ADDR相对应的电阻式存储单元的访问历史来产生与写入数据WDATA相对应的数据总线反相(DBI)信息CDBI，并将DBI信息CDBI、地址ADDR以及写入数据WDATA提供给存储器件200。访问历史可以包括每个单元块的访问数量、每个字线的访问数量以及每个位线的访问数量。存储器件200的外围电路220可以根据DBI信息CDBI来将写入数据WDATA反相或不反相，并将与写入数据WDATA相对应的置位脉冲或复位脉冲提供给电阻式存储单元MC之中根据地址ADDR而选中的存储单元。

更具体地，存储器控制器100可以包括命令发生块110、地址发生块120、数据处理块130、地址解码块140、线计数块150、块计数块160以及DBI控制块170。

当从主机接收到请求REQ时，命令发生块110可以产生包括写入命令WT和/或读取命令RD的命令CMD。虽然命令发生块110产生用于各种操作的命令，但是本文将省略对所述命令的描述，以充分解释本发明的构思要点。

当从主机接收到请求REQ时，地址发生块120可以产生地址ADDR。

当从主机接收到的请求REQ是写入请求时，数据处理块130可以产生写入数据WDATA，并且，当从主机接收到的请求REQ是读取请求时，数据处理块130可以将从存储器件200提供的读取数据RDATA传输至主机。

地址解码块140可以对地址ADDR进行解码以产生用于指定字线WL的行地址XADDR、用于指定位线BL的列地址YADDR以及用于指定单元块的块地址BADDR。根据本发明的实施例，地址ADDR可以不包括块地址BADDR。在这种情况下，地址解码块140可以基于行地址XADDR和列地址YADDR来产生块地址BADDR。当存储单元阵列210包括多个存储体时，地址解码块140可以对地址ADDR进行解码以产生用于指定存储体中的每个存储体的存储体地址。

线计数块150可以对与行地址XADDR相对应的字线的访问数量以及与列地址YADDR相对应的位线的访问数量进行计数，以输出线计数信号LCNT。

块计数块160可以对与块地址BADDR相对应的单元块的访问数量进行计数，以输出块计数信号BCNT。

DBI控制块170可以基于线计数信号LCNT和块计数信号BCNT来产生与写入数据WDATA相对应的DBI信息CDBI。DBI控制块170可以赋予线计数信号LCNT和块计数信号BCNT权重，并且通过将加权线计数信号WLCNT与加权块计数信号WBCNT进行比较来产生与写入数据WDATA相对应的DBI信息CDBI。

DBI控制块170将赋予块计数信号BCNT的权重设置为比赋予线计数信号LCNT的权重大。例如，考虑到通常趋势，当针对特定存储单元的块访问的数量超过10K(10000)时，热干扰可能影响相邻的存储单元，从而增加在置位操作期间发生故障的可能性。此外，当针对特定存储单元的线访问的数量(该数量为通过将字线的访问数量和位线的访问数量相加得到的数量)超过100K(100000)时，抑止干扰可能影响相邻的存储单元，从而增加在复位操作期间发生故障的可能性。考虑到这种趋势，DBI控制块170可以将赋予块计数信号BCNT的权重设置为10，而将赋予线计数信号LCNT的权重设置为1。

当加权块计数信号WBCNT与加权线计数信号WLCNT相同时，DBI控制块170可以根据传统方法(即，根据写入数据WDATA的主比特位)来产生DBI信息CDBI。例如，当写入数据WDATA的低比特位是主比特位时，DBI控制块170可以将DBI信息CDBI确定为“0”，而当写入数据WDATA的高比特位是主比特位时，DBI控制块170可以将DBI信息CDBI确定为“1”。然而，这仅仅是示例。当写入数据WDATA的低比特位是主比特位时，DBI控制块170可以将DBI信息CDBI确定为“1”，而当写入数据WDATA的高比特位是主比特位时，DBI控制块170可以将DBI信息CDBI确定为“0”。

当存储器件200对写入数据WDATA进行编程时，DBI信息CDBI可以用作用于将写入数据WDATA的比特位反相的参考信息。因为通常来说用于写入所述写入数据WDATA的低比特位的置位脉冲比用于写入所述写入数据WDATA的高比特位的复位脉冲具有更大的功耗，所以数据总线反相操作可以被执行以增加复位脉冲的数量。例如，当DBI信息CDBI为“0”时，存储器件200可以将写入数据WDATA的比特位反相，而当DBI信息CDBI为“1”时，存储器件200可以不将写入数据WDATA的比特位反相。

当加权块计数信号WBCNT大于加权线计数信号WLCNT时，DBI控制块170可以产生DBI信息CDBI，使得写入数据WDATA的主比特位是低比特位。加权块计数信号WBCNT大于加权线计数信号WLCNT的事实表示块访问的数量实质上大于线访问的数量，因此由于热干扰而造成的影响增加，导致在置位操作期间引起故障的可能性很高。因此，DBI控制块170可以产生DBI信息CDBI，使得写入数据WDATA的主比特位是低比特位，从而减少在热干扰的影响下结晶的存储单元中出现的错误比特位的数量。例如，当写入数据WDATA为“000011”且加权块计数信号WBCNT大于加权线计数信号WLCNT时，DBI控制块170可以将DBI信息CDBI确定为“1”，使得要被写入存储单元阵列210的写入数据WDATA的主比特位实际上为低比特位。

另一方面，当加权块计数信号WBCNT小于加权线计数信号WLCNT时，DBI控制块170可以产生DBI信息CDBI，使得写入数据WDATA的主比特位是高比特位。加权块计数信号WBCNT小于加权线计数信号WLCNT的事实可以意味着线访问的数量实质上大于块访问的数量，因此由于抑止干扰而造成的影响增加，导致在复位操作期间引起故障的可能性很高。因此，DBI控制块170可以产生DBI信息CDBI，使得写入数据WDATA的主比特位是高比特位，从而减少在抑止干扰的影响下阈值增大的存储单元中可能出现的错误比特位的数量。例如，当写入数据WDATA为“000011”且加权块计数信号WBCNT小于加权线计数信号WLCNT时，DBI控制块170可以将DBI信息CDBI确定为“0”，使得要被写入存储单元阵列210的写入数据WDATA的主比特位实际上为高比特位。

如上所述，在本发明中，在写入操作期间，可以基于考虑到抑止干扰的电阻式存储单元的访问历史(即，线访问的数量)以及考虑到热干扰的电阻式存储单元的访问历史(即，块访问的数量)来执行DBI操作，借此写入操作的性能可以得到改善，且错误比特位的数量可以通过减少故障而得到降低。

虽然在图3中描述了DBI信息CDBI和写入数据WDATA作为单独的信号被提供给存储器件200，但是本发明不限于此。根据实施例，在不传输DBI信息CDBI的情况下，其中反映了DBI信息CDBI的写入数据WDATA(即，基于DBI信息CDBI而被反相或未被反相的写入数据WDATA)可以被提供给存储器件200。虽然为了便于描述在图3中示出了命令发生块110、地址发生块120以及数据处理块130是单独的组件，但是它们也可以被实现为单个组件。

图5是示出根据本发明的一个实施例的线计数块(例如，图3所示的线计数块150)的框图。

参考图5，线计数块150可以包括第一线计数器152、第二线计数器154以及合成器(combiner)156。

第一线计数器152可以对与行地址XADDR相对应的字线WL的访问数量进行计数，以产生第一线计数信号XCNT。在一些实施例中，第一线计数器152可以包括与每个字线WL相对应的多个计数器(未示出)。当行地址XADDR被接收到时，第一线计数器152可以增大与该行地址XADDR指定的字线WL相对应的计数器的计数值，并且将增大的计数值输出为针对对应的字线WL的第一线计数信号XCNT。

第二线计数器154可以对与列地址YADDR相对应的位线BL的访问数量进行计数，以产生第二线计数信号YCNT。在一些实施例中，第二线计数器154可以包括与每个位线BL相对应的多个计数器(未示出)。当列地址YADDR被接收到时，第二线计数器154可以增大与该列地址YADDR指定的位线BL相对应的计数器的计数值，并且将增大的计数值输出为针对对应的位线BL的第二线计数信号YCNT。

合成器156可以将第一线计数信号XCNT与第二线计数信号YCNT合成，以产生线计数信号LCNT。

如上所述，当指定特定存储单元的地址被接收到时，线计数块150可以将针对存储单元的字线和位线的访问历史(即，通过将存储单元的字线的访问数量与存储单元的位线的访问数量相加得到的值)输出为线计数信号LCNT。

图6是示出根据本发明的一个实施例的数据总线反相(DBI)控制块(例如，图3所示的DBI控制块170)的框图。

参考图6，DBI控制块170可以包括权重设置单元172和DBI设置单元174。

权重设置单元172可以将权重赋予线计数信号LCNT和块计数信号BCNT中的每个，以输出加权线计数信号WLCNT和加权块计数信号WBCNT。权重设置单元172可以将赋予块计数信号BCNT的权重设置为比赋予线计数信号LCNT的权重大。例如，在一个实施例中，如先前所描述的那样，权重设置单元172将赋予块计数信号BCNT的权重设置为“10”，而将赋予线计数信号LCNT的权重设置为“1”。

DBI设置单元174可以将加权线计数信号WLCNT与加权块计数信号WBCNT进行比较，以产生与写入数据WDATA相对应的DBI信息CDBI。当加权块计数信号WBCNT与加权线计数信号WLCNT相同时，DBI设置单元174可以基于写入数据WDATA的主比特位来产生DBI信息CDBI。当加权块计数信号WBCNT大于加权线计数信号WLCNT时，DBI设置单元174可以产生DBI信息CDBI，使得写入数据WDATA的主比特位是低比特位。当加权块计数信号WBCNT小于加权线计数信号WLCNT时，DBI设置单元174可以产生DBI信息CDBI，使得写入数据WDATA的主比特位是高比特位。

图7是示出根据本发明的一个实施例的存储器件(例如，图3所示的存储器件200)的框图。

参考图7，存储器件200可以包括存储单元阵列210和外围电路220。图7示出了存储单元阵列210的存储单元MC为图1和图2所示的电阻式存储单元的情况。

外围电路220可以包括地址解码器230、页缓冲器电路240、写入驱动器250、感测放大电路260、数据输入/输出电路270以及控制逻辑280。

控制逻辑280可以控制地址解码器230、页缓冲器电路240、写入驱动器250、感测放大电路260及数据输入/输出电路270，并且可以响应于写入命令WT和/或读取命令RD而将脉冲控制信号P_WT提供给写入驱动器250、将感测控制信号P_RD提供给感测放大电路260以及将输入/输出控制信号CON提供给数据输入/输出电路270。

地址解码器230可以经由字线WL0至WLn耦接到存储单元阵列210。地址解码器230可以对从外部设备接收到的地址ADDR进行解码，并将偏置电压提供给选中的字线。虽然未示出，但是控制逻辑280可以将用于控制偏置电压的控制信号提供给地址解码器230。此外，地址解码器230可以产生用于选择位线BL0至BLm的选择信号Yi。选择信号Yi可以被提供给页缓冲器电路240。

页缓冲器电路240可以经由位线BL0至BLm耦接到存储单元阵列210。页缓冲器电路240可以响应于从地址解码器230提供的选择信号Yi而选择位线。页缓冲器电路240可以响应于选择信号Yi而在写入操作期间将位线BL与数据线DL耦接且在读取操作期间将位线BL与感测线SL耦接。

写入驱动器250可以基于脉冲控制信号P_WT和输入数据DI来将编程脉冲I_PGM提供给数据线DL。编程脉冲I_PGM可以包括置位脉冲或复位脉冲。

感测放大电路260可以基于感测控制信号P_RD来感测在感测线SL的电压与参考电压VREF之间的差值，且可以读出储存在目标存储单元中的数据并提供该数据作为输出数据DO。可以从参考电压发生电路(未示出)供应参考电压VREF。

数据输入/输出电路270可以基于输入/输出控制信号CON来提供从外部设备接收的写入数据WDATA作为输入数据DI，或者将从感测放大电路260提供的输出数据DO作为读取数据RDATA输出到存储器控制器(例如，图3的附图标记100)。在此情况下，数据输入/输出电路270可以基于从存储器控制器100的DBI控制块170提供的DBI信息来判断是否将写入数据WDATA的比特位反相。例如，当DBI信息为“0”时，由于写入数据WDATA的低比特位是主比特位，所以数据输入/输出电路270可以将写入数据WDATA的比特位反相，并提供反相的比特位作为输入数据DI。当DBI信息为“1”时，由于写入数据WDATA的高比特位是主比特位，所以数据输入/输出电路270可以保留写入数据WDATA并提供写入数据WDATA作为输入数据DI。

下面，将参考图1至图7来描述根据本发明的实施例的存储系统的操作。

图8是示出根据本发明的一个实施例的存储器控制器(例如，图3所示的存储器控制器100)的操作方法的流程图。

参考图8，当在步骤S810中从主机接收到写入请求时，在步骤S820中，命令发生块110可以产生写入命令WT，地址发生块120可以产生地址ADDR，且数据处理块130可以产生写入数据WDATA。

在步骤S830中，地址解码块140可以对地址ADDR进行解码，以产生用于指定字线WL的行地址XADDR、用于指定位线BL的列地址YADDR以及用于指定单元块的块地址BADDR。

在步骤S840中，线计数块150可以对与行地址XADDR相对应的字线的访问数量以及与列地址YADDR相对应的位线的访问数量进行计数，以输出线计数信号LCNT。

更具体地，在步骤S842中，第一线计数器152可以对与行地址XADDR相对应的字线WL的访问数量进行计数，以产生第一线计数信号XCNT。在步骤S844中，第二线计数器154可以对与列地址YADDR相对应的位线BL的访问数量进行计数，以产生第二线计数信号YCNT。在步骤S846中，合成器156可以将第一线计数信号XCNT和第二线计数信号YCNT合成，以产生线计数信号LCNT。

在步骤S850中，块计数块160可以对与块地址BADDR相对应的单元块的访问数量进行计数，以输出块计数信号BCNT。

DBI控制块170可以基于线计数信号LCNT和块计数信号BCNT来产生与写入数据WDATA相对应的DBI信息CDBI。

更具体地，在步骤S860中，权重设置单元172可以将权重赋予线计数信号LCNT和块计数信号BCNT中的每个，以输出加权线计数信号WLCNT和加权块计数信号WBCNT。权重设置单元172可以将赋予块计数信号BCNT的权重设置为比赋予线计数信号LCNT的权重大。

DBI设置单元174可以在步骤S870中将加权线计数信号WLCNT与加权块计数信号WBCNT进行比较，且在步骤S880中产生与写入数据WDATA相对应的DBI信息CDBI。

当加权块计数信号WBCNT与加权线计数信号WLCNT相同(WBCNT＝WLCNT)时，在步骤S882中，DBI设置单元174可以基于写入数据WDATA的主比特位来产生DBI信息CDBI。当加权块计数信号WBCNT大于加权线计数信号WLCNT(WBCNT>WLCNT)时，在步骤S884中，DBI设置单元174可以产生DBI信息CDBI，使得写入数据WDATA的主比特位是低比特位。当加权块计数信号WBCNT小于加权线计数信号WLCNT(WBCNT<WLCNT)时，在步骤S886中，DBI设置单元174可以产生DBI信息CDBI，使得写入数据WDATA的主比特位是高比特位。

接下来，在步骤S890中，存储器控制器100可以将地址ADDR、写入命令WT、写入数据WDATA和DBI信息CDBI传输至存储器件200。因此，存储器控制器100可以基于与地址ADDR相对应的电阻式存储单元的访问历史来产生与写入数据WDATA相对应的DBI信息CDBI。

存储器件200的控制逻辑280可以基于写入命令WT来产生脉冲控制信号P_WT和输入/输出控制信号CON。数据输入/输出电路270可以基于DBI信息CDBI来判断是否将写入数据WDATA的比特位反相，并且基于输入/输出控制信号CON来提供写入数据WDATA作为输入数据DI。写入驱动器250可以基于脉冲控制信号P_WT和输入数据DI来将包括置位脉冲或复位脉冲的编程脉冲I_PGM施加到与地址ADDR相对应的目标存储单元。

图9是示出根据本发明的一个实施例的包括电阻式存储器件的计算系统900的框图。

参考图9，计算系统900可以包括：存储系统910，其包括电阻式存储器件911和存储器控制器912；中央处理单元(CPU)930，其电连接到系统总线950；用户接口940；以及电源设备920。

经由用户接口940提供的或者由CPU 930处理的数据可以经由存储器控制器912而储存在电阻式存储器件911中。图9所示的存储系统910可以用图3所示的存储系统来实现。因此，在写入操作期间，可以基于考虑到抑止干扰的电阻式存储单元的访问历史(即，线访问的数量)以及考虑到热干扰的电阻式存储单元的访问历史(即，块访问的数量)来执行数据总线反相(DBI)操作，借此写入操作的性能可以得到改善且错误比特的数量可以通过减少故障而得到降低。

虽然未在附图中示出，对于本领域技术人员明显的是，还可以在计算系统设置有应用芯片组、照相机图像处理器(CIS)、移动DRAM等。

从以上描述可以明显看出，根据本发明的实施例的包括电阻式存储器件的存储系统可以基于电阻式存储器件的访问历史而产生DBI信息，从而改善写入操作的性能。

另外，根据本发明的实施例的存储系统可以基于DBI信息而将数据的比特位反相，从而减少故障以及减小错误比特位的数量。

虽然已经描述了本发明的有关具体实施例，但是这些实施例并非限制性的，而是描述性的。另外，要注意的是，在不偏离如所附权利要求所限定的本发明的精神和/或范围的情况下，本领域技术人员可以通过对所描述的实施例的各种特征进行替换、改变和修改来以各种其他方式实现本发明。

Claims

1.一种存储系统，包括：

电阻式存储器件，其包括存储单元阵列和外围电路，所述存储单元阵列包括多个电阻式存储单元，所述电阻式存储单元设置在多个字线与多个位线的交叉点处，并且被划分成单元块；以及

存储器控制器，其适用于基于与写入数据的地址相对应的所述电阻式存储单元的访问历史来产生与所述写入数据相对应的DBI信息，并且将所述DBI信息、所述地址和所述写入数据提供给所述外围电路，其中，所述访问历史包括所述字线中的每个字线的访问数量、所述位线中的每个位线的访问数量以及所述单元块中的每个单元块的访问数量，DBI指数据总线反相，

其中，所述外围电路适用于基于所述DBI信息来选择性地将所述写入数据反相，并且将选择性地反相的写入数据写入所述电阻式存储单元之中根据所述地址而选中的存储单元。

2.根据权利要求1所述的存储系统，其中，所述存储器控制器包括：

地址解码块，其适用于对所述地址进行解码，以产生行地址、列地址以及块地址；

线计数块，其适用于对与所述行地址相对应的字线的访问数量以及与所述列地址相对应的位线的访问数量进行计数，以输出线计数信号；

块计数块，其适用于对与所述块地址相对应的单元块的访问数量进行计数，以输出块计数信号；以及

DBI控制块，其适用于基于所述线计数信号和所述块计数信号来产生与所述写入数据相对应的所述DBI信息。

3.根据权利要求2所述的存储系统，其中，所述线计数块包括：

第一线计数器，其适用于对与所述行地址相对应的所述字线的访问数量进行计数，以产生第一线计数信号；

第二线计数器，其适用于对与所述列地址相对应的所述位线的访问数量进行计数，以产生第二线计数信号；

合成器，其适用于将所述第一线计数信号与所述第二线计数信号合成，以产生所述线计数信号。

4.根据权利要求2所述的存储系统，其中，所述DBI控制块包括：

权重设置单元，其适用于将权重赋予所述线计数信号和所述块计数信号中的每个；以及

DBI设置单元，其适用于将加权线计数信号与加权块计数信号进行比较，以产生与所述写入数据相对应的所述DBI信息。

5.根据权利要求4所述的存储系统，其中，所述权重设置单元将赋予所述块计数信号的所述权重设置为比赋予所述线计数信号的所述权重大。

6.根据权利要求4所述的存储系统，其中，所述DBI设置单元：

当所述加权块计数信号小于所述加权线计数信号时，产生表示所述写入数据的主比特位变成高比特位的所述DBI信息，

当所述加权块计数信号大于所述加权线计数信号时，产生表示所述写入数据的所述主比特位变成低比特位的所述DBI信息，以及

当所述加权块计数信号与所述加权线计数信号相同时，基于所述写入数据的所述主比特位来产生所述DBI信息。

7.根据权利要求1所述的存储系统，其中，所述外围电路在写入所述写入数据的低比特位时将置位脉冲施加到所述选中的存储单元；以及

所述外围电路在写入所述写入数据的高比特位时将复位脉冲施加到所述选中的存储单元。

8.一种存储系统，包括：

存储单元阵列，其包括多个电阻式存储单元，所述多个电阻式存储单元设置在多个字线与多个位线的交叉点处并且被划分成包括预定数量的相邻存储单元的单元块；

线计数块，其适用于对与地址相对应的字线的访问数量以及与地址相对应的位线的访问数量进行计数，以输出线计数信号；

块计数块，其适用于对与所述地址相对应的单元块的访问数量进行计数，以输出块计数信号；

DBI控制块，其适用于将权重赋予所述线计数信号和所述块计数信号中的每个，并且将加权线计数信号与加权块计数信号进行比较，以产生与写入数据相对应的DBI信息，DBI指数据总线反相；以及

外围电路，其适用于基于所述DBI信息来选择性地将所述写入数据反相，并且将选择性地反相的写入数据写入所述电阻式存储单元之中根据所述地址而选中的存储单元。

9.根据权利要求8所述的存储系统，其中，所述线计数块包括：

第一线计数器，其适用于对与所述地址的行地址相对应的所述字线的访问数量进行计数，以产生第一线计数信号；

第二线计数器，其适用于对与所述地址的列地址相对应的所述位线的访问数量进行计数，以产生第二线计数信号；以及

10.根据权利要求8所述的存储系统，其中，所述DBI控制块将赋予所述块计数信号的所述权重设置为比赋予所述线计数信号的所述权重大。

11.根据权利要求8所述的存储系统，其中，所述DBI控制块：

12.一种存储系统的操作方法，包括：

提供多个电阻式存储单元，所述多个电阻式存储单元设置在多个字线与多个位线的交叉点处并且被划分成包括预定数量的相邻存储单元的单元块；

基于与地址相对应的电阻式存储单元的访问历史来产生与写入数据相对应的DBI信息，其中，所述访问历史包括所述字线中的每个字线的访问数量、所述位线中的每个位线的访问数量以及所述单元块中的每个单元块的访问数量，DBI指数据总线反相；以及

基于所述DBI信息来选择性地将所述写入数据反相，并且将选择性地反相的写入数据写入所述电阻式存储单元之中根据所述地址而选中的存储单元。

13.根据权利要求12所述的操作方法，其中，产生所述DBI信息的步骤包括：

通过对所述地址进行解码来产生行地址、列地址和块地址；

通过对与所述行地址相对应的字线的访问数量以及与所述列地址相对应的位线的访问数量进行计数来输出线计数信号；

通过对与所述块地址相对应的单元块的访问数量进行计数来输出块计数信号；以及

基于所述线计数信号和所述块计数信号来产生与所述写入数据相对应的所述DBI信息。

14.根据权利要求13所述的操作方法，其中，输出所述线计数信号的步骤包括：

通过对与所述行地址相对应的所述字线的访问数量进行计数来产生第一线计数信号；

通过对与所述列地址相对应的所述位线的访问数量进行计数来产生第二线计数信号；以及

通过将所述第一线计数信号与所述第二线计数信号合成来产生所述线计数信号。

15.根据权利要求13所述的操作方法，其中，基于所述线计数信号和所述块计数信号来产生与所述写入数据相对应的所述DBI信息的步骤包括：

将权重赋予所述线计数信号和所述块计数信号中的每个；以及

通过将加权线计数信号与加权块计数信号进行比较来产生与所述写入数据相对应的所述DBI信息。

16.根据权利要求15所述的操作方法，其中，执行将所述权重赋予所述线计数信号和所述块计数信号中的每个的步骤，以将赋予所述块计数信号的所述权重设置为比赋予所述线计数信号的所述权重大。

17.根据权利要求15所述的操作方法，其中，通过将所述加权线计数信号与所述加权块计数信号进行比较来产生与所述写入数据相对应的所述DBI信息的步骤包括：

当所述加权块计数信号小于所述加权线计数信号时，产生表示所述写入数据的主比特位变成高比特位的所述DBI信息；

当所述加权块计数信号大于所述加权线计数信号时，产生表示所述写入数据的所述主比特位变成低比特位的所述DBI信息；以及

18.根据权利要求12所述的操作方法，其中，将选择性地反相的写入数据写入所述选中的存储单元的步骤包括：

当写入所述写入数据的低比特位时，将置位脉冲施加到所述选中的存储单元；以及

当写入所述写入数据的高比特位时，将复位脉冲施加到所述选中的存储单元。