CN112242154B - 用于减轻干扰的非易失性存储装置及其操作方法 - Google Patents

Abstract

本申请公开了一种用于减轻干扰的非易失性存储装置及其操作方法。非易失性存储装置可以包括写入电路和感测放大器。写入电路可以对选中的存储单元执行预选操作。当选中的存储单元发生骤回时，写入电路可以根据写入数据而对选中的存储单元选择性地执行复位写入操作和置位写入操作。当选中的存储单元未发生骤回时，写入电路可以不对选中的存储单元施加电压和电流。感测放大器可以感测选中的存储单元是否发生骤回。

Description

用于减轻干扰的非易失性存储装置及其操作方法

相关申请的交叉引用

本申请要求2019年7月16日向韩国知识产权局提交的申请号为10-2019-0085653的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

各种实施例总体而言涉及一种集成电路技术，更具体地，涉及一种非易失性存储装置以及利用所述非易失性存储装置的系统。

背景技术

电子设备可以包括许多电子组件。例如，计算机系统可以包括大量由半导体组成的电子组件。计算机系统可以包括存储装置。由于DRAM(动态随机存取存储器)可以以高速且恒速储存并输出数据以及执行随机存取，因此DRAM被广泛用作通常的存储装置。然而，由于DRAM包括均由电容器构成的存储单元，因此DRAM具有易失性特性，即在电源中断时会丢失储存在其中的数据。为了消除DRAM的这种缺点，已经开发了快闪存储器。快闪存储器包括均由浮栅构成的存储单元，因此，即使电源中断，快闪存储器也具有保留储存在其中的数据的非易失性特性。然而，快闪存储器以比DRAM低的速度储存并输出数据，因此难以执行随机存取。

近来，已经开发了具有高运行速度和非易失性特性的下一代存储装置。下一代存储装置的示例可以包括：相变RAM、磁性RAM、电阻式RAM和铁电RAM。下一代存储装置可以在具有非易失性特性的情况下以高速运行。具体地，PRAM可以包括由硫族化物形成的存储单元，并且可以通过改变存储单元的电阻值来储存数据。

发明内容

在一个实施例中，一种非易失性存储装置可以包括写入电路和感测放大器。写入电路可以被配置为基于写入信号来将预选电压施加至选中的存储单元；当选中的存储单元发生骤回时，基于写入数据来将复位写入电压和置位写入电压中的一个施加至所述选中的存储单元；以及当所述选中的存储单元未发生骤回时，中断施加至所述选中的存储单元的电压和电流。感测放大器可以被配置为感测所述选中的存储单元是否发生骤回。

在一个实施例中，一种非易失性存储装置的操作方法可以包括：将预选电压施加至选中的存储单元。所述预选电压可以具有与复位分布最大电压相对应的电压。所述操作方法还可以包括感测所述选中的存储单元是否发生骤回。所述操作方法还可以包括：基于写入数据和所述选中的存储单元是否发生骤回来对所述选中的存储单元选择性地执行复位写入操作和置位写入操作；以及中断施加至所述选中的存储单元的预选电压。

在一个实施例中，一种非易失性存储装置可以包括：写入控制电路、感测放大器和写入驱动器。写入控制电路可以被配置为基于写入信号来生成预选信号；当感测信号被使能时，生成复位写入信号和置位写入信号中的一个；以及当所述感测信号被禁止时，禁止所述预选信号并且不生成所述复位写入信号和所述置位写入信号。感测放大器可以被配置为感测存储单元是否发生骤回，并且生成所述感测信号。所述写入驱动器可以被配置为基于所述预选信号来对所述选中的存储单元执行预选操作；基于所述复位写入信号来对所述选中的存储单元执行复位写入操作，以及基于所述置位写入信号来对所述选中的存储单元执行置位写入操作。

附图说明

图1是图示了根据一个实施例的非易失性存储装置的配置的示图。

图2是图示了图1中所示的写入控制电路的配置的示图。

图3是图示了图2中所示的写入控制电路的操作的时序图。

图4是图示了图1中所示的第一全局控制电路的配置的示图。

图5是图示了图1中所示的第二全局控制电路的配置的示图。

图6是图示了取决于存储单元的电阻状态的阈值电压分布的曲线图。

图7是图示了根据一个实施例的非易失性存储装置的操作方法的流程图。

图8A、图8B和图8C是图示了根据实施例的非易失性存储装置的操作的时序图。

图9是图示了包括根据一个实施例的半导体存储装置的电子设备的框图。

图10是图示了包括根据一个实施例的半导体存储装置的数据储存设备的框图。

具体实施方式

本公开的各个实施例针对一种非易失性存储装置及其操作方法，该非易失性存储装置可以在写入操作期间执行预选操作、根据写入数据而对发生骤回(snap back)的存储单元执行写入操作以及阻止电压和/或电流被施加至未发生骤回的存储单元。

根据本实施例的非易失性存储装置及其操作方法可以减轻在非易失性存储装置的写入操作期间可能发生在存储单元中的干扰，从而提高了非易失性存储装置的可靠性。

图1是图示了根据一个实施例的非易失性存储装置100的配置的示图。在图1中，非易失性存储装置100可以包括存储阵列110。存储阵列110可以包括沿列方向布置的多个位线BL和沿行方向布置的多个字线WL。多个存储单元MC可以耦接至多个位线BL与多个字线WL之间的各个交叉点。每个存储单元MC可以耦接在与之相对应的位线BL与字线WL之间。存储单元MC可以被配置为可变电阻元件，并且例如包括相变材料。非易失性存储装置100可以是电阻式存储装置或相变存储装置。存储阵列110可以被配置为交叉点阵列。

非易失性存储装置100可以包括列选择电路120和行选择电路130。列选择电路120可以耦接在第一全局电极GBL与多个位线BL之间。列选择电路120可以将在多个位线BL之中选择的位线耦接至第一全局电极GBL。列选择电路120可以基于列地址信号CADD而在多个位线BL之中选择特定的位线，并且将选中的位线耦接至第一全局电极GBL。行选择电路130可以耦接在第二全局电极GWL与多个字线WL之间。行选择电路130可以将在多个字线WL之中选择的字线耦接至第二全局电极GWL。行选择电路130可以基于行地址信号RADD而在多个字线WL之中选择特定的字线，并且将选中的字线耦接至第二全局电极GWL。由于特定的位线和特定的字线被选择，因此特定的存器单元可以被选择。

非易失性存储装置100可以对选中的存储单元执行写入操作。当执行写入操作时，可以将选中的存储单元设置为低或高电阻状态。当存储单元被设置为低电阻状态时，存储单元可以成为其中储存有单元数据的置位单元。当存储单元被设置为高电阻状态时，存储单元可以成为其中储存有复位数据的复位单元。当执行写入操作时，非易失性存储装置100可以首先执行预选操作。根据预选操作的结果，非易失性存储装置100可以选择性地对选中的存储单元执行写入操作。预选操作可以指示使选中的存储单元发生骤回和/或接通选中的存储单元的操作。非易失性存储装置100可以执行预选操作以使选中的存储单元发生骤回和/或接通选中的存储单元，而不管选中的存储单元的电阻状态如何。因此，当选中的存储单元为低电阻状态或高电阻状态时，选中的存储单元可以通过预选操作而发生骤回。当选中的存储单元是有缺陷单元时，选中的存储单元可能不会通过预选操作而发生骤回。有缺陷单元可以是具有比标准高电阻状态下更高的电阻的开放单元。因为开放单元通常处于过复位状态，所以不能通过写入操作将开放单元设置为低电阻状态或高电阻状态。非易失性存储装置100可以阻止电压和电流被施加至有缺陷单元。当选中的存储单元未发生骤回时，非易失性存储装置100可以中断施加至选中的存储单元的电压和电流。因此，非易失性存储装置100可以减少写入操作所消耗的不必要的电流，并且减轻与选中的存储单元相邻的存储单元的干扰。

图1图示了选中的存储单元T，并且与选中的存储单元T相邻的存储单元可以是半选中的存储单元A和B。半选中的存储单元A可以是与选中的存储单元T耦接至相同位线以及与选中的存储单元T耦接至不同字线的存储单元。半选中的存储单元B可以是与选中的存储单元T耦接至不同位线以及与与选中的存储单元T耦接至相同字线的存储单元。当将抑制电压持续地施加至半选中的存储单元A和B时，可能会对使半选中的存储单元A和B发生骤回和/或接通半选中的存储单元A和B产生干扰。具体地，当半选中的存储单元A和B具有比标准存储单元的阈值电压低的阈值电压时，发生干扰的可能性可能会进一步增大。在现有技术中，当选中的存储单元T是有缺陷单元时，不执行判断选中的存储单元T是否为有缺陷单元的操作，并且在非易失性存储装置100的写入操作期间，将用于预选操作的电压和电流持续地施加至选中的存储单元T。因为用于预选操作的电压和电流可以具有与抑制电压相对应的电压电平，所以可能持续地发生不必要的电流消耗，并且不可避免地增大了发生半选中的存储单元A和B的干扰的可能性。根据本实施例的非易失性存储装置100可以判断选中的存储单元T是否为有缺陷单元，并且当选中的存储单元T是有缺陷单元时，中断施加至选中的存储单元T的电压和电流，从而减小了写入操作消耗的功率，并减轻了相邻存储单元的干扰。

在图1中，非易失性存储装置100可以包括写入电路140和150以及感测放大器(SA)160。写入电路140和150可以对在非易失性存储装置100的写入操作期间选中的存储单元执行预选操作、复位写入操作和置位写入操作中的一个。写入电路140和150可以基于写入信号WT而将预选电压施加至选中的存储单元，以便对选中的存储单元执行预选操作。在非易失性存储装置100执行写入操作时被使能的写入信号WT可以基于命令信号来生成。写入电路140和150可以基于选中的存储单元是否经由预选操作而发生骤回来选择性地执行复位写入操作和置位写入操作。当选中的存储单元发生骤回时，写入电路140和150可以基于写入数据WDT来执行复位写入操作和置位写入操作。当选中的存储单元发生骤回并且写入数据WDT为复位数据时，写入电路140和150可以将复位写入电压施加至选中的存储单元，以便对选中的存储单元执行复位写入操作。当选中的存储单元发生骤回并且写入数据WDT为置位数据时，写入电路140和150可以将置位写入电压施加至选中的存储单元，以便对选中的存储单元执行置位写入操作。当选中的存储单元未发生骤回时，写入电路140和150可以不将电压和电流施加至选中的存储单元。写入电路140和150可以中断施加至选中的存储单元的电压和电流，直到在预选操作完成之后结束写入操作。写入电路140和150可以基于感测信号DOUT来判断选中的存储单元是否已经发生骤回。

SA 160可以感测选中的存储单元是否发生骤回。SA 160可以通过感测选中的存储单元是否发生骤回来生成感测信号DOUT。当选中的存储单元发生骤回时，SA 160可以使能感测信号DOUT。当选中的存储单元未发生骤回时，SA 160可以将感测信号DOUT保持在禁止状态。SA 160可以耦接至第二全局电极GWL，并且通过感测第二全局电极GWL的电压电平的变化来生成感测信号DOUT。当选中的存储单元发生骤回时，流经选中的存储单元的电流量可以快速地增加。因此，第一全局电极GBL的电压电平可以下降，并且第二全局电极GWL的电压电平可以升高。SA 160可以通过感测第二全局电极GWL的电压电平的上升或流经第二全局电极GWL的电流量来生成感测信号DOUT。在一个实施例中，SA 160可以耦接至第一全局电极GBL，并且通过感测第一全局电极GBL的电压电平的变化来生成感测信号DOUT。SA 160可以被更改为通过感测第一全局电极GBL的电压电平的下降或流经第一全局电极GBL的电流量来生成感测信号DOUT。

写入电路140和150可以包括写入控制电路140和写入驱动器150。写入控制电路140可以生成用于控制写入驱动器150执行各种操作的控制信号。写入控制电路140可以在非易失性存储装置100的写入操作期间生成预选信号PRESEL、复位写入信号RSTWT和置位写入信号SETWT。当执行写入操作时，写入控制电路140可以首先生成预选信号PRESEL。写入控制电路140可以生成预选信号PRESEL以执行预选操作。写入控制电路140可以根据选中的存储单元是否通过预选操作发生骤回来选择性地执行写入操作。当选中的存储单元发生骤回时，写入控制电路140可以生成复位写入信号RSTWT和置位写入信号SETWT中的一个。当选中的存储单元未发生骤回时，写入控制电路140可以禁止预选信号PRESEL，并且不生成复位写入信号RSTWT和置位写入信号SETWT。

写入控制电路140可以基于写入信号WT来生成预选信号PRESEL。当选中的存储单元发生骤回时，写入控制电路140可以基于写入数据WDT来生成复位写入信号RSTWT和置位写入信号SETWT中的一个。可以基于感测信号DOUT来执行判断选中的存储单元是否发生骤回的操作。

写入控制电路140可以基于感测信号DOUT和写入数据WDT来使能复位写入信号RSTWT和置位写入信号SETWT中的一个。当感测信号DOUT被使能并且写入数据WDT是复位数据时，写入控制电路140可以使能复位写入信号RSTWT。当感测信号DOUT被使能并且写入数据WDT为置位数据时，写入控制电路140可以使能置位写入信号SETWT。当感测信号DOUT被禁止时，写入控制电路140可以将复位写入信号RSTWT和置位写入信号SETWT都保持在禁止状态，而不管写入数据WDT如何。

写入驱动器150可以从写入控制电路140接收控制信号，并且可以对选中的存储单元执行预选操作、复位写入操作和置位写入操作。写入驱动器150可以基于预选信号PRESEL来对选中的存储单元执行预选操作。写入驱动器150可以通过基于预选信号PRESEL而将预选电压和第一电流施加至选中的存储单元来对选中的存储单元执行预选操作。写入驱动器150可以基于复位写入信号RSTWT来对选中的存储单元执行复位写入操作。写入驱动器150可以通过基于复位写入信号PRTWT而将复位写入电压和第二电流施加至选中的存储单元来对选中的存储单元执行复位写入操作。写入驱动器150可以基于置位写入信号SETWT对选中的存储单元执行置位写入操作。写入驱动器150可以通过基于置位写入信号SETWT而将置位写入电压和第三电流施加至选中的存储单元来对选中的存储单元执行置位写入操作。预选电压可以具有低于复位写入电压而高于置位写入电压的电压电平。第三电流的量可以大于第一电流的量而小于第二电流的量。

写入驱动器150可以包括第一全局控制电路151和第二全局控制电路152。第一全局控制电路151可以耦接至第一全局电极GBL，并且接收第一高供电电压VH1和第二高供电电压VH2。第一高供电电压VH1可以具有比第二高供电电压VH2高的电压电平。第一全局控制电路151可以基于预选信号PRESEL、复位写入信号RSTWT和置位写入信号SETWT来将第一高电压、第二高电压和第三高电压选择性地施加至第一全局电极GBL。第一全局控制电路151可以基于预选信号PRESEL来将第一高电压施加至第一全局电极GBL。第一全局控制电路151可以基于复位写入信号RSTWT来将第二高电压施加至第一全局电极GBL。第一全局控制电路151可以基于置位写入信号SETWT来将第三高电压施加至第一全局电极GBL。第一高电压可以具有高于第三高电压而低于第二高电压的电压电平。第一高电压可以通过钳位第一高供电电压VH1来生成，并且第二高电压可以具有与第一高供电电压VH1基本相同的电压电平。第三高电压可以具有与第二高供电电压VH2基本相同的电压电平。

第二全局控制电路152可以耦接至第二全局电极GWL，并且接收第一低供电电压VL1和第二低供电电压VL2。第一低供电电压VL1可以具有高于第二低供电电压VL2而低于第二高供电电压VH2的电压电平。第二全局控制电路152可以基于预选信号PRESEL、复位写入信号RSTWT和置位写入信号SETWT来将第一低电压、第二低电压和第三低电压选择性地施加至第二全局电极GWL。第二全局控制电路152可以基于预选信号PRESEL来将第一低电压施加至第二全局电极GWL。第二全局控制电路152可以基于复位写入信号RSTWT来将第二低电压施加至第二全局电极GWL。第二全局控制电路152可以基于置位写入信号SETWT来将第三低电压施加至第二全局电极GWL。第一低电压可以具有比第二低电压和第三低电压高的电压电平。第二低电压和第三低电压可以具有基本相同的电压电平。在一个实施例中，第二低电压可以具有比第三低电压低的电压电平。第二全局控制电路152可以基于预选信号PRESEL、复位写入信号RSTWT和置位写入信号SETWT而控制第一电流至第三电流选择性地流经第二全局电极GWL。第二全局控制电路152可以基于预选信号PRESEL来控制第一电流流经第二全局电极GWL。第二全局控制电路152可以基于复位写入信号RSTWT来控制第二电流流经第二全局电极GWL。第二全局控制电路152可以基于置位写入信号SETWT来控制第三电流流经第二全局电极GWL。第一电流可以是与最小电流相对应的寄生电流(sneak current)，当选中的存储单元发生骤回时，最小电流可以保持选中的存储单元的导通状态。第二电流可以是用于将选中的存储单元的电阻状态编程为高电阻状态的复位写入电流。第三电流可以是用于将选中的存储单元的电阻状态编程为低电阻状态的置位写入电流。

参考图2，写入控制电路140可以包括：写入脉冲发生器210、复位写入信号发生器220、置位写入信号发生器230和预选信号发生器240。写入脉冲发生器210可以接收写入信号WT。写入脉冲发生器210可以基于写入信号WT来生成复位脉冲信号RSTP和置位脉冲信号SETP。复位脉冲信号RSTP可以具有限定执行复位写入操作的时间的脉冲宽度，并且置位脉冲信号SETP可以具有限定执行置位写入操作的时间的脉冲宽度。置位脉冲信号SETP可以具有比复位脉冲信号RSTP长的脉冲宽度。当在写入信号WT被使能之后经过执行预选操作的时间时，写入脉冲发生器210可以生成复位脉冲信号RSTP和置位脉冲信号SETP。执行预选操作的时间可以至少包括直到将预选电压和第一电流施加至选中的存储单元以使选中的存储单元发生骤回所需的时间，并且SA 160生成感测信号DOUT。

复位写入信号发生器220可以接收复位脉冲信号RSTP、写入数据WDT和感测信号DOUT，并且可以生成复位写入信号RSTWT。当写入数据WDT是复位数据时，写入数据WDT可以具有逻辑低电平。当写入数据WDT为置位数据时，写入数据WDT可以具有逻辑高电平。当写入数据WDT处于逻辑低电平并且感测信号DOUT被使能为逻辑高电平时，复位写入信号发生器220可以输出复位脉冲信号RSTP作为复位写入信号RSTWT，并且使能复位写入信号RSTWT。置位写入信号发生器230可以接收置位脉冲信号SETP、写入数据WDT和感测信号DOUT，并生成置位写入信号SETWT。当写入数据WDT处于逻辑高电平并且感测信号DOUT被使能为逻辑高电平时，置位写入信号发生器230可以输出置位脉冲信号SETP作为置位写入信号SETWT，并且使能置位写入信号SETWT。预选信号发生器240可以接收写入信号WT和置位脉冲信号SETP，并生成预选信号PRESEL。预选信号发生器240可以基于写入信号WT来使能预选信号PRESEL。当置位脉冲信号SETP被使能时，预选信号发生器240可以禁止预选信号PRESEL。因为在写入信号WT被使能之后经过执行预选操作的时间时置位脉冲信号SETP被使能，所以可以使用置位脉冲信号SETP来判定预选信号PRESEL被禁止的时间点。在一个实施例中，预选信号发生器240可以基于复位脉冲信号RSTP而不是置位脉冲信号SETP来禁止预选信号PRESEL。预选信号发生器240可以被更改为基于写入信号WT、置位脉冲信号SETP和复位脉冲信号RSTP中的一个或更多个来生成预选信号PRESEL。

复位写入信号发生器220可以包括：第一反相器221、第一与非门222和第二反相器223。第一反相器221可以将写入数据WDT反相并且输出被反相的信号。第一与非门222可以接收复位脉冲信号RSTP、第一反相器221的输出以及感测信号。第二反相器223可以将第一与非门222的输出反相，并且输出被反相的信号作为复位写入信号RSTWT。置位写入信号发生器230可以包括第二与非门231和第三反相器232。第二与非门231可以接收置位写入脉冲SETP、写入数据WDT和感测信号DOUT。第三反相器232可以将第二与非门231的输出反相并且输出被反相的信号作为置位写入信号SETWT。预选信号发生器240可以包括：第四反相器241、第三与非门242和第五反相器243。第四反相器241可以将置位写入脉冲SETUP反相。第三与非门242可以接收第四反相器241的输出和写入信号WT。第五反相器243可以将第三与非门242的输出反相，并且输出被反相的信号作为预选信号PRESEL。

图3是图示了图2中所示的写入控制电路140的操作的时序图。当执行非易失性存储装置100的写入操作时，写入信号WT可以被使能。当写入信号WT被使能时，预选信号发生器240可以使能预选信号PRESEL。当基于预选信号PRESEL执行预选操作使得选中的存储单元发生骤回时，感测信号DOUT可以被使能。在经过执行预选操作的时间之后，写入脉冲发生器210可以使能复位脉冲信号RSTP和置位脉冲信号SETP。当置位脉冲信号SETP被使能时，预选信号发生器240可以禁止预选信号PRESEL。当写入数据WDT是复位数据时，复位写入信号发生器220可以输出复位脉冲信号RSTP作为复位写入信号RSTWT。当写入数据WDT是置位数据时，置位写入信号发生器230可以输出置位脉冲信号SETP作为置位写入信号SETWT。

图4是图示了图1中所示的第一全局控制电路151的配置的示图。在图4中，第一全局控制电路151可以包括：第一高电压发生器410、第二高电压发生器420和第三高电压发生器430。第一高电压发生器410可以接收第一高供电电压VH1和预选信号PRESEL。第一高电压发生器410可以基于预选信号PRESEL来生成第一高电压，并且将第一高电压提供至第一全局电极GBL。第一高电压发生器410还可以接收钳位信号VCLP。钳位信号VCLP可以是具有恒定电压电平的偏置电压。第一高电压发生器410可以基于钳位信号VCLP来降低第一高供电电压VH1的电压电平，并且提供降低的电压作为第一高电压。第一高电压发生器410可以包括第一晶体管411和第二晶体管412。第一晶体管411可以是P沟道MOS晶体管，并且第二晶体管412可以是N沟道MOS晶体管。第一晶体管411可以具有被配置为接收预选信号的互补信号PRESELB的栅极和被配置为接收第一高供电电压VH1的源极。第二晶体管412可以具有被配置为接收钳位信号VCLP的栅极、耦接至第一晶体管411的漏极的漏极以及耦接至第一全局电极GBL的源极。当预选信号PRESEL被使能时，第一晶体管411可以将第一高供电电压VH1提供至第二晶体管412，并且第二晶体管412可以通过将从第一晶体管411提供的电压降低第二晶体管412的阈值电压来生成第一高电压，以及将第一高电压提供至第一全局电极GBL。

第二高电压发生器420可以接收第一高供电电压VH1和复位写入信号RSTWT。第二高电压发生器420可以基于复位写入信号RSTWT而从第一高供电电压VH1生成第二高电压，并且将第二高电压提供至第一全局电极GBL。第二高电压发生器420可以包括第三晶体管421。第三晶体管421可以是P沟道MOS晶体管。第三晶体管421可以具有被配置为接收复位写入信号的互补信号RSTWTB的栅极、被配置为接收第一高供电电压VH1的源极以及耦接至第一全局电极GBL的漏极。当复位写入信号RSTWT被使能时，第三晶体管421可以将第一高供电电压VH1作为第二高电压提供至第一全局电极GBL。

第三高电压发生器430可以接收第二高供电电压VH2和置位写入信号SETWT。第三高电压发生器430可以基于置位写入信号SETWT而从第二高供电电压VH2生成第三高电压，并且将第三高电压提供至第一全局电极GBL。第三高电压发生器430可以包括第四晶体管431。第四晶体管431可以是P沟道MOS晶体管。第四晶体管431可以具有被配置为接收置位写入信号的互补信号SETWTB的栅极、被配置为接收第二高供电电压VH2的源极以及耦接至第一全局电极GBL的漏极。当置位写入信号SETWT被使能时，第四晶体管431可以将第二高供电电压VH2作为第三高电压提供至第一全局电极GBL。

图5是图示了图1中所示的第二全局控制电路152的配置的示图。在图5中，第二全局控制电路152可以包括：第一低电压发生器510、第二低电压发生器520和第三低电压发生器530。第一低电压发生器510可以接收预选信号PRESEL和第一低供电电压VL1。第一低电压发生器510可以基于预选信号PRESEL来将第一低供电电压VL1提供至第二全局电极GWL，并且控制第一电流流经第二全局电极GWL。第一低电压发生器510可以包括第五晶体管511和第一电流源512。第五晶体管511可以是N沟道MOS晶体管。第五晶体管511可以具有被配置为接收预选信号PRESEL的栅极和耦接至第二全局电极GWL的漏极。第一电流源512可以是被配置为供应第一电流的恒流源。第一电流源512的一个端子可以耦接至第五晶体管511的源极，并且第一电流源512的另一端子可以被配置为接收第一低供电电压VL1。当预选信号PRESEL被使能时，第五晶体管511可以将第一电流源512耦接至第二全局电极GWL，将第一低供电电压VL1作为第一低电压提供至第二全局电极GWL，并且控制第一电流流经第二全局电极GWL。

第二低电压发生器520可以基于复位写入信号RSTWT来将第二低电压提供至第二全局电极GWL，并且控制第二电流流经第二全局电极GWL。第二低电压发生器520可以包括第六晶体管521和第二电流源522。第六晶体管521可以是N沟道MOS晶体管。第六晶体管521可以具有被配置为接收复位写入信号RSTWT的栅极和耦接至第二全局电极GWL的漏极。第二电流源522可以是被配置为供应第二电流的恒流源。第二电流源522的一个端子可以耦接至第六晶体管521的源极，并且第二电流源522的另一端子可以被配置为接收第二低供电电压VL2。当复位写入信号RSTWT被使能时，第六晶体管521可以将第二电流源522耦接至第二全局电极GWL，将第二低供电电压VL2作为第二低电压提供至第二全局电极GWL，并且控制第二电流流经第二全局电极GWL。

第三低电压发生器530可以基于置位写入信号SETWT来将第三低电压提供至第二全局电极GWL，并且控制第三电流流经第二全局电极GWL。第三低电压发生器530可以包括第七晶体管531和第三电流源532。第七晶体管531可以是N沟道MOS晶体管。第七晶体管531可以具有被配置为接收置位写入信号SETWT的栅极和耦接至第二全局电极GWL的漏极。第三电流源532可以是被配置为供应第三电流的恒流源。第三电流源532的一个端子可以耦接至第七晶体管531的源极，并且第三电流源532的另一端子可以被配置为接收第二低供电电压VL2。当置位写入信号SETWT被使能时，第七晶体管531可以将第三电流源532耦接至第二全局电极GWL，将第二低供电电压VL2作为第三低电压提供至第二全局电极GWL，并且控制第三电流流经第二全局电极GWL。

图6是图示了存储单元的阈值电压分布的曲线图。在图6中，水平轴可以指示电压水平。以低电阻状态编程的存储单元可以是置位单元SET，并且具有相对低的阈值电压。以高电阻状态编程的存储单元可以是复位单元RESET，并且具有相对高的阈值电压。置位单元SET可以具有在置位分布最小电压VSETmin与置位分布最大电压VSETmax之间的阈值电压。复位单元RESET可以具有在复位分布最小电压VRSTmin与复位分布最大电压VRSTmax之间的阈值电压。过复位和/或开放单元的阈值电压VOP可以具有比复位分布最大电压VRSTmax高的电压电平。读取电压VRD可以具有在置位分布最大电压VSETmax与复位分布最小电压VRSTmin之间的电压电平。读取电压VRD可以对应于能够在置位单元SET与复位单元RESET之间进行区分的分界电压。读取电压VRD可以用于非易失性存储装置的读取操作，并且可以用于执行预读取操作的非易失性存储装置的写入操作。预读取操作可以指示在将置位数据和复位数据中的一个写入到存储单元之前确定存储单元的电阻状态的操作。预选电压VPRE可以具有等于或高于复位分布最大电压VRSTmax的电压电平，以便使处于低电阻状态的存储单元和处于高电阻状态的存储单元都发生骤回。

图7是图示了根据本实施例的非易失性存储装置的操作方法的流程图，并且图8A、图8B和图8C是图示了根据实施例的非易失性存储装置的操作的时序图。参考图1至图8C，根据本实施例的非易失性存储装置100的操作被描述如下。当执行非易失性存储装置100的写入操作时，非易失性存储装置100可以基于列地址信号和行地址信号来选择特定的存储单元。当开始写入操作时，写入信号WT可以被使能，并且写入控制电路140可以使能预选信号PRESEL。在S71，非易失性存储装置100可以对选中的存储单元执行预选操作。写入电路140可以基于预选信号PRESEL来对选中的存储单元执行预选操作。在S72，非易失性存储装置100可以判断选中的存储单元是否发生骤回。当选中的存储单元经由预选操作而发生骤回时，SA 160可以使能感测信号DOUT，并且处理步骤可以从S72进行到S73。当选中的存储单元未发生骤回时，SA 160可以将感测信号DOUT保持在禁止状态，并且处理步骤可以从S72进行到S76。写入电路140和150可以基于写入数据WDT以及选中的存储单元是否发生骤回来对选中的存储单元选择性地执行复位写入操作和置位写入操作。当选中的存储单元发生骤回时，可以对选中的存储单元执行复位写入操作和置位写入操作中的一个。在S73，非易失性存储装置100可以判断写入数据WDT是复位数据还是置位数据。当写入数据WDT是复位数据时，处理步骤可以从S73进行到S74。当写入数据WDT是置位数据时，处理步骤可以从S73进行到S75。在S74，写入驱动器150可以将复位写入电流施加至选中的存储单元以将复位数据写入至选中的存储单元。写入控制电路140可以基于感测信号DOUT和写入数据WDT来输出复位写入脉冲RSTP作为复位写入信号RSTWT，并且写入驱动器150可以基于复位写入信号RSTWT来将复位写入电压施加至选中的存储单元，以及控制第二电流流经选中的存储单元。选中的存储单元可以被编程为高电阻状态以储存复位数据，并且写入操作可以结束。在S75，写入驱动器150可以将置位写入电流施加至选中的存储单元，以将置位数据写入到选中的存储单元。写入控制电路140可以基于感测信号DOUT和写入数据WDT来输出置位写入脉冲SETP作为置位写入信号SETWT，并且写入驱动器150可以基于置位写入信号SETWT来将置位写入电压施加至选中的存储单元，以及控制第三电流流经选中的存储单元。选中的存储单元可以被编程为低电阻状态以储存置位数据，并且写入操作可以结束。

当在步骤S72选中的存储单元未发生骤回时，在步骤S76，可以不将电压和电流施加至选中的存储单元。当选中的存储单元未发生骤回时，SA 160可以将感测信号DOUT保持在禁止状态。当选中的存储单元未发生骤回时，写入电路140和150可以不管写入数据WDT如何都不对选中的存储单元执行复位写入操作和置位写入操作，并且中断施加至选中的存储单元的预选电压。写入控制电路140可以基于感测信号DOUT而不使能复位写入信号RSTWT和置位写入信号SETWT两者。因此，写入驱动器150可以不将电压和电流施加至选中的存储单元，并且写入操作可以结束。

在图8A、图8B和图8C中，“VGBL”表示第一全局电极GBL的电压电平，“VGWL”表示第二全局电极GWL的电压电平，并且“Icell”表示流经选中的存储单元的电流。如图8A、图8B和图8C所示，当执行非易失性存储装置的写入操作时，第二全局控制电路152可以基于预选信号PRESEL来将第一低电压施加至第二全局电极GWL，并且第二全局电极GWL的电压电平VGWL可以下降至第一低电压的电压电平。此外，第二全局控制电路152可以控制第一电流ISN流经第二全局电极GWL。第一全局控制电路151可以基于预选信号PRESEL来施加第一高电压，并且第一全局电极GBL的电压电平VGBL可以上升到第一高电压的电压电平。当在选中的存储单元两端的电压电平达到与预选电压VPRE相对应的电压电平时，选中的存储单元可以发生骤回。如图8A和图8B所示，当选中的存储单元不是过复位和/或开放单元时，选中的存储单元可以发生骤回，并且尖峰电流Ispike可以流经该存储单元。当尖峰电流Ispike流动时，第一全局电极GBL的电压电平VGBL可能下降，而第二全局电极GWL的电压电平VGWL可能上升。SA 160可以感测第二全局电极GWL的电压电平VGWL的变化，并且使能感测信号DOUT。

参考图8A，当写入数据WDT是复位数据时，写入控制电路140可以使能复位写入信号RSTWT。第一全局控制电路151可以将第二高电压施加至第一全局电极GBL，并且第一全局电极GBL的电压电平VGBL可以上升到第二高电压。第二全局控制电路152可以将第二低电压施加至第二全局电极GWL，并且控制第二电流IRST流经第二全局电极GWL。当第二全局电极GWL的电压电平VGWL下降到第二低电压时，在选中的存储单元两端的电压电平可以达到复位写入电压VRST，并且当第二电流IRST流经选中的存储单元时，选中的存储单元可以被编程为高电阻状态。当复位写入信号RSTWT被禁止时，第一全局电极GBL的电压电平VGBL可以下降，而第二全局电极GWL的电压电平VGWL可以上升。当写入信号WT被禁止时，写入操作可以结束。

参考图8B，当写入数据WDT是置位数据时，写入控制电路140可以使能置位写入信号SETWT。第一全局控制电路151可以将第三高电压施加至第一全局电极GBL，并且第一全局电极GBL的电压电平VGBL可以下降至第三高电压。第二全局控制电路152可以将第三低电压施加至第二全局电极GWL，并且控制第三电流ISET流经第二全局电极GWL。当第二全局电极GWL的电压电平VGWL下降到第三低电压时，在选中的存储单元两端的电压电平可以达到置位写入电压VSET，并且当第三电流ISET流经选中的存储单元时，选中的存储单元可以被编程为低电阻状态。当置位写入信号SETWT被禁止时，第一全局电极GBL的电压电平VGBL可以下降，而第二全局电极GWL的电压电平VGWL可以上升。当写入信号WT被禁止时，写入操作可以结束。

参考图8C，当选中的存储单元是过复位和/或开放单元时，选中的存储单元可能不发生骤回。因此，尖峰电流Ispike可能不会流经选中的存储单元，并且第一全局电极GBL和第二全局电极GWL的电压电平也可能不会改变。SA 160可以将感测信号DOUT保持在禁止状态，并且写入控制电路140可以不管写入数据WDT如何都不使能复位写入信号RSTWT和置位写入信号SETWT两者。当预选信号PRESEL被禁止时，第一全局电极GBL的电压电平VGBL可以下降，而第二全局电极GWL的电压电平VGWL可以上升。因为写入驱动器150不将电压和电流施加至第一全局电极GBL和第二全局电极GWL，所以当写入信号WT被禁止时，写入操作可以结束。

图9是图示了包括根据一个实施例的半导体存储装置的电子设备的框图。参考图9，电子设备4200可以包括：处理器4210、存储器4220和输入/输出(I/O)设备4230。处理器4210、存储器4220和I/O设备4230可以经由总线4246耦接。

存储器4220可以从处理器4210接收控制信号。存储器4220可以储存用于处理器4210的操作的代码和数据。存储器4220可以用于储存经由总线4246访问的数据。存储器4220可以包括根据本实施例的上述非易失性存储装置100。对于本实施例的具体实施方式和更改，可以提供附加电路和控制信号。

电子设备4200可以构成需要存储器4220的各种电子控制设备。例如，电子设备4200可以应用于计算机系统、无线通信设备或可以在无线环境中发送/接收信息的任何设备。无线通信设备的示例可以包括：PDA、膝上型计算机、便携式计算机、网络书写板、无线电话、移动电话、数字音乐播放器、MP3播放器、导航系统、SSD(固态盘)和家用电器。

图10是图示了包括根据一个实施例的半导体存储装置的数据储存设备的框图。参考图10，可以提供诸如SSD 4311的数据储存设备。SSD 4311可以包括：接口4313、控制器4315、非易失性存储器4318和缓冲存储器4319。

SSD 4311用于使用半导体器件来储存信息。与硬盘驱动器(HDD)相比，SSD 4311具有更高的速度、更小的机械延迟或更低的故障率以及更小的热量或噪音。此外，与HDD相比，SSD 4311还可以具有减小的尺寸和重量。SSD 4311可以广泛地用于笔记本PC、上网本、台式PC、MP3播放器或便携式储存器件中。

控制器4315可以被形成为与接口4313相邻，并且电耦接至接口4313。控制器4315可以是包括存储器控制器和缓冲器控制器的微处理器。非易失性存储器4318可以被形成为与控制器4315相邻，并且经由连接端子TRM电耦接至控制器4315。SSD 4311可以具有与非易失性存储器4318相对应的数据储存容量。缓冲存储器4319可以被形成为与控制器4315相邻并且电耦接至控制器4315。

接口4313可以耦接至主机4302，并且用于发送和接收诸如数据的电信号。例如，接口4313可以使用诸如SATA、IDE、SCSI和/或其组合的标准。非易失性存储器4318可以经由控制器4315耦接至接口4313。

非易失性存储器4318可以用于储存经由接口4313接收的数据。非易失性存储器4318可以包括根据本实施例的上述非易失性存储装置100。尽管供应至SSD 4311的电力被去除，但是可以保留储存在非易失性存储器4318中的数据。

缓冲存储器4319可以包括易失性存储器或非易失性存储器。易失性存储器可以是DRAM和/或SRAM。非易失性存储器可以包括根据本实施例的上述非易失性存储装置100。

接口4313可以具有比非易失性存储器4318的运行速度高的数据处理速度。缓冲存储器4319可以用于暂时储存数据。经由接口4313接收的数据可以通过控制器4315暂时储存在缓冲存储器4319中，然后根据非易失性存储器4318的数据记录速度而永久地储存在非易失性存储器4318中。

此外，可以预先读取储存在非易失性存储器4318中的数据之中经常使用的数据，并将其暂时储存在缓冲存储器4319中。即，缓冲存储器4319可以用于增大SSD 4311的高效运行速度并减小错误发生率。

尽管上面已经描述了各种实施例，但是本领域技术人员将理解的是，所描述的实施例仅是示例。因此，本文中已经描述的非易失性存储装置及其操作方法不应基于所描述的实施例而受到限制。

Claims (16)

1. 一种非易失性存储装置，包括：

感测放大器，其被配置为感测选中的存储单元是否发生骤回；以及

写入电路，其被配置为：

基于写入信号来将预选电压施加至所述选中的存储单元，所述预选电压对应于复位分布最大电压；

当所述选中的存储单元发生骤回时，基于写入数据来将复位写入电压和置位写入电压中的一个施加至所述选中的存储单元，其中，所述预选电压低于所述复位写入电压而高于所述置位写入电压；以及

当所述选中的存储单元未发生骤回时，不将电流和电压施加到所述选中的存储单元。

2.根据权利要求1所述的非易失性存储装置，其中，所述写入电路包括：

写入控制电路，其配置为：

基于所述写入信号来生成预选信号；

当所述选中的存储单元发生骤回时，基于所述写入数据来生成复位写入信号和置位写入信号中的一个；以及

当所述选中的存储单元未发生骤回时，禁止所述预选信号并阻止生成所述复位写入信号和所述置位写入信号；以及

写入驱动器，其配置为：

基于所述预选信号来将所述预选电压施加至所述选中的存储单元；

基于所述复位写入信号来将所述复位写入电压施加至所述选中的存储单元；以及

基于所述置位写入信号来将所述置位写入电压施加至所述选中的存储单元。

3.根据权利要求2所述的非易失性存储装置，其中，所述写入控制电路被配置为：

基于所述写入信号来生成所述预选信号，

基于所述写入数据和从所述感测放大器输出的感测信号来生成所述复位写入信号和所述置位写入信号，以及

当所述感测信号被禁止时，不生成所述复位写入信号并且不生成所述置位写入信号。

4.根据权利要求2所述的非易失性存储装置，其中，所述写入控制电路包括：

写入脉冲发生器，其被配置为基于所述写入信号来生成复位脉冲信号和置位脉冲信号；

复位写入信号发生器，其被配置为基于所述写入数据、所述复位脉冲信号和从所述感测放大器输出的感测信号来生成所述复位写入信号；

置位写入信号发生器，其被配置为基于所述写入数据、所述置位脉冲信号和所述感测信号来生成所述置位写入信号；以及

预选信号发生器，其被配置为基于所述写入信号、所述复位脉冲信号和所述置位脉冲信号中的至少一个来生成所述预选信号。

5.根据权利要求2所述的非易失性存储装置，其中，所述写入驱动器包括：

第一全局控制电路，其被配置为基于所述预选信号、所述复位写入信号和所述置位写入信号，将第一高电压、第二高电压和第三高电压中的一个施加至与所述选中的存储单元耦接的第一全局电极；以及

第二全局控制电路，其被配置为基于所述预选信号、所述复位写入信号和所述置位写入信号，将第一低电压、第二低电压和第三低电压中的一个施加至与所述选中的存储单元耦接的第二全局电极，并且被配置为控制第一电流、第二电流和第三电流中的一个流经所述第二全局电极。

6.根据权利要求5所述的非易失性存储装置，其中，所述第一高电压低于所述第二高电压而高于所述第三高电压。

7.根据权利要求5所述的非易失性存储装置，其中，所述第一低电压高于所述第二低电压和所述第三低电压，并且所述第二低电压等于或低于所述第三低电压，

其中，所述第三电流小于所述第二电流而大于所述第一电流。

8.根据权利要求5所述的非易失性存储装置，其中：

所述第一高电压与所述第一低电压之间的差对应于所述预选电压；

所述第二高电压与所述第二低电压之间的差对应于所述复位写入电压；以及

所述第三高电压与所述第三低电压之间的差对应于所述置位写入电压。

9.一种非易失性存储装置的操作方法，所述操作方法包括：

将预选电压施加至选中的存储单元，所述预选电压对应于复位分布最大电压；

感测所述选中的存储单元是否发生骤回；以及

当所述选中的存储单元发生骤回时，基于写入数据来对所述选中的存储单元执行复位写入操作和置位写入操作中的一个，以及当所述选中的存储单元未发生骤回时，不将电压和电流施加至所述选中的存储单元。

10.一种非易失性存储装置，包括：

写入控制电路，其配置为：

基于写入信号来生成预选信号；

当感测信号被使能时，生成复位写入信号和置位写入信号中的一个；以及

当所述感测信号被禁止时，禁止所述预选信号并且不生成所述复位写入信号和所述置位写入信号；

感测放大器，其被配置为感测存储单元是否发生骤回并生成所述感测信号；以及

写入驱动器，其配置为：

基于所述预选信号来对选中的存储单元执行预选操作；

基于所述复位写入信号来对所述选中的存储单元执行复位写入操作；以及

基于所述置位写入信号来对所述选中的存储单元执行置位写入操作。

11.根据权利要求10所述的非易失性存储装置，其中，所述写入控制电路包括：

写入脉冲发生器，其被配置为基于所述写入信号来生成复位脉冲信号和置位脉冲信号；

复位写入信号发生器，其被配置为基于所述复位脉冲信号、写入数据和所述感测信号来生成所述复位写入信号；

置位写入信号发生器，其被配置为基于所述置位脉冲信号、所述写入数据和所述感测信号来生成所述置位写入信号；以及

预选信号发生器，其被配置为基于所述写入信号、所述复位脉冲信号和所述置位脉冲信号中的至少一个来生成所述预选信号。

12.根据权利要求10所述的非易失性存储装置，其中，所述写入驱动器被配置为：

基于所述预选信号来将预选电压和第一电流提供至所述选中的存储单元；

基于所述复位写入信号来将复位写入电压和第二电流提供至所述选中的存储单元；以及

基于所述置位写入信号来将置位写入电压和第三电流提供至所述选中的存储单元。

13.根据权利要求12所述的非易失性存储装置，其中，所述预选电压低于所述复位写入电压而高于所述置位写入电压，

其中，所述第三电流大于所述第一电流而小于所述第二电流。

14.根据权利要求12所述的非易失性存储装置，其中，所述预选电压对应于复位分布最大电压。

15.根据权利要求10所述的非易失性存储装置，其中，所述写入驱动器包括：

第一全局控制电路，其被配置为基于所述预选信号、所述复位写入信号和所述置位写入信号，将第一高电压、第二高电压和第三高电压中的一个施加至与所述选中的存储单元耦接的第一全局电极；以及

第二全局控制电路，其被配置为基于所述预选信号、所述复位写入信号和所述置位写入信号，将第一低电压、第二低电压和第三低电压中的一个施加至与所述选中的存储单元耦接的第二全局电极，并且被配置为控制第一电流、第二电流和第三电流中的一个流经所述第二全局电极。

16.根据权利要求15所述的非易失性存储装置，其中，所述第一高电压低于所述第二高电压而高于所述第三高电压，

其中，所述第一低电压高于所述第二低电压和所述第三低电压，并且所述第二低电压等于或低于所述第三低电压，

其中，所述第三电流小于所述第二电流而大于所述第一电流。