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CN109273442B - 半导体元件及其制作方法 - Google Patents

半导体元件及其制作方法 Download PDF

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Abstract

本发明公开一种半导体元件及其制作方法。该制作半导体元件的方法包含，首先形成一第一凹槽于一基底内，然后形成一第一浅沟隔离于第一凹槽内，形成一第一图案化掩模于基底上，再利用第一图案化掩模去除部分第一浅沟隔离以形成一第二凹槽以及去除部分基底形成一第三凹槽，其中第三凹槽下表面低于第二凹槽下表面。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种制作半导体元件的方法，尤其是涉及一种制作动态随机存取存储器(Dynamic Random Access Memory,DRAM)元件的方法。
背景技术
随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(DRAM)单元的设计也必须符合高集成度及高密度的要求。对于一具备凹入式栅极结构的DRAM单元而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的DRAM单元。
一般来说，具备凹入式栅极结构的DRAM单元会包含一晶体管元件与一电荷贮存装置，以接收来自于位线及字符线的电压信号。然而，受限于制作工艺技术之故，现有具备凹入式栅极结构的DRAM单元仍存在有许多缺陷，还待进一步改良并有效提升相关存储器元件的效能及可靠度。
发明内容
本发明一实施例公开一种制作半导体元件的方法。首先形成一第一凹槽于一基底内，然后形成一第一浅沟隔离于第一凹槽内，形成一第一图案化掩模于基底上，再利用第一图案化掩模去除部分第一浅沟隔离以形成一第二凹槽以及去除部分基底形成一第三凹槽，其中第三凹槽下表面低于第二凹槽下表面。
本发明另一实施例公开一种半导体元件，其主要包含：一第一栅极结构设于一基底内、一第二栅极结构设于基底内并邻近第一栅极结构以及一第一浅沟隔离设于第一栅极结构下方，其中第一浅沟隔离上表面高于第二栅极结构下表面。
附图说明
图1至图9为本发明优选实施例制作一动态随机存取存储器元件的方法示意图。
主要元件符号说明
10 动态随机存取存储器元件 12 位线
14 字符线 16 基底
18 主动区 20 存储器区
22 栅极 24 浅沟绝缘
26 第一凹槽 28 第一浅沟隔离
30 第一图案化掩模 32 介电层
34 非晶碳膜 36 第二凹槽
38 第三凹槽 40 第四凹槽
42 第二浅沟隔离 44 上半部
46 下半部 48 有机层
50 图案化光致抗蚀剂 52 第二图案化掩模
54 栅极介电层 56 功函数金属层
58 导电层 60 第一栅极结构
62 第二栅极结构 64 硬掩模
具体实施方式
请参照图1至图9，图1至图9为本发明优选实施例制作一动态随机存取存储器元件的方法示意图，其中图1为俯视图，图2显示图1中沿着切线AA’方向制作动态随机存取存储器元件的剖视图，图3至图9的左半部分为接续图2制作工艺且沿着图1切线AA'方向的剖面示意图，图3至图9的右半部分为接续图2制作工艺且沿着图1切线BB’方向制作动态随机存取存储器元件的剖视图。整体而言，本实施例是提供一存储器元件，例如是具备凹入式栅极的动态随机存取存储器元件10，其包含有至少一晶体管元件(图未示)以及至少一电容结构(图未示)，以作为DRAM阵列中的最小组成单元并接收来自于位线12及字符线14的电压信号。
如图1所示，动态随机存取存储器元件10包含一基底16，例如一由硅所构成的半导体基底，然后于基底16内形成有至少一浅沟绝缘24，以于基底16上定义出多个主动区(active area,AA)18。此外，基底16上还定义有一存储器区20以及一周边区(图未示)。其中，动态随机存取存储器元件10的多个字符线(word line,WL)14与多个位线(bit line,BL)12优选形成于存储器区20的基底16上而其他的主动元件等(未绘示)则可形成在周边区。需注意的是，为简化说明，本发明的图1仅绘示出位于存储器区20的元件上视图并省略了位于周边区的元件。
在本实施例中，各主动区18例如是相互平行地朝向一第一方向延伸，而字符线14或多条栅极22是形成在基底16内并穿越各主动区18及浅沟绝缘24。具体来说，各栅极22是沿着不同于第一方向的一第二方向，例如Y方向延伸，且第二方向与第一方向相交并小于90度。
另一方面，位线12是相互平行地形成在基底16上沿着一第三方向，例如X方向延伸，并同样横跨各主动区18及浅沟绝缘24。其中，第三方向同样是不同于第一方向，并且优选是与第二方向垂直。也就是说，第一方向、第二方向及第三方向彼此都不同，且第一方向与第二方向及第三方向都不垂直。此外，字符线14两侧的主动区18内优选设有接触插塞，例如包括位线接触插塞(bit line contact,BLC)(图未示)来电连接至各晶体管元件的源极/漏极区域(图未示)以及存储节点(storage node)接触插塞(图未示)来电连接一电容。
以下针对字符线14(或又称埋藏式字符线)的制作进行说明。首先如图2所示，先于基底16内形成第一凹槽26，然后形成一第一浅沟隔离28于第一凹槽26内，再形成一第一图案化掩模30于基底16上。在本实施例中，形成第一图案化掩模30前可先依序形成一例如由氧化硅所构成的介电层32以及一非晶碳膜(amorphous carbon film,APF)34于基底16与第一浅沟隔离28表面，之后再将第一图案化掩模30设于非晶碳膜34上。另外本实施例的第一浅沟隔离28优选包含单一材料例如氧化硅，但不局限于此。
如图3所示，接着利用第一图案化掩模30为掩模进行一蚀刻制作工艺，以去除部分第一浅沟隔离28以形成第二凹槽36并同时去除部分基底16形成第三凹槽38，其中第三凹槽38下表面优选略低于第二凹槽36下表面。之后去除第一图案化掩模30以及剩余的非晶碳膜34并留下部分介电层32于基底16上。
在本实施例中，用来形成第二凹槽36与第三凹槽38的蚀刻气体成分较佳选自由氯气(Cl2)、四氟化碳(CF4)以及氟代甲烷(CHxFy)所构成的群组，其中氯气的蚀刻对象物主要为由硅所构成的基底16，四氟化碳的蚀刻对象物主要为基底16与由氧化硅所构成的第一浅沟隔离28，而氟代甲烷(CHxFy)的蚀刻对象物主要为第一浅沟隔离28。具体而言，本实施例在进行上述蚀刻制作工艺时优选调整硅对氧化硅的选择比，例如在去除部分第一浅沟隔离28与部分基底16时可选择去除较多的基底16，进而使第三凹槽38下表面略低于第二凹槽36下表面。
值得注意的是，图3右半部分沿着切线BB'剖面中基底16内另包含一第四凹槽40邻近第一凹槽26以及一第二浅沟隔离42设于第四凹槽40内，其中第四凹槽40优选与第一凹槽26在同一道步骤同时形成于基底16内，第二浅沟隔离42也优选在形成第一浅沟隔离28的同时形成于第四凹槽40内且第一浅沟隔离28上表面优选切齐第二浅沟隔离42上表面。
在本实施例中，第一浅沟隔离28从图3右半部的角度来看更细部包含一上半部44以及一下半部46，其中上半部44的宽度优选小于下半部46的宽度。另外从高度关系来看，上半部44上表面优选高于基底16上表面并切齐第二浅沟隔离42上表面而下半部46上表面则约略切齐基底16上表面。
随后如图4所示，在形成第二凹槽36与第三凹槽38后形成一第二图案化掩模(图未示)于第一浅沟隔离28上。在本实施例中，形成第二图案化掩模的步骤包括先形成一有机层48填满第二凹槽36与第三凹槽38，然后再形成一图案化光致抗蚀剂50于有机层48上。
如图5所示，然后利用图案化光致抗蚀剂50去除部分有机层48以形成图案化的有机层48，其中图案化的有机层48与图案化光致抗蚀剂50一同构成前述的第二图案化掩模52，且第二图案化掩模52优选暴露出第三凹槽38以及第二浅沟隔离42。
如图6所示，接着以第二图案化掩模52为掩模进行一蚀刻制作工艺以去除位于图6右半部分中的部分第二浅沟隔离42，使第二浅沟隔离42上表面略低于第一浅沟隔离28上表面。
随后如图7所示，以例如灰化(ashing)的方式完全去第二图案化掩模52并暴露出第一浅沟隔离28。
接着如图8所示，依序形成一栅极介电层54以及功函数金属层56于第二凹槽36及第三凹槽38内，再形成一导电层58于功函数金属层56上，其中栅极介电层54优选包含氧化硅，但不排除包含高介电常数材料。
在本实施例中，功函数金属层56优选包含氮化钛，但又可依据制作工艺或产品需求选用N型功函数金属层或P型功函数金属层。例如，N型功函数金属层可选用功函数为3.9电子伏特(eV)～4.3eV的金属材料，如铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)、铝化铪(HfAl)或TiAlC(碳化钛铝)等，但不以此为限。P型功函数金属层则可选用功函数为4.8eV～5.2eV的金属材料，如氮化钛(TiN)、氮化钽(TaN)或碳化钽(TaC)等，但不以此为限。另外导电层58可选自铜(Cu)、铝(Al)、钨(W)、钛铝合金(TiAl)、钴钨磷化物(cobalttungsten phosphide，CoWP)等低电阻材料或其组合。
随后如图9所示，先进行一平坦化制作工艺以及/或回蚀刻制作工艺去除部分导电层58、部分功函数金属层56、部分栅极介电层54以及剩余的介电层32，使剩余的导电层58、功函数金属层56以及栅极介电层54上表面略低于基底16上表面以形成一第一栅极结构60于第二凹槽36内以及第二栅极结构62于第三凹槽38内，其中第一栅极结构60与第二栅极结构62即构成图1的位线12。之后再形成一硬掩模64于第一栅极结构60与第二栅极结构62上方，并使硬掩模64上表面切齐基底16上表面。
之后可依据制作工艺需求进行一离子注入制作工艺，以于第一栅极结构60或第二栅极结构62两侧的基底16内形成一掺杂区(图未示)，例如一轻掺杂漏极或源极/漏极区域。最后进行接触插塞制作工艺，例如可分别于第二栅极电极48两侧形成位线接触插塞电连接源极/漏极区域与后续所制作的位线，以及形成存储节点接触插塞同时电连接源极/漏极区域与后续所制作的电容。
请再参照图9，图9另公开本发明一实施例的半导体元件的结构示意图。如图9所示，半导体元件主要包含第一栅极结构60设于一基底16内、第二栅极结构62设于基底16内且邻近第一栅极结构60、第一浅沟隔离28设于第一栅极结构60下方以及第二浅沟隔离42设于第一浅沟隔离28旁。
其中第一浅沟隔离28上表面优选高于第二栅极结构62下表面，第二浅沟隔离42上表面则略低于第一浅沟隔离28上表面。若比较浅沟隔离与基底16之间的高度关系，第一浅沟隔离28上表面优选高于基底16上表面而第二浅沟隔离42上表面则略低于基底16上表面。
从细部来看，第一浅沟隔离28又包含一上半部44以及一下半部46，其中上半部44的宽度优选小于下半部46的宽度。另外从高度关系来看，上半部44上表面优选高于基底16上表面而下半部46上表面则约略切齐基底16上表面且高于第二浅沟隔离42上表面。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (13)

1.一种制作半导体元件的方法，包含：
形成一第一凹槽以及第四凹槽于一基底内；
形成一第一浅沟隔离于该第一凹槽内，同时形成一第二浅沟隔离于该第四凹槽内；
形成一第一图案化掩模于该基底上；
利用该第一图案化掩模去除部分该第一浅沟隔离以形成一第二凹槽，以及去除部分该基底形成一第三凹槽，其中该第三凹槽下表面低于该第二凹槽下表面；以及
在形成该第二凹槽及该第三凹槽后，形成一第二图案化掩模于该第一浅沟隔离上，其中该第二图案化掩模暴露出该第三凹槽以及该第二浅沟隔离；以及
利用该第二图案化掩模去除部分该第二浅沟隔离。
2.如权利要求1所述的方法，另包含形成该第一浅沟隔离同时形成该第二浅沟隔离于该第四凹槽内且该第一浅沟隔离上表面切齐该第二浅沟隔离上表面。
3.如权利要求1所述的方法，另包含去除部分该第二浅沟隔离使该第二浅沟隔离上表面低于该第一浅沟隔离上表面。
4.如权利要求3所述的方法，其中该第一浅沟隔离上表面高于该基底上表面，且该第二浅沟隔离上表面低于该基底上表面。
5.如权利要求1所述的方法，另包含：
去除该第二图案化掩模；
形成一功函数金属层于该第二凹槽及该第三凹槽内；
形成一导电层于该功函数金属层上；
去除部分该导电层及部分该功函数金属层；以及
形成一硬掩模于该第一凹槽以及该第三凹槽内。
6.如权利要求1所述的方法，其中该第一浅沟隔离包含一上半部以及一下半部，且该上半部的宽度小于该下半部的宽度。
7.如权利要求6所述的方法，其中该上半部上表面高于该基底上表面。
8.如权利要求6所述的方法，其中该下半部上表面切齐该基底上表面。
9.一种半导体元件，包含：
第一栅极结构；
第二栅极结构，设于基底内；
第一浅沟隔离，设于该基底内；以及
第二浅沟隔离，设于该基底内；
其中，在该半导体元件的主动区的延伸方向的剖视图上，该第一栅极结构设于该第一浅沟隔离中，该第二栅极结构邻近该第一栅极结构，且该第一栅极结构的下表面高于该第二栅极结构下表面，
其中，在该半导体元件的字符线的延伸方向的剖视图上，该第二浅沟隔离位于该第一浅沟隔离旁，该第一浅沟隔离的上表面高于该基底的上表面，该第二浅沟隔离的上表面低于该第一浅沟隔离的上表面并低于该基底的上表面。
10.如权利要求9所述的半导体元件，其中该第一浅沟隔离包含氧化硅。
11.如权利要求9所述的半导体元件，其中该第一浅沟隔离包含上半部以及下半部，且该上半部的宽度小于该下半部的宽度。
12.如权利要求11所述的半导体元件，其中该上半部上表面高于该基底上表面。
13.如权利要求11所述的半导体元件，其中该下半部上表面切齐该基底上表面。
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