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JP2007149921A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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JP2007149921A JP2005341607A JP2005341607A JP2007149921A JP 2007149921 A JP2007149921 A JP 2007149921A JP 2005341607 A JP2005341607 A JP 2005341607A JP 2005341607 A JP2005341607 A JP 2005341607A JP 2007149921 A JP2007149921 A JP 2007149921A
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向 敏 章 小
Hideaki Harakawa
川 秀 明 原
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Abstract

【課題】従来よりも均一な膜厚の金属シリサイド膜をアクティブ領域に備えた半導体装置およびそのような半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１０に素子分離領域２０を形成し、素子分離領域に隣接するアクティブ領域ＡＡに不純物拡散層７０を形成し、半導体基板上に金属膜８０を堆積し、素子分離領域上の少なくとも一部分の金属膜を除去し、金属膜および半導体基板とを熱処理することによって、アクティブ領域上に自己整合的にシリサイド膜１１０を形成することを具備する。
【選択図】図４

Description

本発明は半導体装置の製造方法および半導体装置を提供する。
金属シリサイド膜は、半導体基板上に金属膜を堆積した後、半導体基板と金属膜とを熱反応させることによって形成される。ＳＴＩ（Shallow Trench Isolation）およびゲート電極のサイドウォールはシリコン酸化膜やシリコン窒化膜などの絶縁膜で形成されているため、金属シリサイド膜はＳＴＩおよびサイドウォール上に形成されず、金属膜がそのまま残る。一方、アクティブ領域のうちシリコンなどの半導体基板上に金属膜が堆積した領域では、金属膜と半導体基板とが反応することによって金属シリサイド膜が形成される。その後、ＳＴＩおよびサイドウォール上にある未反応の金属膜を除去することによって、金属シリサイド膜をアクティブ領域上に自己整合的に形成することができる。
しかし、ＳＴＩとアクティブ領域との境界において、ＳＴＩ上の余剰の金属がアクティブ領域に拡散し、その金属がアクティブ領域の半導体基板と反応する。これにより、金属シリサイド膜はアクティブ領域の端部において局所的に厚くなる。金属シリサイド膜の膜厚が局所的に厚くなると、金属シリサイド膜がアクティブ領域に形成された不純物拡散層を突き抜ける場合がある。これは、不純物拡散層と半導体基板との間のＮＰ接合またはＰＮ接合の耐性劣化を引き起こし、ＭＩＳＦＥＴのスタンバイリーク電流の増加を招く。さらに、これはＭＩＳＦＥＴの動作を不能にする場合もある。
特開２００５−９３８６３号公報
従来よりも均一な膜厚の金属シリサイド膜をアクティブ領域に備えた半導体装置およびそのような半導体装置の製造方法を提供する。
本発明に係る実施形態に従った半導体装置の製造方法は、半導体基板に素子分離領域を形成し、前記素子分離領域に隣接するアクティブ領域に不純物拡散層を形成し、前記半導体基板上に金属膜を堆積し、前記素子分離領域上の少なくとも一部分の前記金属膜を除去し、前記金属膜および前記半導体基板とを熱処理することによって、前記不純物拡散層上に自己整合的にシリサイド膜を形成することを具備する。
本発明に係る実施形態に従った半導体装置は、半導体基板と、前記半導体基板の表面に格子状に設けられた素子分離領域と、前記素子分離領域に隣接し、かつ、前記素子分離領域で囲まれたアクティブ領域と、前記アクティブ領域に設けられた不純物拡散層と、前記アクティブ領域上に設けられたシリサイド膜とを備えた半導体装置であって、
前記アクティブ領域の端部における前記不純物拡散層上の前記シリサイド膜の膜厚は、前記アクティブ領域の中央部における前記シリサイド膜の膜厚と同じであり、当該半導体装置のチップ面積に対する前記アクティブ領域の面積比率は１７．６％未満であることを特徴とする。
本発明に係る他の実施形態に従った半導体装置は、半導体基板と、前記半導体基板の表面にストライプ状に設けられた素子分離領域と、前記素子分離領域に隣接したアクティブ領域と、前記アクティブ領域に設けられた不純物拡散層と、前記アクティブ領域上に設けられたシリサイド膜とを備えた半導体装置であって、前記アクティブ領域の端部における前記不純物拡散層上の前記シリサイド膜の膜厚は、前記アクティブ領域の中央部における前記シリサイド膜の膜厚と同じであり、
当該半導体装置のチップ面積に対する前記アクティブ領域の面積は１４％未満であることを特徴とする。
本発明による半導体装置は、従来よりも均一な膜厚の金属シリサイド膜をアクティブ領域に備えている。また、本発明による半導体装置の製造方法はそのような半導体装置を製造することができる。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１から図５は、本発明に係る第１の実施形態に従った半導体装置の製造方法の流れを示す断面図である。まず、シリコン基板１０に素子分離領域としてのＳＴＩ２０を形成する。ＳＴＩ２０の形成方法は既知の方法を用いてよい。ＳＴＩ２０を形成することにより、素子を形成するために用いられるアクティブ領域ＡＡが決定される。アクティブ領域ＡＡはＳＴＩ２０に隣接する。次に、アクティブ領域ＡＡ上にゲート絶縁膜３０を形成する。ゲート絶縁膜３０は、例えば、シリコン酸化膜またはシリコン酸化膜よりも誘電率の高い高誘電体材料である。次に、ゲート絶縁膜３０上にゲート電極４０を形成する。ゲート電極４０は、例えば、ポリシリコンである。次に、Ｎ型ＭＩＳＦＥＴ領域のシリコン基板１０に砒素（Ａｓ）イオンを注入し、Ｐ型ＭＩＳＦＥＴ領域のシリコン基板１０にボロン（ＢＦ２）イオンを注入する。これにより、ソース・ドレイン層領域にエクステンション層５０が形成される。尚、Ｎ型ＮＩＳＦＥＴはＰ型基板またはＰ型ウェルに形成され、Ｐ型ＮＩＳＦＥＴは、Ｎ型基板またはＮ型ウェルに形成される。さらに、ゲート電極４０の側壁にサイドウォールスペーサ６０を形成する。これにより、図１に示す構造が得られる。
続いて、図２に示すように、ゲート電極４０およびサイドウォールスペーサ６０をマスクとして用いて、Ｎ型ＭＩＳＦＥＴ領域のシリコン基板１０には燐（Ｐ）イオンを注入し、Ｐ型ＭＩＳＦＥＴ領域のシリコン基板１０にはボロン（Ｂ）イオンを注入する。次に、ＲＴＰ（Rapid Thermal Annealing）技術を用いて、シリコン基板１０を熱処理する。これにより、図２に示すように、不純物拡散層としてのソース・ドレイン層７０がアクティブ領域ＡＡに形成される。ソース・ドレイン層７０は、ソース・ドレイン電極のコンタクト領域として機能する。ソース・ドレイン層７０とシリコン基板１０との間には、ＰＮ接合またはＮＰ接合が形成される。
前処理としてＤＨＦ（Diluted Hydrofluoric Acid）処理を施すことによって、シリコン基板１０上のケミカル酸化膜を除去する。次に、ＤＣ（Direct Current）スパッタリング技術を用いて、図３に示すように、金属膜としてニッケル膜８０を堆積する。ニッケル膜８０の膜厚は約８ｎｍである。
その後、リソグラフィ技術を用いて、図４に示すように、アクティブ領域ＡＡのニッケル膜８０上にレジストパターン９０を形成する。次に、レジストパターン９０をマスクとして用いて、塩素系ガスを使用したＲＩＥ技術によって、ＳＴＩ２０上のニッケル膜８０をエッチングする。このとき、ＳＴＩ２０上にあるニッケル膜８０の全てを除去してもよいが、その一部分を除去してもよい。なお、本実施形態では、塩素系ガスを使用したＲＩＥ技術を例として挙げたが、フォトレジスト９０に対するニッケル膜８０の選択比が維持できる限りにおいてウェットエッチング技術等を用いても構わない。 続いて、有機系薬液を用いたウェットエッチング技術によって、ニッケル膜８０をエッチングすることなく、フォトレジスト９０を除去する。
次に、ＲＴＰ技術を用いて、窒素雰囲気中において５００℃の温度でシリコン基板１０を熱処理する。これにり、図５に示すように、シリコン基板１０とニッケル膜８０とが熱反応し、ニッケルシリサイド１１０がアクティブ領域ＡＡのうちソース・ドレイン層７０上に形成される。また、ゲート電極４０とニッケル膜８０とが熱反応し、ニッケルシリサイド１１０がゲート電極４０上にも形成される。次に、シリコン基板１０をＳＰＭ(硫化水素水と過酸化水素水の混合液)に晒すことによって、ＳＴＩ２０およびサイドウォールスペーサ６０上に残存する未反応のニッケル膜８０を除去する。これにより、ニッケルシリサイド１１０がシリコン基板１０およびゲート電極４０上だけに自己整合的に形成される。
図６は図５に示す破線枠Ｃの部分の拡大断面図である。上述の工程において、ＳＴＩ２０上のニッケル膜８０が予め除去されていることに注目されたい。ＳＴＩ２０上のニッケル膜８０が予め除去されているため、シリサイド形成時の熱処理において、ニッケルがアクティブ領域ＡＡへ拡散しない。よって、図６に示すようにアクティブ領域ＡＡの端部Ｅにおけるニッケルシリサイド１１０の膜厚は、アクティブ領域ＡＡの中央部ＣＴＲにおけるニッケルシリサイド１１０の膜厚と同程度となる。即ち、本実施形態によれば、均一な膜厚のニッケルシリサイド１１０を形成することができる。その結果、本実施形態による半導体装置は、ニッケルシリサイド１１０がＮＰ接合またはＰＮ接合を突き抜けることを防止し、それによってＮＰ接合またはＰＮ接合の劣化を抑制することができる。
本実施形態では、金属膜としてニッケル膜８０を採用した。しかし、ニッケル膜８０に代えて、金属膜としてチタン（Ｔｉ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、パラジウム（Ｐｄ）またはプラチナ（Ｐｔ）を採用してもよい。
図７は、本実施形態におけるＳＴＩ２０とアクティブ領域ＡＡとの関係を調べるために形成されたアイランド状のアクティブ領域ＡＡを有するＴＥＧ（Test Element Group）の平面図である。実際の半導体装置の断面は、図５に示した断面と同様でよい。従って、本実施形態による半導体装置は、図５に示すようにシリコン基板１０と、シリコン基板１０に設けられたＳＴＩ２０と、ＳＴＩ２０に隣接するアクティブ領域ＡＡと、アクティブ領域ＡＡ上に設けられたゲート絶縁膜３０と、ゲート絶縁膜３０上に設けられたゲート電極４０と、アクティブ領域ＡＡに設けられたソース・ドレイン層７０と、ソース・ドレイン層７０上に設けられたニッケルシリサイド１１０とを備えている。
ＳＴＩ２０はシリコン基板１０の表面に格子状に形成されている。アクティブ領域ＡＡはその周囲をＳＴＩ２０で囲まれている。この半導体装置は上述の製造方法で形成されているので、アクティブ領域ＡＡの端部Ｅにおけるニッケルシリサイド１１０の膜厚はアクティブ領域ＡＡの中央部における膜厚とほぼ同じである。図７に示すアクティブ領域ＡＡの中心部には、コンタクトＣが設けられている。コンタクトＣは、ＰＮ接合またはＮＰ接合におけるリーク電流を計測するために設けられている。
このＴＥＧでは、アクティブ領域ＡＡのサイズは、例えば、１．５μｍ×１．５μｍである。ＳＴＩ２０の幅は、例えば、０．１４μｍ、０．１６μｍ、０．１８μｍ、０．２０μｍ、０．２２μｍ、０．５０μｍのいずれかである。コンタクトＣのサイズは、例えば、０．２２μｍ×０．２２μｍである。ソース・ドレイン層７０は、３．０×１０１５ｃｍ２の濃度のボロン（Ｂ）を３ｋｅＶのエネルギーでイオン注入した後、１０５０℃でスパイクアニールすることによって形成されている。ニッケル膜８０の膜厚は、約３０ｎｍである。
図８は、図７に示すＴＥＧの８−８線に沿った断面図である。コンタクトＣは、拡散層７０上に設けられたニッケルシリサイド１１０に接続されている。このようなＴＥＧを用いて、コンタクトＣとシリコン基板１０との間に流れるリーク電流を調べた。
図９は、図７および図８に示すＴＥＧを用いて、コンタクトＣとシリコン基板１０との間に流れるリーク電流を測定した結果のグラフである。縦軸はリーク電流を示す。横軸はＴＥＧの面積に対するアクティブ領域の面積比率を示す。通常の半導体装置を考慮して換言すると、横軸は、半導体装置のチップ面積に対するアクティブ領域ＡＡの面積比率を示す。図９のラインＬ１が本実施形態のＰ型ＭＩＳに関するグラフである。尚、Ｎ型ＭＩＳに関しては、上記の範囲においてリーク電流の増大が認められたかったので、Ｎ型ＭＩＳのグラフについては省略する。
本発明の発明者は、このリーク電流がチップ面積に対するアクティブ領域ＡＡの面積比率（またはチップ面積に対するＳＴＩ２０の面積比率）に依存していることを発見した。このグラフを参照すると、アクティブ領域ＡＡの面積比率が約１７．６％を下回ると、リーク電流は増大することがわかる。アクティブ領域ＡＡの面積比率が約１７．６％以上の場合には、リーク電流の増加が抑制されていることがわかる。これは、アクティブ領域ＡＡの面積比率が約１７．６％以上になると、シリサイド化プロセスにおいてＳＴＩ２０上のニッケルがアクティブ領域ＡＡの端部に流れ込み、それによって、ニッケルシリサイド１１０がソース・ドレイン層７０を突き抜けるからである。
そこで、アクティブ領域ＡＡの面積比率が約１７．６％未満である場合に、ＳＴＩ２０上に存在するシリサイド化用のニッケル膜８０を除去する。これにより、シリサイド化プロセスにおいてアクティブ領域ＡＡの端部に流れ込むニッケルの量が制限されるので、ニッケルシリサイド１１０がソース・ドレイン層７０を突き抜けることを抑制することができる。その結果、リーク電流の増加を抑制することができる。
このように、本発明の発明者は、アイランド状のアクティブ領域ＡＡの面積比率が約１７．６％未満である場合に、ＳＴＩ２０上のニッケル膜８０を除去することによって、ソース・ドレイン層７０と半導体基板１０との間のＮＰ接合またはＰＮ接合の耐性劣化を防止し、スタンバイリーク電流の抑制に成功した。
（第２の実施形態）
図１０は、本発明に係る第２の実施形態におけるＳＴＩ２０とアクティブ領域ＡＡとの関係を調べるために形成されたストライプ状のアクティブ領域ＡＡを有するＴＥＧの平面図である。第２の実施形態では、ＳＴＩ２０とアクティブ領域ＡＡとがストライプ状に形成されている。第２の実施形態の他の構成は、第１の実施形態と同様でよい。実際の半導体装置の断面は、図５に示した断面と同様でよい。
第２の実施形態による半導体装置は上述の製造方法で形成されているので、アクティブ領域ＡＡの端部Ｅにおけるニッケルシリサイド１１０の膜厚はアクティブ領域ＡＡの中央部における膜厚とほぼ同じである。図１０に示すアクティブ領域ＡＡの中心部には、コンタクトＣが設けられている。コンタクトＣは、ＰＮ接合またはＮＰ接合におけるリーク電流を計測するために設けられている。
アクティブ領域ＡＡの幅をラインＬとし、ＳＴＩ２０の幅をスペースＳとする。ラインＬを太くすると、半導体装置のチップ面積に対するアクティブ領域ＡＡの面積比率は上昇する。逆に、ラインＬを細くすると、アクティブ領域ＡＡの面積比率は低下する。
アクティブ領域ＡＡの幅は、例えば、０．１４μｍ、０．１６μｍ、０．２２μｍのいずれかである。ＳＴＩ２０の幅は、例えば、１．０μｍである。Ｐ型ＭＩＳのソース・ドレイン層７０は、３×１０１５ｃｍ−２の濃度のボロン（Ｂ）を４ｋｅＶのエネルギーでイオン注入した後、１０５０℃でスパイクアニールすることによって形成されている。Ｎ型ＭＩＳのソース・ドレイン層７０は、３×１０１５ｃｍ−２の濃度の燐（Ｐ）を５ｋｅＶのエネルギーでイオン注入した後、１０５０℃でスパイクアニールすることによって形成されている。ニッケル膜８０の膜厚は、１２ｎｍである。
図９のラインＬ２が第２の実施形態のＰ型ＭＩＳおよびＮ型ＭＩＳに関する結果を示すグラフである。本発明の発明者は、アクティブ領域ＡＡがストライプ状の場合であっても、リーク電流がチップ面積に対するアクティブ領域ＡＡの面積比率（またはチップ面積に対するＳＴＩ２０の面積比率）に依存していることを発見した。
このグラフを参照すると、アクティブ領域ＡＡの面積比率が約１４％を下回ると、リーク電流は増大することがわかる。アクティブ領域ＡＡの面積比率が約１４％以上の場合には、リーク電流の増加が抑制されていることがわかる。これは、アクティブ領域ＡＡの面積比率が約１４％以上になると、シリサイド化プロセスにおいてＳＴＩ２０上のニッケルがアクティブ領域ＡＡの端部に流れ込み、それによって、ニッケルシリサイド１１０がソース・ドレイン層７０を突き抜けるからである。
そこで、アクティブ領域ＡＡの面積比率が約１４％未満である場合に、ＳＴＩ２０上に存在するシリサイド化用のニッケル膜８０を除去する。これにより、シリサイド化プロセスにおいてアクティブ領域ＡＡの端部に流れ込むニッケルの量が制限されるので、ニッケルシリサイド１１０がソース・ドレイン層７０を突き抜けることを抑制することができる。その結果、リーク電流の増加を抑制することができる。
このように、本発明の発明者は、ストライプ状のアクティブ領域ＡＡの面積比率が約１４％未満である場合に、ＳＴＩ２０上のニッケル膜８０を除去することによって、ソース・ドレイン層７０と半導体基板１０との間のＮＰ接合またはＰＮ接合の耐性劣化を防止し、スタンバイリーク電流を抑制することに成功した。
本発明に係る第１の実施形態に従った半導体装置の製造方法を示す断面図。 図１に続く半導体装置の製造方法を示す断面図。 図２に続く半導体装置の製造方法を示す断面図。 図３に続く半導体装置の製造方法を示す断面図。 図４に続く半導体装置の製造方法を示す断面図。 図５に示す破線枠Ｃの部分の拡大断面図。 本実施形態におけるＳＴＩ２０とアクティブ領域ＡＡとの関係を調べるために形成されたアイランド状のアクティブ領域ＡＡを有するＴＥＧの平面図。 図７に示すＴＥＧの８−８線に沿った断面図。 図７および図８に示すＴＥＧを用いて、コンタクトＣとシリコン基板１０との間に流れるリーク電流を測定した結果を示すグラフ。 本発明に係る第２の実施形態におけるＳＴＩ２０とアクティブ領域ＡＡとの関係を調べるために形成されたストライプ状のアクティブ領域ＡＡを有するＴＥＧの平面図。
符号の説明
１０・・・シリコン基板
２０・・・ＳＴＩ
ＡＡ・・・アクティブ領域
３０・・・ゲート絶縁膜
４０・・・ゲート電極
５０・・・エクステンション層
６０・・・サイドウォールスペーサ
７０・・・ソース・ドレイン層
８０・・・ニッケル膜
９０・・・レジストパターン
１１０・・・ニッケルシリサイド

Claims (5)

  1. 半導体基板に素子分離領域を形成し、
    前記素子分離領域に隣接するアクティブ領域の端部を含む領域に不純物拡散層を形成し、
    前記半導体基板上に金属膜を堆積し、
    前記素子分離領域上の少なくとも一部分の前記金属膜を除去し、
    前記金属膜および前記半導体基板とを熱処理することによって、前記不純物拡散層上に自己整合的にシリサイド膜を形成することを具備した半導体装置の製造方法。
  2. 前記素子分離領域は、前記半導体基板の表面において格子状に形成され、
    前記半導体装置のチップ面積に対する前記アクティブ領域の面積が１７．６％未満である場合に、前記金属膜の堆積後、前記素子分離領域上の少なくとも一部分の前記金属膜を除去することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記素子分離領域は、前記半導体基板の表面においてストライプ状に形成され、
    前記半導体装置のチップ面積に対する前記アクティブ領域の面積が１２％未満である場合に、前記金属膜の堆積後、前記素子分離領域上の少なくとも一部分の前記金属膜を除去することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 半導体基板と、
    前記半導体基板の表面に格子状に設けられた素子分離領域と、
    前記素子分離領域に隣接し、かつ、前記素子分離領域で囲まれたアクティブ領域と、
    前記アクティブ領域の端部を含む領域に設けられた不純物拡散層と、
    前記不純物拡散層上に設けられたシリサイド膜とを備えた半導体装置であって、
    前記アクティブ領域の端部における前記不純物拡散層上の前記シリサイド膜の膜厚は、前記アクティブ領域の中央部における前記シリサイド膜の膜厚と同じであり、
    当該半導体装置のチップ面積に対する前記アクティブ領域の面積比率は１７．６％未満であることを特徴とした半導体装置。
  5. 半導体基板と、
    前記半導体基板の表面にストライプ状に設けられた素子分離領域と、
    前記素子分離領域に隣接したアクティブ領域と、
    前記アクティブ領域に設けられた不純物拡散層と、
    前記不純物拡散層上に設けられたシリサイド膜とを備えた半導体装置であって、
    前記アクティブ領域の端部における前記不純物拡散層上の前記シリサイド膜の膜厚は、前記アクティブ領域の中央部における前記シリサイド膜の膜厚と同じであり、
    当該半導体装置のチップ面積に対する前記アクティブ領域の面積は１４％未満であることを特徴とした半導体装置。
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