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CN108933176A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

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CN108933176A
CN108933176A CN201810491562.9A CN201810491562A CN108933176A CN 108933176 A CN108933176 A CN 108933176A CN 201810491562 A CN201810491562 A CN 201810491562A CN 108933176 A CN108933176 A CN 108933176A
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CN
China
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region
drift
main surface
well region
isolated groove
Prior art date
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Pending
Application number
CN201810491562.9A
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English (en)
Inventor
藤井宏基
森隆弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
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Pending legal-status Critical Current

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  • Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract

本公开涉及半导体器件及其制造方法。在平面图中，n型阱区的第一梳状部分和p‑漂移区的第二梳状部分彼此啮合。因此，n型阱区和p‑漂移区的pn结在平面图中具有之字形形状。由n型阱区和p‑漂移区形成的pn结从主表面朝向隔离沟槽的底表面、沿着隔离沟槽的源极侧壁表面延伸。

Description

半导体器件及其制造方法
该非临时申请基于2017年5月23日向日本专利局提交的日本专利申请No.2017-101603，其全部内容通过引用结合于此。
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
例如，日本专利公开No.2015-162581公开了一种减小LDMOS(横向扩散金属氧化物半导体)晶体管的热载流子的变化的技术。在该公开中，在栅极和漏极之间的STI(浅沟槽隔离)中提供了凹陷，并且凹陷被栅极电极填充。该公开描述了使用该结构将作为热载流子变化的指标的栅极电流(Ig)减少约三位数的效果。
有时使用在漂移漏极中交替地布置宽度窄且浓度相对高的n层和p层的超级结结构的方法作为降低LDMOS的导通电阻的技术。例如，根据日本国家专利公开No.2004-508697，在沟道长度方向上交替地布置n层和p层。此外，根据Sameh，G.Nassif-Khalil和C.Andre T.Salama，“SJ/RESURF LDMOST”，IEEE Trans.Electron Devices,Vol.51,pp.1185-1191,2004，n层和p层在沟道宽度方向上交替地布置。
发明内容
然而，在日本专利公开No.2015-162581中，需要用于一个掩模的步骤来提供凹陷。
与典型的结构相比，日本国家专利公开No.2004-508697和日本专利公开No.2015-162581中描述的超级结结构中，n层和p层均具有高浓度。这可以在保持击穿电压的情况下减小导通电阻，然而在STI边缘处的场缓和效应减小。此外，在同时生产不具有超级结结构的LDMOS晶体管时，需要添加掩模步骤。
从本说明书和附图的描述中，其它目的和新特征将变得明显。
在根据一个实施例的半导体器件中，由阱区和漂移区形成的pn结从主表面朝向隔离沟槽的底部、沿着源极区一侧的隔离沟槽的侧表面延伸。
通过下面结合附图对本发明的详细描述，本发明的上述和其它目的、特征、方面和优点将变得更明显。
附图说明
图1是第一实施例中芯片形式的半导体器件的配置的示意性平面图；
图2是图1中所示的半导体器件的配置的截面图；
图3是第一实施例中的半导体器件的配置的平面图；
图4是沿着图3的线IV-IV截取的示意性截面图；
图5是沿着图3的线V-V截取的示意性截面图；
图6是示出图3中所示的半导体器件的隔离沟槽附近的n型阱区NWL和p-漂移区DFT的分布的示意性立体图；
图7是沿着图3的线VII-VII截取的示意性截面图；
图8A和图8B是示出第一实施例中制造半导体器件的方法的第一步骤的示意性截面图；
图9A和图9B是示出第一实施例中制造半导体器件的方法的第二步骤的示意性截面图；
图10A和图10B是示出第一实施例中制造半导体器件的方法的第三步骤的示意性截面图；
图11A和图11B是示出第一实施例中制造半导体器件的方法的第四步骤的示意性截面图；
图12A和图12B是示出第一实施例中制造半导体器件的方法的第五步骤的示意性截面图；
图13A和图13B是示出第一实施例中制造半导体器件的方法的第六步骤的示意性截面图；
图14是示出图10中所示的步骤中半导体器件的状态的立体图；
图15示出了比较示例中的碰撞电离率的分布；
图16示出了第一实施例中的碰撞电离率的分布；
图17示出了第一实施例和比较示例中的栅极电流对栅极电压的依赖关系；
图18示出了沿着图7的点划线D1-D2的静电势的分布；
图19是第二实施例中半导体器件的配置的截面图，其对应于沿着图3的线V-V截取的截面；
图20是示出图19中所示的半导体器件的隔离沟槽附近的n型阱区NWL和p-漂移区DFT的分布的示意性立体图；
图21示出了沿着图5的双点划线CS1及图19的双点划线CS2中的每一个的部分中的n型杂质浓度的分布；
图22示出了沿着图5的双点划线CD1和图19的双点划线CD2中的每一个的部分中的n型杂质浓度的分布；
图23是应用了本公开的配置的nLDMOS晶体管的配置的截面图，其对应于沿着图3的线IV-IV截取的横截；
图24是应用了本公开的配置的nLDMOS晶体管的配置的截面图，其对应于沿着图3的线V-V截取的截面；以及
图25是n型阱区NWL围绕p-漂移区DFT的配置的平面图。
具体实施方式
以下，参照附图对实施例进行描述。
第一实施例
如图1中所示，根据本实施例的半导体器件CH例如是芯片的形式并且包括半导体衬底。驱动器电路DRI、预驱动器电路PDR、模拟电路ANA、电源电路PC、逻辑电路LC、输入/输出电路IOC等的形成区布置在半导体衬底的表面中。
根据本实施例的半导体器件不限于半导体芯片，并且可以是用密封树脂密封的晶片或封装的形式。
如图2中所示，根据本实施例的半导体器件包括高击穿电压CMOS(互补金属氧化物半导体)晶体管、逻辑CMOS晶体管和双极晶体管BTR。
高击穿电压CMOS晶体管包括n沟道型LD(横向扩散)MOS晶体管LNT和p沟道型LDMOS晶体管LPT。逻辑CMOS晶体管包括n沟道型MOS晶体管NTR和p沟道型MOS晶体管PTR。
以下，将n沟道型LDMOS晶体管称为nLDMOS晶体管，并且将p沟道型LDMOS晶体管称为pLDMOS晶体管。将n沟道型MOS晶体管称为nMOS晶体管，并且将p沟道型MOS晶体管称为pMOS晶体管。
每个晶体管形成在半导体衬底SUB的主表面MS中。各晶体管的形成区通过DTI(深沟槽隔离)彼此电隔离。DTI包括形成在半导体衬底SUB的主表面MS中的沟槽DTR和填充沟槽DTR的绝缘膜BIL。
在逻辑CMOS晶体管的形成区中，p型阱区PWL和n型阱区NWL在主表面MS侧并排布置在半导体衬底SUB的p-衬底区SB中。在p型阱区PWL中，布置nMOS晶体管NTR。在n型阱区NWL中，布置pMOS晶体管PTR。
nMOS晶体管NTR的形成区和pMOS晶体管PTR的形成区通过STI(浅沟道隔离)而彼此电隔离。STI包括形成在半导体衬底SUB的主表面MS中的隔离沟槽TNC和填充隔离沟槽TNC的绝缘隔离层SIS。
STI的隔离沟槽TNC被布置为从主表面MS比DTI的沟槽DTR更浅。STI的隔离沟槽TNC被布置为比p型阱区PWL和n型阱区NWL更浅。
NMOS晶体管NTR包括n+源极区SC、n+漏极区DC、栅极绝缘层GI和栅极电极GE。N+源极区SC和n+漏极区DC在半导体衬底SUB的主表面MS中彼此间隔开。栅极电极GE布置在夹在n+源极区SC和n+漏极区DC之间的半导体衬底SUB的主表面MS之上，在主表面MS和栅极电极GE之间具有栅极绝缘层GI。
PMOS晶体管PTR包括p+源极区SC、p+漏极区DC、栅极绝缘层GI和栅极电极GE。P+源极区SC和p+漏极区DC在半导体衬底SUB的主表面MS中彼此间隔开。栅极电极GE布置在夹在p+源极区SC和p+漏极区DC之间的半导体衬底SUB的主表面MS之上，主表面MS和栅极电极GE之间具有栅极绝缘层GI。
在双极晶体管BTR的布置区中，n+埋入区BL在主表面MS侧布置在p-衬底区SB中。n-阱区HWL在主表面MS侧布置在n+埋入区BL中。P型阱区PWL和n型阱区NWL在主表面MS侧布置在n-阱区HWL中。P型阱区PWL和n型阱区NWL彼此相邻，并且将n-阱区HWL的一部分夹在它们之间。
p+基极区BC和n+发射极区EC布置在p型阱区PWL中。n+集电极区CC布置在n型阱区NWL中。双极晶体管BTR被配置为包括p+基极区BC、n+发射极区EC和n+集电极区CC。
STI被布置在p+基极区BC和n+发射极区EC之间以及n+发射极区EC和n+集电极区CC之间。因此，p+基极区BC、n+发射极区EC和n+集电极区CC彼此电隔离。
互连层INC电连接至每个杂质区(n+源极区SC、n+漏极区DC、p+源极区SC、p+漏极区DC，p+基极区BC、n+发射极区EC、n+集电极区CC)。
特别地，布置层间绝缘层(未示出)以覆盖半导体衬底SUB的主表面MS。到达各个杂质区的接触孔CN被布置在该层间绝缘层中。插塞导电层PL埋入接触孔CN中。互连层INC布置在层间绝缘层上以与插塞导电层PL接触。因此，互连层INC通过其间的插塞导电层PL电连接到每个杂质区。
将在下面参考图3至图7描述图2中所示的高击穿电压CMOS晶体管的pLDMOS晶体管。在下文中，“平面图”是指从与半导体衬底SUB的主表面MS正交的方向的角度来看。
如图3中所示，在平面图中隔离沟槽TNC形成在半导体衬底SUB的主表面MS中。pLDMOS晶体管LPT的P+漏极区DC布置在主表面MS的由隔离沟槽TNC围绕的一个表面区中。pLDMOS晶体管LPT的p-漂移区DFT、n型阱区NWL、p+源极区SC和n+接触区WC布置在主表面MS的由隔离沟槽TNC围绕的另一个表面区中。
在平面图中，n型阱区NWL具有第一梳状部分，并且p-漂移区DFT具有第二梳状部分。在平面图中，n型阱区NWL的第一梳状部分和p-漂移区DFT的第二梳状部分彼此啮合。在平面图中，n型阱区NWL和p-漂移区DFT的pn结因此具有之字形形状。
如图4中所示，n+埋入区BL布置在pLDMOS晶体管LPT在半导体衬底SUB的p-衬底区SB的主表面MS侧的布置区中。N+埋入区BL与p-衬底区SB一起形成pn结。N-阱区HWL(杂质区)在主表面MS侧布置在n+埋入区BL中。N-阱区HWL与n+埋入区BL接合。N-阱区HWL的n型杂质浓度低于n+埋入区BL的n型杂质浓度。
P-漂移区DFT和n型阱区NWL在主表面MS侧布置在n-阱区HWL中。换句话说，n-阱区HWL布置为相对于p-漂移区DFT和n型阱区NWL与主表面MS相对。P-漂移区DFT与n-阱区HWL一起形成pn结。N型阱区NWL与n-阱区HWL接合。N-阱区HWL具有比n型阱区NWL的n型杂质浓度低的n型杂质浓度。
P-漂移区DFT和n型阱区NWL彼此相邻以形成pn结。在图4中所示的截面中，由p-漂移区DFT和n型阱区NWL形成的pn结从半导体衬底SUB的主表面MS沿着深度方向延伸。
STI布置在半导体衬底SUB的主表面MS中。该STI具有隔离沟槽TNC和绝缘隔离层SIS。隔离沟槽TNC填充有绝缘隔离层SIS。
P+源极区SC和n+接触区WC布置在n型阱区NWL内的主表面MS中。P+源极区SC和n+接触区WC彼此相邻。P+源极区SC与n型阱区NWL和n+接触区WC中的每一个一起形成pn结。N+接触区WC具有比n型阱区NWL的n型杂质浓度高的n型杂质浓度。N型阱区NWL布置在P+源极区SC与隔离沟槽TRC之间的主表面MS中。
P-漂移区DFT具有布置在隔离沟槽TNC之下的部分。P-漂移区DFT与隔离沟槽TNC的源极侧壁表面SWS(源极区SC侧的侧表面)和底表面BWS都接触。p-漂移区DFT从主表面MS起的深度大于隔离沟槽TNC的深度。P型阱区PW在主表面MS侧布置在p-漂移区DFT中。P型阱区PW与p-漂移区DFT接合。
P+漏极区DC布置在半导体衬底SUB的主表面MS中。P+漏极区DC与隔离沟槽TNC相邻。P+漏极区DC将隔离沟槽TNC夹在p+源极区SC与其自身之间。
P+漏极区DC位于主表面MS侧的p型阱区PW中并与p型阱区PW接合。P+漏极区DC具有比p-漂移区DFT的p型杂质浓度高的p型杂质浓度。P型阱区PW具有比p-漂移区DFT的p型杂质浓度高的p型杂质浓度，并且还具有比p+漏极区DC的p型杂质浓度低的p型杂质浓度。
栅极电极GE布置在夹在p+源极区SC与p-漂移区DFT之间的主表面MS之上，且在主表面MS与栅极电极GE之间具有栅极绝缘层GI。栅极电极GE面对夹在p+源极区SC和p-漂移区DFT之间的主表面MS，同时与其绝缘。
栅极电极GE重叠在STI的绝缘隔离层SIS上。栅极电极GE隔着其间的STI的绝缘隔离层SIS面对p-漂移区DFT和n型阱区NWL(图5)中的每一个。
如图5中所示，在该截面中，n型阱区NWL与隔离沟槽TNC的源极侧壁表面SWS(源极区SC侧的侧表面)和底表面BWS都接触。P-漂移区DFT与隔离沟槽TNC的底表面BWS接触，并且还与n型阱区NWL的下表面接触。p-漂移区DFT的上表面与n型阱区NWL的下表面的pn结朝向主表面MS延伸。
如图6中所示，n型阱区NWL具有多个阱齿状部分WLC。多个阱齿状部分WLC中的每一个形成n型阱区NWL的第一梳状部分中的对应的一个齿。P-漂移区DFT具有多个漂移齿状部分DFC。多个漂移齿状部分DFC中的每一个形成p-漂移区DFT的第二梳状部分中的对应的一个齿。
在平面图中，n型阱区NWL的第一梳状部分和p-漂移区DFT的第二梳状部分彼此啮合。具体而言，形成第一梳状部分的多个阱齿状部分WLC和形成第二梳状部分的多个漂移齿状部分DFC被交替地布置。
因此，如图6和图7中所示，多个阱齿状部分WLC和多个漂移齿状部分DFC在主表面MS中在pLDMOS晶体管LPT的沟道宽度方向W上被交替地布置。
如图6中所示，多个阱齿状部分WLC和多个漂移齿状部分DFC也在隔离沟槽TNC的源极侧壁表面SWS和底表面BWS中的每一个中沿着pLDMOS晶体管LPT的沟道宽度方向W被交替地布置。
阱齿状部分WLC和漂移齿状部分DFC的pn结在平面图中沿着pLDMOS晶体管LPT的沟道长度方向L延伸。阱齿状部分WLC和漂移齿状部分DFC的pn结沿着从主表面MS通过隔离沟槽TNC的源极侧壁表面SWS的沟道方向延伸，以到达隔离沟槽TNC的底表面BWS。由n型阱区NWL和p-漂移区DFT形成的pn结相应地沿着隔离沟槽TNC的源极侧壁表面SWS从主表面MS朝向隔离沟槽TNC的底表面BWS延伸。
多个阱齿状部分WLC的两个阱齿状部分WLC夹着多个漂移齿状部分DFC的一个漂移齿状部分DFC。多个阱齿状部分WLC和多个漂移齿状部分DFC在隔离沟槽TNC的源极侧壁表面SWS中沿着pLDMOS晶体管LPT的沟道宽度方向W被交替地布置。
在隔离沟槽TNC的源极侧壁表面SWS中，在沿着主表面MS的方向上的多个阱齿状部分WLC中的每一个的尺寸(宽度)WW大于在沿着主表面MS的方向上的多个漂移齿状部分DFC中的每一个的尺寸(宽度)WD。
如图4和图5中所示，层间绝缘层IS被布置在半导体衬底SUB的主表面MS上以覆盖pLDMOS晶体管LPT。分别到达n+接触区WC、p+源极区SC和p+漏极区DC的接触孔CN1、CN2和CN3被设置在层间绝缘层IS中。接触孔CN1至CN3各自填充有插塞导电层PL。互连层INC被布置在层间绝缘层IS上以与插塞导电层PL接触。因此，互连层INC通过其间的插塞导电层PL电连接到每个杂质区。
现在将参照图4至图6和图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B和图14来描述根据本实施例制造半导体器件的方法。图8A、图9A、图10A、图11A、图12A和图13A各自对应于沿着图3的线IV-IV截取的截面。图8B、图9B、图10B、图11B、图12B和图13B各自对应于沿着图3的线V-V截取的截面。尽管在图8A至图13B中省略了图4中示出的p型阱区PW，但是可以提供p型阱区PW。图14是示出图10的步骤中的pLDMOS晶体管的形成区的状态的立体图。
如图8A和图8B中所示，在pLDMOS晶体管LPT的形成区中，在p-衬底区SB上形成n+埋入区BL。在n+埋入区BL上形成N-阱区HWL。
如图9A和图9B中所示，通过典型的光刻工艺在半导体衬底SUB的主表面MS上形成第一光致抗蚀剂图案(未示出)。使用该第一光致抗蚀剂图案作为掩模，将P型杂质离子注入到半导体衬底SUB的主表面MS中。因此，在n-阱区HWL上形成p-漂移区DFT。随后，通过例如灰化来去除第一光致抗蚀剂图案。
如图10A和图10B中所示，通过典型的光刻工艺在半导体衬底SUB的主表面MS上形成第二光致抗蚀剂图案(未示出)。使用该第二光致抗蚀剂图案作为掩模，将N型杂质离子注入到半导体衬底SUB的主表面MS中。因此，在主表面MS中形成n型阱区NWL，从而与p-漂移区DFT一起形成pn结。随后，通过例如灰化来去除第二光致抗蚀剂图案。
在该状态下，在主表面MS中，如图14中所示，n型阱区NWL形成为具有第一梳状部分，并且p-漂移区DFT形成为具有第二梳状部分。N型阱区NWL形成为具有用作第一梳状部分的齿的多个阱齿状部分WLC。P-漂移区DFT形成为具有用作第二梳状部分的齿的多个漂移齿状部分DFC。
n型阱区NWL的第一梳状部分和p-漂移区DFT的第二梳状部分如此形成以彼此啮合。具体而言，在主表面MS中，沿着pLDMOS晶体管LPT的沟道宽度方向W交替地布置多个阱齿状部分WLC和多个漂移齿状部分DFC。阱齿状部分WLC和漂移齿状部分DFC的pn结形成为沿着pLDMOS晶体管LPT的沟道长度方向L延伸。n型阱区NWL的第一梳状部分形成为比p-漂移区DFT浅。
如图11A和图11B中所示，在半导体衬底SUB的主表面MS上形成由例如氧化硅膜形成的栅极绝缘层GI。栅极绝缘层GI形成为具有例如数微米至数十微米的膜厚度。在栅极绝缘层GI上，形成由例如掺杂多晶硅(掺杂多晶硅)制成的导电膜GE1。在导电膜GE1上形成由例如氮化硅膜形成的硬掩模层HM。导电膜GE1和硬掩模层HM中的每一个都形成为具有例如数十纳米的膜厚度。
随后，通过典型的光刻工艺和典型的蚀刻工艺来图案化硬掩模层HM。使用图案化的硬掩模层HM作为掩模来蚀刻导电膜GE1、栅极绝缘层GI和半导体衬底SUB。该蚀刻在半导体衬底SUB的主表面MS中形成隔离沟槽TNC。
如图6中所示，隔离沟槽TNC形成为具有比n型阱区NWL和p-漂移区DFT的深度更小的深度。隔离沟槽TNC也形成为使得多个阱齿状部分WLC和多个漂移齿状部分DFC在隔离沟槽TNC的源极侧壁表面SWS中被交替地布置。隔离沟槽TNC也形成为使得多个阱齿状部分WLC和多个漂移齿状部分DFC在隔离沟槽TNC的底表面BWS中被交替地布置。
如图12A和图12B中所示，形成例如由氧化硅膜形成的绝缘隔离层SIS以填充隔离沟槽TNC。在形成绝缘隔离层SIS时，例如，在半导体衬底SUB的整个主表面上形成绝缘层以填充隔离沟槽TNC。随后，通过例如CMP(化学机械抛光)抛光绝缘层以暴露硬掩模层HM的表面。因此，绝缘隔离层SIS仅保留在隔离沟槽TNC中。
如图13A和图13B中所示，在半导体衬底SUB的主表面MS的整个表面上形成由例如掺杂硅制成的导电膜GE2。导电膜GE2形成为具有例如数十纳米的膜厚度。随后，通过典型的光刻工艺和典型的蚀刻工艺来图案化导电膜GE2和GE1。结果，形成由导电膜GE1和GE2形成的栅极电极GE。
在栅极电极GE的侧壁上形成侧壁形状的侧壁绝缘层。随后，通过例如离子注入将n型杂质和p型杂质注入到半导体衬底SUB的主表面MS中。因此，在半导体衬底SUB的主表面MS中形成p+源极区SC、p+漏极区DC和n+接触区WC。
如图4和图5中所示，通过形成层间绝缘层IS、插塞导电层PL、互连层INC等来制造根据本实施例的半导体器件。
现在将描述本实施例的操作和效果。
在BiC-DMOS(双极互补金属氧化物半导体)领域，如图2中所示，组合了LDMOS晶体管、逻辑CMOS晶体管和双极晶体管。同样在这样的领域，追求设计尺度。因此，STI已被用于取代传统的LOCOS(硅的局部氧化)。
在这种情况下，STI也用于LDMOS晶体管的漂移区。在STI中，隔离沟槽的拐角具有尖锐的形状，因此在向漏极施加高电压时使得电场容易集中在隔离沟槽的拐角处。这种电场集中很容易导致STI边缘处的碰撞电离。由碰撞电离生成的电子-空穴对生成界面态或由于散射而被注入到氧化物膜中。结果，可能显着地发生热载体的大变化。特别是在pLDMOS晶体管中，由于电子注入到栅极绝缘层中而在栅极绝缘层中发生击穿。
特别是在车载应用中，解决这种与可靠性相关的问题比降低导通电阻更重要。
本发明的发明人因此通过器件仿真检查了图3至图5中的本实施例中的配置以及比较示例的配置中的抑制碰撞电离的效果。比较示例具有如下配置：n型阱区NWL和p-漂移区DFT中的每一个不形成为图3中的梳状，并且在整个沟道宽度方向上具有图4中所示的截面。图15和图16中示出了仿真结果。
图15示出了比较示例中的半导体器件的碰撞电离率的分布，并且图16示出了本实施例中的半导体器件的碰撞电离率的分布。这些结果表明，在比较示例中，如图15中所示，源极区一侧的STI的下边缘具有较高的碰撞电离率。相反，在本实施例中，如图16中所示，源极区一侧的STI的下边缘的碰撞电离率低于比较示例中源极区一侧的STI的下边缘的碰撞电离率。
由于以下原因，这些结果是可想到的。
认为在本实施例中，因为n型阱区NWL和p-漂移区DFT交替地分布在隔离沟槽TNC的源极侧壁表面SWS中，所以碰撞电离被成功抑制。换句话说，在pLDMOS晶体管LPT导通期间，电流流过p-漂移区DFT。但是，除了反转为沟道的部分之外，没有电流流过n型阱区NWL。碰撞电离发生在电流流动的区域中。因此，在p-漂移区DFT中发生碰撞电离，而在n型阱区NWL中不发生碰撞电离。因此，在布置了n型阱区NWL的源极侧壁表面SWS中不会发生碰撞电离，因此认为碰撞电离被成功抑制。
考虑到上述情况，当漂移齿状部分DFC的宽度WD在图6中所示的隔离沟槽TNC的源极侧壁表面SWS中比阱齿状部分WLC的宽度WW小时，更能够抑制碰撞电离。
本发明的发明人检查了栅极电流对栅极电压的依赖性。图17中示出了结果。图17示出了当将-80V的静电势施加于本实施例的配置和比较示例的配置中的每一个中的漏极和半导体衬底而改变栅极电势时获得的栅极电流的变化。图17的结果表明，与比较示例相比，在本实施例中栅极电流可以减少大约六位数。
在此，栅极电流是指在半导体衬底SUB与栅极电极GE之间流动的电流，其中栅极绝缘层GI等在半导体衬底SUB与栅极电极GE之间。因此较小的栅极电流意味着从半导体衬底SUB注入到栅极电极GE中的载流子量较小。因此，上述减小的栅极电流的结果表明，在本实施例中，与比较示例相比，可以更多地减少热载流子注入到栅极电极GE中。
本发明的发明人还检查了沿着图7的点划线D1-D2的静电势分布。结果如图18中所示。在静电势分布的测量中，在图7中n型阱区NWL设置为接地电势并且栅极电极设置为0V的情况下，将-5V施加到p-漂移区DFT。
图18示出了沿着图7的点划线D1-D2的静电势分布。图18的结果表明，本实施例中的静电势的绝对值低于比较示例中的静电势的绝对值，并且在本实施例中电场被减轻。
在图7中施加上述静电势时，耗尽层在夹在n型阱区NWL之间的p-漂移区DFT中、从由任一侧n型阱区NWL和p-漂移区DFT形成的pn结延伸。这有助于在施加反向偏置时p-漂移区DFT的耗尽，并且因此，在本实施例中比在比较示例中更可想象地减轻电场。
上面的研究表明，在本实施例中，由n型阱区NWL和p-漂移区DFT形成的pn结沿着隔离沟槽TCN的源极侧壁表面SWS从主表面MS朝向隔离沟槽TNC的底表面BWS延伸。因此，不仅p-漂移区DFT而且n型阱区NWL都位于隔离沟槽TNC的源极侧壁表面SWS中。由于在pLDMOS晶体管LPT导通期间没有电流流过n型阱区NWL，因此在n型阱区NWL内不会发生碰撞电离。因此，由于隔离沟槽TNC的源极侧壁表面SWS中的n型阱区NWL和p-漂移区DFT两者的分布，碰撞电离被抑制。
在本实施例中，由n型阱区NWL和p-漂移区DFT形成的pn结沿着隔离沟槽TNC的源极侧壁表面SWS从主表面MS朝向隔离沟槽TNC的底表面BWS延伸。pn结在深度方向上的这种延伸允许耗尽层在如图6的箭头所示的沿着主表面MS(横向)的方向上延伸，类似于超级结。这有助于p-漂移区DFT的耗尽，从而提高截止期间的击穿电压。
在图10中所示的步骤中改变用于形成n型阱区NWL的光掩模以获得上述结构将足够了。因此，与制造比较示例的配置的情况不同，在本实施例中不需要额外的制造步骤。而且，在本实施例中不需要额外的凹陷形成步骤，这是因为也不需要如日本专利公开No.2015-162581中所描述的在隔离沟槽内的绝缘隔离层中提供凹陷。
上述本实施例可以在简单的制造步骤中抑制热载流子注入到栅极绝缘层中，并且还提高了截止期间的击穿电压。
第二实施例
如图19和图20中所示，本实施例的配置与第一实施例的配置不同在于p-漂移区DFT和n型阱区NWL的配置。
在本实施例中，p-漂移区DFT不与n型阱区NWL的下表面接触。n型阱区NWL的下表面与n-阱区HWL接触。
具体而言，在第一实施例中，如图5中所示，p-漂移区DFT朝向p+源极区SC延伸超过隔离沟槽TNC的源极侧壁表面SWS。相反，在本实施例中，p-漂移区DFT朝向p+源极区SC没有延伸超过源极侧壁表面SWS。
如图21和图22中所示，在本实施例中，来自隔离沟槽TNC的源极侧壁表面SWS的p+源极区SC一侧的n型杂质的净掺杂浓度比第一实施例中高。
除了以上描述的之外，本实施例的配置与第一实施例的配置基本相同，因此，与第一实施例的组件相同的组件将由相同的附图标记表示，并且将不会重复它们的描述。
在本实施例中，来自隔离沟槽TNC的源极侧壁表面SWS的p+源极区SC一侧的n型杂质的净掺杂浓度比第一实施例中高。这有助于耗尽，即增加RESURF(减小的表面场)效应。
虽然第一和第二实施例中的每一个已经描述了pLDMOS晶体管LPT，但是本公开的描述也可应用于nLDMOS晶体管LNT，如图23和图24中所示。在这种配置中，p型阱区PWL和n-漂移区DFT中的每一个在平面图中形成为梳状，并且p型阱区PWL的第一梳状部分和n-漂移区DFT的第二梳状部分彼此啮合。
虽然上面的实施例描述了如图3中所示的在平面图中并排设置n型阱区NWL和p-漂移区DFT的配置，但是如图25中所示，在平面图中n型阱区NWL可以围绕p-漂移区DFT。
在该配置中，在平面图中n型阱区NWL围绕p-漂移区DFT，从而提高了导通期间的电流驱动能力。
尽管已经描述并且详细地说明了本发明，但是应该清楚地理解这仅仅是作为说明和示例而不是作为限制，本发明的范围由所附权利要求的术语来解释。

Claims (10)

1.一种半导体器件，包括：
半导体衬底，具有主表面，所述主表面具有隔离沟槽；
第一导电类型的源极区，设置在所述半导体衬底的所述主表面中；
第一导电类型的漏极区，设置在所述主表面中并夹着所述源极区和所述漏极区之间的所述隔离沟槽；
第一导电类型的漂移区，设置在所述隔离沟槽之下并且具有比所述漏极区的杂质浓度低的杂质浓度；以及
第二导电类型的阱区，设置在所述源极区和所述隔离沟槽之间的所述主表面中，并且与所述漂移区一起形成pn结，
由所述阱区和所述漂移区形成的所述pn结从所述主表面朝向所述隔离沟槽的底表面、沿着所述源极区一侧的所述隔离沟槽的侧表面延伸。
2.根据权利要求1所述的半导体器件，其中
所述阱区具有形成第一梳状部分的多个阱齿状部分，
所述漂移区具有形成第二梳状部分的多个漂移齿状部分，
所述多个阱齿状部分的两个阱齿状部分夹着所述多个漂移齿状部分的一个漂移齿状部分，以及
所述多个阱齿状部分中的每一个与所述多个漂移齿状部分中的每一个的pn结从所述主表面朝向所述隔离沟槽的所述底表面、沿着所述源极区一侧的所述隔离沟槽的所述侧表面延伸。
3.根据权利要求2所述的半导体器件，其中所述多个阱齿状部分和所述多个漂移齿状部分交替地布置在所述源极区一侧的所述隔离沟槽的所述侧表面中。
4.根据权利要求2所述的半导体器件，其中在所述源极区一侧的所述隔离沟槽的所述侧表面中，沿着所述主表面的所述多个阱齿状部分中的每一个的尺寸大于沿着所述主表面的所述多个漂移齿状部分中的每一个的尺寸。
5.根据权利要求2所述的半导体器件，其中所述阱区的下表面与所述漂移区接触。
6.根据权利要求2所述的半导体器件，还包括第二导电型的杂质区，所述第二导电型的杂质区相对于所述阱区和所述漂移区与所述主表面相对设置，
其中所述阱区的下表面不与所述漂移区接触而与所述杂质区接触。
7.根据权利要求1所述的半导体器件，其中从所述主表面起，所述漂移区的深度大于所述隔离沟槽的深度。
8.根据权利要求1所述的半导体器件，其中在平面图中所述阱区围绕所述漂移区。
9.根据权利要求1所述的半导体器件，还包括：
埋入所述隔离沟槽中的绝缘隔离层；以及
栅极电极，形成在所述主表面上以面对所述阱区同时与所述阱区绝缘，并且在所述绝缘隔离层上延伸。
10.一种制造半导体器件的方法，包括：
在半导体衬底的主表面中形成第一导电类型的漂移区和第二导电类型的阱区，所述漂移区和所述阱区形成pn结；
在所述半导体衬底的所述主表面中形成隔离沟槽；以及
在所述主表面中形成第一导电类型的源极区和第一导电类型的漏极区，所述源极区将所述阱区夹在所述隔离沟槽与所述源极区之间并与所述阱区一起形成pn结，所述漏极区将所述隔离沟槽夹在所述源极区与所述漏极区之间并具有比所述漂移区的杂质浓度高的杂质浓度，
所述隔离沟槽形成为使得由所述阱区和所述漂移区形成的所述pn结从所述主表面朝向所述隔离沟槽的底表面、沿着所述源极区一侧的所述隔离沟槽的侧表面延伸。
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