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CN108780757B - 半导体装置以及包括该半导体装置的显示装置 - Google Patents

半导体装置以及包括该半导体装置的显示装置 Download PDF

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CN108780757B CN201780018390.7A CN201780018390A CN108780757B CN 108780757 B CN108780757 B CN 108780757B CN 201780018390 A CN201780018390 A CN 201780018390A CN 108780757 B CN108780757 B CN 108780757B
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Abstract

本发明提高包括氧化物半导体膜的晶体管的场效应迁移率及可靠性。半导体装置包括具有氧化物半导体膜的晶体管。晶体管包括栅电压高于0V且10V以下的晶体管的场效应迁移率的最大值为40以上且小于150的区域；阈值电压为‑1V以上且1V以下的区域；以及S值小于0.3V/decade的区域。

Description

半导体装置以及包括该半导体装置的显示装置
技术领域
本发明的一个实施方式涉及一种包括氧化物半导体膜的半导体装置及包括该半导体装置的显示装置。
注意，本发明的一个实施方式不局限于上述技术领域。本说明书等所公开的发明的一个实施方式的技术领域涉及一种物体、方法或制造方法。本发明涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。本发明的一个实施方式尤其涉及一种氧化物半导体或该氧化物半导体的制造方法。本发明的一个实施方式涉及一种半导体装置、显示装置、发光装置、蓄电装置、存储装置、它们的驱动方法以及它们的制造方法。
在本说明书等中，半导体装置是指通过利用半导体特性而能够工作的所有装置。晶体管等半导体元件、半导体电路、运算装置、存储装置都是半导体装置的一个实施方式。摄像装置、显示装置、液晶显示装置、发光装置、电光装置、发电装置(包括薄膜太阳能电池或有机薄膜太阳能电池等)及电子设备可以包括半导体装置。
背景技术
通过利用形成在具有绝缘表面的衬底上的半导体薄膜来构成晶体管(也称为场效应晶体管(FET)或薄膜晶体管(TFT))的技术受到关注。该晶体管被广泛地应用于如集成电路(IC)或图像显示装置(显示装置)等电子器件。作为可以应用于晶体管的半导体薄膜的材料，以硅为代表的半导体材料被周知。作为其他材料，氧化物半导体受到关注。例如，已公开了使用In-Ga-Zn类氧化物半导体制造晶体管的技术(参照专利文献1)。
此外，公开了具有如下结构的实现高场效应迁移率(有时简称为迁移率或μFE)的半导体装置，其中，层叠多个氧化物半导体层，在该多个氧化物半导体层中的被用作沟道的氧化物半导体层包含铟及镓，且铟的比率高于镓的比率(参照专利文献1)。
非专利文献1公开了由In1-xGa1+xO3(ZnO)m(-1≤x≤1，且m为自然数)表示的同系物相(homologous series)。此外，非专利文献1公开了同系物相的固溶区域(solid solutionrange)。例如，在m＝1的情况下的同系物相的固溶区域中在x为-0.33至0.08的范围内，且m＝2的情况下的同系物相的固溶区域在x为-0.68至0.32的范围内。
[参考文献]
[专利文献]
[专利文献1]日本专利申请公开第2007-96055号公报
[专利文献2]日本专利申请公开第2014-007399号公报
[非专利文献]
[非专利文献1]M.Nakamura,N.Kimizuka,and T.Mohri,“The Phase Relationsin the In2O3-Ga2ZnO4-ZnO System at 1350℃”,J.Solid State Chem.,1991,Vol.93,pp.298-315
发明内容
将氧化物半导体膜用于沟道区域的晶体管的场效应迁移率越高越好。然而，当提高晶体管的场效应迁移率时，晶体管具有其特性趋于常开启特性的问题。注意，“常开启特性”是指即使对栅电极不施加电压也有沟道，而电流流过晶体管的状态。
此外，在将氧化物半导体膜用于沟道区域的晶体管中，形成在氧化物半导体膜中的氧空位对晶体管特性造成负面影响。例如，在氧化物半导体膜中形成有的氧空位与氢键合以成为载流子供应源。在氧化物半导体膜中形成有的载流子供应源产生包括氧化物半导体膜的晶体管的电特性的变动，典型的是，产生阈值电压的漂移。
例如，在氧化物半导体膜中的氧空位量过多时，晶体管的阈值电压向负方向漂移而晶体管具有常开启特性。因此，尤其是在氧化物半导体膜的沟道区域中，氧空位量优选少，或者氧空位量优选为不使晶体管呈现常开启特性的程度之量。
此外，非专利文献1公开了InxZnyGazOw的例子，并且在x、y及z以得到ZnGa2O4附近的组成的方式设定，即x、y及z分别近于0、1及2时，容易形成或混有尖晶石型的结晶结构。作为具有尖晶石型结晶结构的化合物，已知有以AB2O4(A及B为金属)表示的化合物。
但是，当尖晶石结晶结构形成在或混在In-Ga-Zn类氧化物半导体中时，包含该In-Ga-Zn类氧化物半导体的半导体装置(例如，晶体管)的电特性或可靠性有可能受到尖晶石结晶结构导致的不良影响。
鉴于上述问题，本发明的一个实施方式的目的之一是提高包括氧化物半导体膜的晶体管的场效应迁移率及可靠性。本发明的一个实施方式的目的之一是防止包括氧化物半导体膜的晶体管的电特性变动并提高该晶体管的可靠性。本发明的一个实施方式的目的之一是提供一种具有低功耗的半导体装置。本发明的一个实施方式的目的之一是提供一种具有良好的电特性的半导体装置。本发明的一个实施方式的目的之一是提供一种新颖的氧化物半导体。本发明的一个实施方式的目的之一是提供一种新颖的半导体装置。本发明的一个实施方式的目的之一是提供一种新颖的显示装置。
注意，上述目的的记载不妨碍其他目的的存在。本发明的一个实施方式并不需要实现所有上述目的。上述以外的目的从说明书等的记载看来显而易见，且可以从说明书等的记载中抽取上述以外的目的。
本发明的一个实施方式是一种包括晶体管的半导体装置，晶体管包括绝缘膜、第一导电膜、第二导电膜、第三导电膜以及氧化物半导体膜。第一导电膜包括与氧化物半导体膜接触的区域。第二导电膜包括与氧化物半导体膜接触的区域。第三导电膜包括夹着绝缘膜与氧化物半导体膜重叠的区域。晶体管包括栅电压大于0V且10V以下时的晶体管的场效应迁移率的最大值为40cm2/Vs以上且小于150cm2/Vs的区域、阈值电压为-1V以上且1V以下的区域、S值小于0.3V/decade的区域以及关态电流低于1×10-12A/cm2的区域，在μFE(max)表示晶体管的场效应迁移率的最大值且μFE(Vg＝2V)表示晶体管的栅电压为2V的场效应迁移率的值时，μFE(max)/μFE(Vg＝2V)为1以上且小于1.5。
本发明的一个实施方式是一种包括晶体管的半导体装置，晶体管包括第一栅电极、第一栅电极上的第一绝缘膜、第一绝缘膜上的氧化物半导体膜、氧化物半导体膜上的第二绝缘膜、第二绝缘膜上的第二栅电极、氧化物半导体膜以及第二栅电极上的第三绝缘膜。氧化物半导体膜包括与栅电极重叠的沟道区域、与第三绝缘膜接触的源区域以及与第三绝缘膜接触的漏区域。第一栅电极与第二栅电极彼此电连接。晶体管包括栅电压大于0V且10V以下的晶体管的场效应迁移率的最大值为40cm2/Vs以上且小于150cm2/Vs的区域、阈值电压为-1V以上且1V以下的区域、S值小于0.3V/decade的区域以及关态电流低于1×10-12A/cm2的区域，在μFE(max)表示晶体管的场效应迁移率的最大值且μFE(Vg＝2V)表示晶体管的栅电压为2V的场效应迁移率的值时，μFE(max)/μFE(Vg＝2V)为1以上且小于1.5。
在上述实施方式中，优选的是，氧化物半导体膜包括浅缺陷态密度低于1.0×10- 12cm-2的区域。
本发明的一个实施方式是一种包括晶体管的半导体装置，晶体管包括绝缘膜、第一导电膜、第二导电膜、第三导电膜以及氧化物半导体膜。第一导电膜包括与氧化物半导体膜接触的区域。第二导电膜包括与氧化物半导体膜接触的区域。第三导电膜包括夹着绝缘膜与氧化物半导体膜重叠的区域。晶体管包括栅电压大于0V且10V以下的晶体管的场效应迁移率的最大值为40cm2/Vs以上且小于150cm2/Vs的区域、阈值电压为-1V以上且1V以下的区域、S值小于0.3V/decade的区域以及关态电流低于1×10-12A/cm2的区域，在μFE(max)表示晶体管的场效应迁移率的最大值且μFE(Vg＝2V)表示晶体管的栅电压为2V的场效应迁移率的值时，μFE(max)/μFE(Vg＝2V)为1.5以上且小于3。
本发明的一个实施方式是一种包括晶体管的半导体装置，晶体管包括第一栅电极、第一栅电极上的第一绝缘膜、第一绝缘膜上的氧化物半导体膜、氧化物半导体膜上的第二绝缘膜、第二绝缘膜上的第二栅电极、氧化物半导体膜以及第二栅电极上的第三绝缘膜。氧化物半导体膜包括与栅电极重叠的沟道区域、与第三绝缘膜接触的源区域以及与第三绝缘膜接触的漏区域。第一栅电极与第二栅电极彼此电连接。晶体管包括栅电压大于0V且10V以下的晶体管的场效应迁移率的最大值为40cm2/Vs以上且小于150cm2/Vs的区域、阈值电压为-1V以上且1V以下的区域、S值小于0.3V/decade的区域以及关态电流低于1×10-12A/cm2的区域，在μFE(max)表示晶体管的场效应迁移率的最大值且μFE(Vg＝2V)表示晶体管的栅电压为2V的场效应迁移率的值时，μFE(max)/μFE(Vg＝2V)为1.5以上且小于3。
在上述实施方式中，优选的是，氧化物半导体膜包括浅缺陷态密度为1.0×10- 12cm-2以上且低于2.0×10-12cm-2的区域。
本发明的一个实施方式是一种包括晶体管的半导体装置，晶体管包括绝缘膜、第一导电膜、第二导电膜、第三导电膜以及氧化物半导体膜。第一导电膜包括与氧化物半导体膜接触的区域。第二导电膜包括与氧化物半导体膜接触的区域。第三导电膜包括夹着绝缘膜与氧化物半导体膜重叠的区域。晶体管包括栅电压大于0V且10V以下时的晶体管的场效应迁移率的最大值为10cm2/Vs以上且小于100cm2/Vs的区域、阈值电压为-1V以上且1V以下的区域、S值小于0.3V/decade的区域以及关态电流低于1×10-12A/cm2的区域，在μFE(max)表示晶体管的场效应迁移率的最大值且μFE(Vg＝2V)表示晶体管的栅电压为2V的场效应迁移率的值时，μFE(max)/μFE(Vg＝2V)为3以上且小于10。
本发明的一个实施方式是一种包括晶体管的半导体装置，晶体管包括第一栅电极、第一栅电极上的第一绝缘膜、第一绝缘膜上的氧化物半导体膜、氧化物半导体膜上的第二绝缘膜、第二绝缘膜上的第二栅电极、氧化物半导体膜以及第二栅电极上的第三绝缘膜。氧化物半导体膜包括与栅电极重叠的沟道区域、与第三绝缘膜接触的源区域以及与第三绝缘膜接触的漏区域。第一栅电极与第二栅电极彼此电连接。晶体管包括栅电压大于0V且10V以下的晶体管的场效应迁移率的最大值为10cm2/Vs以上且小于100cm2/Vs的区域、阈值电压为-1V以上且1V以下的区域、S值小于0.3V/decade的区域以及关态电流低于1×10-12A/cm2的区域，在μFE(max)表示晶体管的场效应迁移率的最大值且μFE(Vg＝2V)表示晶体管的栅电压为2V的场效应迁移率的值时，μFE(max)/μFE(Vg＝2V)为3以上且小于10。
在上述实施方式中，优选的是，氧化物半导体膜包括浅缺陷态密度为2.0×10- 12cm-2以上且低于3.0×10-12cm-2的区域。
在上述实施方式中，优选的是，氧化物半导体膜包括其中第一区域和第二区域混在一起的复合氧化物半导体，第一区域包括以选自铟、锌和氧的中的一个或多个为主要成分的多个第一簇，第二区域包括以选自铟、元素M、锌和氧中一个或多个为主要成分的多个第二簇，M为Al、Ga、Y或Sn，第一区域包括多个第一簇彼此连接的部分，第二区域包括多个第二簇彼此连接的部分。
在上述实施方式中，优选的是，铟、元素M及锌的原子个数比为In：M：Zn＝4：2：3或4：2：3附近，在In为4时，元素M为1.5以上且2.5以下，且Zn为2以上且4以下。在上述实施方式中，优选的是，铟、元素M及锌的原子个数比为In：M：Zn＝5：1：6或5：1：6附近，在In为5时，元素M为0.5以上且1.5以下，且Zn为5以上且7以下。
在上述实施方式中，优选的是，第一簇具有电导电性，第二簇具有电半导体性。
在上述实施方式中，优选的是，第一簇各自包括0.5nm以上且1.5nm以下的部分。
本发明的一个实施方式是一种显示装置，该显示装置包括上述实施方式中的任一个的半导体装置以及显示元件。本发明的一个实施方式是一种显示模块，该显示模块包括显示装置以及触摸传感器。本发明的一个实施方式是一种电子设备，该电子设备包括上述实施方式中的任一个的半导体装置、显示装置或显示模块以及操作键或电池。本发明的一个实施方式是一种电子设备，该电子设备包括上述实施方式中的任一个的半导体装置、反相器或转换器。
本发明的一个实施方式可以提高包括氧化物半导体膜的晶体管的场效应迁移率及可靠性。本发明的一个实施方式可以防止包括氧化物半导体膜的晶体管的电特性变动并提高该晶体管的可靠性。本发明的一个实施方式可以提供一种具有低功耗的半导体装置。本发明的一个实施方式可以提供一种具有良好的电特性的半导体装置。本发明的一个实施方式可以提供一种新颖的氧化物半导体。本发明的一个实施方式可以提供一种新颖的半导体装置。本发明的一个实施方式可以提供一种新颖的显示装置。
注意，这些效果的记载不妨碍其他效果的存在。本发明的一个实施方式并不需要实现所有上述效果。其他效果从说明书、附图、权利要求书等的记载看来是显然的，并可以从所述描述中抽出。
附图说明
图1示出晶体管的Id-Vg特性。
图2示出晶体管的Id-Vg特性。
图3示出晶体管的Id-Vg特性。
图4A及图4B是说明复合氧化物半导体的顶面示意图及截面示意图。
图5A及图5B是说明复合氧化物半导体的顶面示意图及截面示意图。
图6A及图6B是说明复合氧化物半导体的顶面示意图及截面示意图。
图7A及图7B是说明复合氧化物半导体的顶面示意图及截面示意图。
图8说明氧化物半导体的原子个数比。
图9A及图9B说明溅射装置。
图10是示出复合氧化物半导体的制造方法的工序流程图。
图11A及图11B示出靶材附近的截面。
图12A及图12B示出靶材附近的截面。
图13示出HAADF-STEM观察结果。
图14A及图14B示出晶体管的Id-Vg特性及Id-Vd特性。
图15示出根据GCA计算的Id-Vg特性以及线形及饱和迁移率曲线。
图16示出包括CAAC-OS的FET的Id-Vg特性及场效应迁移率曲线。
图17A是晶体管的俯视图，且图17B及图17C是晶体管的截面图。
图18是说明晶体管的有效沟道长度的概念的示意图。
图19A至图19C各自是说明施主密度的示意图。
图20示出Id-Vg特性。
图21示出Id-Vg特性。
图22示出界面态密度的计算结果。
图23A及图23B示出Id-Vg特性。
图24示出迁移率曲线的形状。
图25是示出Id-Vg特性的漂移电流及扩散电流的贡献的示意图。
图26示出没有假定sDOS时的各自包括CAAC-OS的BGTC型dual-gate结构FET的Id-Vg特性及迁移率曲线。
图27是厚度方向上的带图。
图28示出假设sDOS时的各自包括CAAC-OS的BGTC型dual-gate结构的FET的Id-Vg特性及迁移率曲线。
图29示出场效应迁移率(最大值)的IGZO膜厚的依赖性。
图30A及图30B是说明IGZO膜中的sDOS分布及迁移率曲线的形状的图表。
图31A是说明电阻及FET的电路图，且图31B是说明场效应迁移率与通过降低沟道区域的电阻形成的源区域及漏区域之间的关系的图表。
图32是说明迁移率依赖于温度时的饱和迁移率的图表。
图33示出FET的饱和迁移率曲线。
图34是说明有效沟道长度的缩小对迁移率曲线的形状有影响的图表。
图35A至图35C示出不同条件下的通过器件模拟得到的迁移率曲线。
图36A及图36B是说明半导体装置的截面图。
图37A及图37B是说明半导体装置的截面图。
图38A及图38B是说明半导体装置的截面图。
图39A及图39B是说明半导体装置的截面图。
图40A及图40B是说明半导体装置的截面图。
图41A及图41B是说明半导体装置的截面图。
图42A及图42B是说明半导体装置的截面图。
图43A及图43B是说明半导体装置的截面图。
图44A至图44C示出带结构。
图45A至图45C是说明半导体装置的俯视图及截面图。
图46A至图46C是说明半导体装置的俯视图及截面图。
图47A至图47C是说明半导体装置的俯视图及截面图。
图48A至图48C是说明半导体装置的俯视图及截面图。
图49A及图49B是说明半导体装置的截面图。
图50A及图50B是说明半导体装置的截面图。
图51A至图51C是说明半导体装置的俯视图及截面图。
图52是说明显示装置的一个实施方式的俯视图。
图53是说明显示装置的一个实施方式的截面图。
图54是说明显示装置的一个实施方式的截面图。
图55是说明显示装置的一个实施方式的截面图。
图56是说明显示装置的一个实施方式的截面图。
图57是说明显示装置的一个实施方式的截面图。
图58A至图58D是说明EL层的形成方法的截面图。
图59是说明液滴喷射装置的示意图。
图60A至图60C是说明显示装置的框图及电路图。
图61说明显示模块。
图62A至图62E说明电子设备。
图63A至图63G说明电子设备。
图64A至图64E说明电子设备。
图65A及图65B是说明显示装置的立体图。
图66A及图66B是说明显示装置的立体图。
图67A及图67B各自是实施方式的半导体装置的电路图。
图68是说明实施方式的半导体装置的截面结构的图。
图69是说明实施方式的半导体装置的截面结构的图。
图70是说明本发明的一个实施方式的存储装置的电路图。
图71是说明本发明的一个实施方式的存储装置的电路图。
图72A至图72C是说明本发明的一个实施方式的电路图及时序图。
图73A至图73C是说明本发明的一个实施方式的图表及电路图。
图74A及图74B是说明本发明的一个实施方式的电路图及时序图。
图75A及图75B是说明本发明的一个实施方式的电路图及时序图。
图76A至图76E是说明本发明的一个实施方式的框图、电路图及波形图。
图77A及图77B是说明本发明的一个实施方式的电路图及时序图。
图78A及图78B各自是说明本发明的一个实施方式的电路图。
图79A至图79C各自是说明本发明的一个实施方式的电路图。
图80A及图80B各自是说明本发明的一个实施方式的电路图。
图81A至图81C各自是说明本发明的一个实施方式的电路图。
图82A及图82B各自是说明本发明的一个实施方式的电路图。
图83是说明本发明的一个实施方式的半导体装置的框图。
图84是说明本发明的一个实施方式的半导体装置的电路图。
图85A及图85B是说明本发明的一个实施方式的半导体装置的俯视图。
图86A及图86B是说明本发明的一个实施方式的流程图及半导体装置的立体图。
图87A至图87C是说明本发明的一个实施方式的电子设备的立体图。
图88A至图88E示出平面的HAADF-STEM图像及EDX面分析图像。
图89A至图89E示出截面的HAADF-STEM图像及EDX面分析图像。
图90示出晶体管的Id-Vg特性。
具体实施方式
下面，参照附图对实施方式进行说明。但是，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅局限在以下实施方式所记载的内容中。
在附图中，为便于清楚地说明，有时夸大表示大小、层的厚度或区域。因此，本发明并不一定限定于上述尺寸。注意，在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。
注意，本说明书所使用的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附加的，而不是为了在数目方面上进行限定的。
注意，在本说明书中，当参照附图说明构成要素的位置关系时，为了方便起见，使用“上”、“上方”、“下”以及“下方”等表示配置的词句。另外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，上述位置关系不局限于本说明书中所说明的词句，根据情况可以适当地使用其他词句而描述。
在本说明书等中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。晶体管在漏极(漏极端子、漏区域或漏电极)与源极(源极端子、源区域或源电极)之间具有沟道区域，并且通过沟道区域电流能够流过源极和漏极之间。注意，在本说明书等中，沟道区域是指电流主要流过的区域。
另外，在使用极性不同的晶体管的情况或电路工作中的电流方向变化的情况等下，源极及漏极的功能有时相互调换。因此，在本说明书等中，源极和漏极可以相互调换。
注意，在本说明书等中，“电连接”包括构件通过“具有电作用的物体”彼此连接的情况。对于“具有任意电功能的物体”没有特别的限制，只要可以在通过该物体连接的部件之间传送以及接收电信号。“具有任意电功能的物体”的例子不仅包括电极和布线，而且还包括晶体管等的开关元件、电阻器、电感器、电容器、其他具有各种功能的元件等。
在本说明书等中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。“垂直”是指两条直线的角度为80°以上且100°以下的状态，因此，也包括该角度为85°以上且95°以下的状态。
在本说明书等中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换称为“导电膜”。此外，例如，有时可以将“绝缘膜”换称为“绝缘层”。
在本说明书等中，在没有特别的说明的情况下，关态电流是指晶体管处于关闭状态(也称为非导通状态、遮断状态)的漏极电流。在没有特别的说明的情况下，在n沟道晶体管中，关闭状态是指栅极与源极间的电压Vgs低于阈值电压Vth的状态，在p沟道晶体管中，关闭状态是指栅极与源极间的电压Vgs高于阈值电压Vth的状态。例如，n沟道晶体管的关态电流有时是指栅极与源极间的电压Vgs低于阈值电压Vth时的漏极电流。
晶体管的关态电流有时取决于Vgs。因此，“晶体管的关态电流为I以下”有时是指存在使晶体管的关态电流成为I以下的Vgs的值。晶体管的关态电流有时是指：当Vgs为预定的值时的关闭状态；当Vgs为预定的范围内的值时的关闭状态；或者当Vgs为能够获得充分低的关态电流的值时的关闭状态等。
作为一个例子，设想一种n沟道晶体管，该n沟道晶体管的阈值电压Vth为0.5V，Vgs为0.5V时的漏极电流为1×10-9A，Vgs为0.1V时的漏极电流为1×10-13A，Vgs为-0.5V时的漏极电流为1×10-19A，Vgs为-0.8V时的漏极电流为1×10-22A。在Vgs为-0.5V时或在Vgs为-0.5V至-0.8V的范围内，该晶体管的漏极电流为1×10-19A以下，所以有时称该晶体管的关态电流为1×10-19A以下。由于存在使该晶体管的漏极电流成为1×10-22A以下的Vgs，因此有时称该晶体管的关态电流为1×10-22A以下。
在本说明书等中，有时以每沟道宽度W的电流值表示具有沟道宽度W的晶体管的关态电流。另外，有时以每预定的沟道宽度(例如1μm)的电流值表示具有沟道宽度W的晶体管的关态电流。在为后者时，关态电流的单位有时以具有电流/长度的次元的单位(例如，A/μm)表示。
晶体管的关态电流有时取决于温度。在本说明书中，在没有特别的说明的情况下，关态电流有时表示在室温、60℃、85℃、95℃或125℃下的关态电流。或者，有时表示在保证包括该晶体管的半导体装置等的可靠性的温度下或者在包括该晶体管的半导体装置等被使用的温度(例如，5℃至35℃中的任一温度)下的关态电流。“晶体管的关态电流为I以下”有时是指在室温、60℃、85℃、95℃、125℃、保证包括该晶体管的半导体装置等的可靠性的温度下或者在包括该晶体管的半导体装置等被使用的温度(例如，5℃至35℃中的任一温度)下存在使晶体管的关态电流成为I以下的Vgs的值。
晶体管的关态电流有时取决于漏极与源极间的电压Vds。在本说明书中，在没有特别的说明的情况下，关态电流有时表示Vds为0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V或20V时的关态电流。或者，有时表示保证包括该晶体管的半导体装置等的可靠性的Vds时或者包括该晶体管的半导体装置等所使用的Vds时的关态电流。“晶体管的关态电流为I以下”有时是指：在Vds为0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V、20V、保证包括该晶体管的半导体装置等的可靠性的Vds或包括该晶体管的半导体装置等被使用的Vds下存在使晶体管的关态电流成为I以下的Vgs的值。
在上述关态电流的说明中，可以将漏极换称为源极。也就是说，关态电流有时指晶体管处于关闭状态时流过源极的电流。
在本说明书等中，有时将关态电流记作泄漏电流。在本说明书等中，关态电流例如有时指在晶体管处于关闭状态时流在源极与漏极间的电流。
在本说明书等中，晶体管的阈值电压是指在晶体管中形成沟道时的栅电压(Vg)。具体而言，晶体管的阈值电压有时是指：在以横轴表示栅电压(Vg)且以纵轴表示漏极电流(Id)的平方根，而标绘出的曲线(Vg-√Id特性)中，在将具有最大倾斜度的切线外推时的直线与漏极电流(Id)的平方根为0(Id为0A)处的交叉点的栅电压(Vg)。或者，晶体管的阈值电压有时是指在以L为沟道长度且以W为沟道宽度，Id[A]×L[μm]/W[μm]的值为1×10-9[A]时的栅电压(Vg)。
在本说明书等中，例如在导电性充分低时，有时即便在表示为“半导体”时也具有“绝缘体”的特性。此外，“半导体”与“绝缘体”的境界不清楚，因此有时不能精确地区别。由此，有时可以将本说明书等所记载的“半导体”换称为“绝缘体”。同样地，有时可以将本说明书等所记载的“绝缘体”换称为“半导体”。或者，有时可以将本说明书等所记载的“绝缘体”换称为“半绝缘体”。
在本说明书等中，例如在导电性充分高时，有时即便在表示为“半导体”时也具有“导电体”的特性。此外，“半导体”和“导电体”的境界不清楚，因此有时不能精确地区别。由此，有时可以将本说明书所记载的“半导体”换称为“导电体”。同样地，有时可以将本说明书所记载的“导电体”换称为“半导体”。
在本说明书等中，半导体的杂质是指构成半导体的主要成分之外的元素。例如，浓度低于0.1atomic％的元素是杂质。当包含杂质时，例如，有可能在半导体中形成DOS(Density of States：态密度)，载流子迁移率有可能降低或结晶性有可能降低。在半导体包含氧化物半导体时，作为改变半导体特性的杂质，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素或主要成分之外的过渡金属等，尤其是，有氢(包含于水中)、锂、钠、硅、硼、磷、碳、氮等。在是氧化物半导体的情况下，有时例如由于氢等杂质的混入导致氧空位的产生。此外，当半导体是硅时，作为改变半导体特性的杂质，例如有氧、除氢之外的第1族元素、第2族元素、第13族元素、第15族元素等。
(实施方式1)
在本实施方式中，参照图1至图35C说明本发明的一个实施方式的半导体装置。
本发明的一个实施方式是一种包括晶体管的半导体装置。晶体管包括第一栅电极、第一栅电极上的第一绝缘膜、第一绝缘膜上的氧化物半导体膜、氧化物半导体膜上的第二绝缘膜、第二绝缘膜上的第二栅电极、氧化物半导体膜及第二栅电极上的第三绝缘膜。氧化物半导体膜包括与栅电极重叠的沟道区域、与第三绝缘膜接触的源区域及与第三绝缘膜接触的漏区域。第一栅电极与第二栅电极电连接。
上述晶体管包括栅电压高于0V且10V以下的晶体管的场效应迁移率的最大值为40cm2/Vs以上且小于150cm2/Vs的第一区域、阈值电压为-1V以上且1V以下的第二区域、S值小于0.3V/decade的第三区域、关态电流低于1×10-12A/cm2的第四区域，在μFE(max)表示晶体管的场效应迁移率的最大值且μFE(Vg＝2V)表示晶体管的栅电压为2V的场效应迁移率的值时，μFE(max)/μFE(Vg＝2V)为1以上且小于1.5。
有时在上述晶体管中μFE(max)/μFE(Vg＝2V)为1.5以上且小于3。
上述结构也可以说是如下：本发明的一个实施方式的半导体装置是一种在沟道区域中包括氧化物半导体膜的晶体管，该晶体管的场效应迁移率、阈值电压、关态电流及S值良好。这种半导体装置可以适合用于有机EL显示器的像素的晶体管或有机EL显示器的驱动电路的晶体管。
有时，上述晶体管包括栅电压高于0V且10V以下的晶体管的场效应迁移率的最大值为10cm2/Vs以上且低于100cm2/Vs的第一区域、阈值电压为-1V以上且1V以下的第二区域、S值小于0.3V/decade的第三区域、关态电流低于1×10-12A/cm2的第四区域，在μFE(max)表示晶体管的场效应迁移率的最大值且μFE(Vg＝2V)表示晶体管的栅电压为2V的场效应迁移率的值时，μFE(max)/μFE(Vg＝2V)为3以上且小于10。
上述结构也可以说是如下：本发明的一个实施方式的半导体装置是一种在沟道区域中包括氧化物半导体膜的晶体管，该晶体管由于具有高耐热性及稳定的物理特性，所以其可靠性高。这种半导体装置可以适合用作功率器件。例如，这种半导体装置可以适合用作反相器或转换器等功率转换器中的半导体装置。作为其他例子，这种半导体装置可以用于电动汽车、混合动力汽车、空调等的反相器控制、各种通用电动机等。在本实施方式中，对本发明的一个实施方式的氧化物半导体进行说明。
<1-1.氧化物半导体膜>
首先，参照图4A至图13说明能够用于本发明的一个实施方式的晶体管的氧化物半导体膜。
氧化物半导体膜优选包含铟。尤其优选包含铟及锌。另外，优选的是，包含铝、镓、钇或锡等。或者，也可以包含选自硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁等中的一种或多种。
在此考虑氧化物半导体膜包含铟、元素M及锌的情况。元素M为铝、镓、钇或锡等。可用作元素M的其他元素包括硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等。注意，作为元素M也可以组合上述元素中的两种以上。将氧化物半导体膜所包含的铟、元素M及锌的原子个数比的各项分别称为[In]、[M]及[Zn]。
<1-2.氧化物半导体膜的结构>
图4A及图4B是本发明的一个实施方式的氧化物半导体膜的示意图。
图4A是氧化物半导体膜的顶面(这里称为a-b面方向)的示意图，图4B是形成于衬底Sub.上的氧化物半导体膜的截面(c轴方向)的示意图。
虽然图4A和图4B示出衬底上形成有氧化物半导体膜时的例子，但是本发明的一个实施方式不局限于此，衬底与氧化物半导体膜之间也可以形成有基底膜或层间膜等绝缘膜或者氧化物半导体膜等其他的半导体膜。
如图4A和图4B所示，本发明的一个实施方式的氧化物半导体膜是具有其中区域A1和区域B1混在一起的结构的复合氧化物半导体。因此，在以下说明中，有时将氧化物半导体膜称为复合氧化物半导体。
图4A和图4B所示的区域A1是[In]：[M]：[Zn]＝x：y：z(x>0、y≥0、z≥0)的In较多的区域。区域B1是[In]：[M]：[Zn]＝a：b：c(a>0、b>0、c>0)的In较少的区域。
注意，在本说明书中，例如，在区域A1中的In与元素M的原子个数比大于区域B1中的In与元素M的原子个数比时，区域A1比区域B1的In浓度高。因此，在本说明书中，也将区域A1称为In-rich区域，将区域B1称为In-poor区域。
例如，区域A1的In浓度是区域B1的In浓度的1.1倍以上，优选为2倍以上至10倍以下。区域A1是至少含有In的氧化物，不需要必须含有元素M及Zn。
这里，说明本发明的一个实施方式的复合氧化物半导体中的元素的原子个数比。
当复合氧化物半导体中的区域A1含有In、元素M及Zn时，各元素的原子个数比可以以图8的相图表示。将In、元素M及Zn的原子个数比表示为x:y:z。在图8中可以将原子个数比作为坐标(x:y:z)表示。注意，在图8中没有示出氧原子的比例。
在图8中，虚线相当于表示[In]:[M]:[Zn]＝(1+α):(1-α):1的原子个数比(-1≤α≤1)的线、表示[In]:[M]:[Zn]＝(1+α):(1-α):2的原子个数比的线、表示[In]:[M]:[Zn]＝(1+α):(1-α):3的原子个数比的线、表示[In]:[M]:[Zn]＝(1+α):(1-α):4的原子个数比的线及表示[In]:[M]:[Zn]＝(1+α):(1-α):5的原子个数比的线。
点划线相当于表示[In]:[M]:[Zn]＝1:1:β的原子个数比的(β≥0)的线、表示[In]:[M]:[Zn]＝1:2:β的原子个数比的线、表示[In]:[M]:[Zn]＝1:3:β的原子个数比的线、表示[In]:[M]:[Zn]＝1:4:β的原子个数比的线、表示[In]:[M]:[Zn]＝1:7:β的原子个数比的线、表示[In]:[M]:[Zn]＝2:1:β的原子个数比的线及表示[In]:[M]:[Zn]＝5:1:β的原子个数比的线。
图8所示的具有[In]:[M]:[Zn]＝0:2:1的原子个数比或其附近的值的氧化物半导体倾向于具有尖晶石型结晶结构。
图8中的区域A2示出区域A1所包含的铟、元素M及锌的原子个数比的优选范围的一个例子。注意，区域A2包括表示[In]:[M]:[Zn]＝(1+γ):0:(1-γ)(-1≤γ≤1)的线上的原子个数比。
图8中的区域B2示出区域B1所包含的铟、元素M及锌的原子个数比的优选范围的一个例子。注意，区域B2包含[In]:[M]:[Zn]＝4:2:3至[In]:[M]:[Zn]＝4:2:4.1及其附近的值。附近的值例如包含原子个数比为[In]:[M]:[Zn]＝5:3:4。区域B2包含[In]:[M]:[Zn]＝5:1:6及其附近的值。
由于区域A2的In浓度高所以比区域B2的导电性高，因而具有提高载流子迁移率(场效应迁移率)的功能。因此，使用具有区域A1的氧化物半导体膜的晶体管的通态电流(on-state current)及载流子迁移率可以得到提高。
与此相反，由于区域B2的In浓度低所以比区域A2的导电性低，因而具有降低泄漏电流的功能。因此，使用具有区域B1的氧化物半导体膜的晶体管的关态电流可以得到降低。
在本发明的一个实施方式的氧化物半导体膜中，区域A1和区域B1形成复合体。也就是说，在区域A1中容易发生载流子移动，在区域B1中不容易发生载流子移动。因此，可以将本发明的一个实施方式的氧化物半导体用作具有高载流子迁移率、高开关特性以及良好的半导体特性的材料。
例如，如图4A所示，多个区域A1在a-b面方向及c轴方向上以粒状(以簇状)存在。注意，簇也可以不均匀且不规则地分布。多个簇有时彼此重叠或彼此连接。例如，有时具有一个簇与其他簇重叠的形状彼此连接，由此观察到以云状展开的状态的区域A1。
注意，在所有的区域A1在a-b面方向上连接时，晶体管的开关特性下降(例如，晶体管的关态电流上升)，因此如图4A及图4B所示，区域A1优选在区域B1中散布。因此，区域A1可能在被区域B1以立体的方式被围绕的状态下存在。也就是说，区域A1被区域B1密封。
区域B1也可以被认为具有与区域A1所包括的簇(也称为第一簇)不同的簇(也称为第二簇)的结构。在上述结构中，区域B1包括多个第二簇，并包括多个第二簇彼此连接的部分。换言之，区域A1所包括的第一簇包括第一簇与其他第一簇以云状彼此连接的部分，且区域B1所包括的第二簇包括第二簇与其他第二簇以云状彼此连接的部分。
注意，区域A1散布的比率可以根据复合氧化物半导体的形成条件或组成调节。例如，可以形成区域A1的比率低的复合氧化物半导体、或者区域A1的比率高的复合氧化物半导体。例如，图5A及图5B示出与图4A及图4B所示的复合氧化物半导体相比区域A1的比率低的复合氧化物半导体。图5A是相当于图4A的示意图，图5B是相当于图4B的示意图。本发明的一个实施方式的复合氧化物半导体中的对于区域B1的区域A1的比率不局限于低。在区域A1的比例非常大的复合氧化物半导体中，根据观察范围，有时区域A1内形成有区域B1。例如，区域A1的粒状区域的尺寸可以根据复合氧化物半导体的形成条件或组成适当地调节。
有时观察不到区域A1与区域B1的明确的边界。区域A1及区域B1的尺寸可以使用利用能量分散型X射线分析法(EDX：Energy Dispersive X-ray spectroscopy)的EDX面分析图像进行评价。例如，在截面照片或平面照片的EDX面分析中，区域A1中的簇的直径有时为0.1nm以上且2.5nm以下。注意，簇的直径优选为0.5nm以上且1.5nm以下。
如此，本发明的一个实施方式的氧化物半导体为复合氧化物半导体，其中区域A1和区域B1混在一起且具有互补发挥作用的不同的功能。例如，在本发明的一个实施方式的氧化物半导体是以元素M为Ga的In-Ga-Zn氧化物(以下，称为IGZO)时，可以将本发明的一个实施方式的氧化物半导体称为Complementary IGZO(简称：C/IGZO)。
另一方面，例如，在区域A1和区域B1以层状层叠时，在区域A1与区域B1之间没有相互作用，或者不容易产生相互作用，因此区域A1的功能与区域B1的功能有时分别独立地发挥作用。此时，即使由于区域A1可以提高载流子迁移率，晶体管的关态电流也有时增大。因此，通过使用上述复合氧化物半导体或C/IGZO，可以同时实现载流子迁移率高的功能以及开关特性良好的功能。这是在本发明的一个实施方式的复合氧化物半导体中获得的优良的效果。
注意，当利用溅射装置沉积氧化物半导体时，形成具有与靶材不同的原子个数比的膜。尤其是，根据沉积时的衬底温度，沉积膜的原子个数比中的[Zn]有可能小于靶材的原子个数比中的[Zn]。
注意，本发明的一个实施方式的复合氧化物半导体的特性不是仅由原子个数比而决定的。因此，图示的区域示出复合氧化物半导体的区域A1及区域B1优选具有的原子个数比，其界线不明确。
根据本发明的氧化物半导体不局限于上述内容。图6A及图6B以及图7A及图7B是具有与上述氧化物半导体膜不同的结构的氧化物半导体膜的示意图。图6A及图7A是复合氧化物半导体的顶面(a-b面方向)的示意图。图6B及图7B是在衬底Sub.上各自形成有复合氧化物半导体的截面(c轴方向)的示意图。注意，图6A及图6B以及图7A及图7B所示的氧化物半导体膜的结构除了如下点以外可以参照图4A及图4B所示的氧化物半导体膜的结构的说明。
氧化物半导体被分为单晶氧化物半导体和非单晶氧化物半导体。非单晶氧化物半导体的例子包括CAAC-OS(c-axis aligned crystalline oxide semiconductor:c轴取向结晶氧化物半导体)、多晶氧化物半导体、nc-OS(nanocrystalline oxide semiconductor:纳米晶氧化物半导体)、a-like OS(amorphous-like oxide semiconductor)以及非晶氧化物半导体等。
CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。注意，CAAC-OS中的畸变是指晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
图6A及图7A以虚线示意性地示出多个纳米晶。纳米晶基本上是六角形。但是形状并不局限于正六角形，有时是非正六角形。在畸变中有时具有五角形及七角形等多角形的纳米晶。
注意，在CAAC-OS的畸变附近观察不到明确的晶界。即，可知通过使晶格排列畸变，抑制晶界的形成。这可能是由于CAAC-OS可容许因如下原因而发生的畸变：在a-b面方向上的氧原子的排列的低密度或因金属元素被取代而使原子间的键合距离产生变化等。
此外，图6B及图7B示意性地示出纳米晶具有c轴取向性，c轴朝向与形成CAAC-OS膜的面(也被称为被形成面)或CAAC-OS膜的顶面大致垂直的方向。CAAC-OS具有呈现c轴取向性的层状结晶结构(也被称为层状结构)，并具有层叠有包含铟及氧的层(以下，被称为In层)以及包含元素M、锌及氧的层(以下，被称为(M，Zn)层)。
注意，铟和元素M有时相互取代。因此，当以铟取代(M，Zn)层的元素M时，该层也可以表示为(In，M，Zn)层。此时，在层状结构中层叠有In层、(In，M，Zn)层。
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。在nc-OS中在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-likeOS或非晶氧化物半导体没有差别。
a-like OS具有介于nc-OS与非晶氧化物半导体之间的结构。a-like OS包含空洞或低密度区域。换言之，a-like OS具有与nc-OS及CAAC-OS相比不稳定的结构。
氧化物半导体具有各种结构及各种特性。本发明的氧化物半导体可以是包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、nc-OS、CAAC-OS中的两种以上的复合氧化物半导体。区域A1和区域B1也可以具有不同的结晶性。
例如，区域A1优选为非单晶。注意，在区域A1具有结晶性的情况下，当区域A1由铟形成时，区域A1容易具有正方晶结构。此外，当区域A1由氧化铟([In]:[M]:[Zn]＝x:0:0(x>0))形成时，区域A1容易具有方铁锰矿型结晶结构。此外，当区域A1由In-Zn氧化物([In]:[M]:[Zn]＝x:0:z(x>0，z>0))形成时，区域A1容易具有层状结晶结构。
区域B1包括CAAC-OS。但是，区域B1不一定必须只包括CAAC-OS，也可以包括多晶氧化物半导体或nc-OS等的区域。
CAAC-OS是结晶性高的氧化物半导体。另一方面，在CAAC-OS中无法确认到明确的晶界，所以可以说不容易发生起因于晶界的电子迁移率的降低。氧化物半导体的结晶性有时因杂质的混入或缺陷的生成等而降低。这意味着CAAC-OS的杂质或缺陷(氧空位等)很少。因此，通过具有CAAC-OS，作为复合氧化物半导体的物理性质稳定，所以可以提供一种具有耐热性及高可靠性的复合氧化物半导体。
注意，区域A1的散在比例例如可以通过改变复合氧化物半导体的形成条件或组成而调节。例如，如图7A及图7B所示，可以形成区域A1的比例低的复合氧化物半导体或区域A1的比例高的复合氧化物半导体。
<1-3.具有氧化物半导体膜的晶体管>
下面，说明将上述氧化物半导体膜用于晶体管的情况。
通过将上述复合氧化物半导体用于晶体管，晶体管可以具有高载流子迁移率及高开关特性。另外，晶体管可以具有高可靠性。
另外，优选将载流子密度低的氧化物半导体膜用于晶体管。例如，其载流子密度低于8×1011/cm3，优选低于1×1011/cm3，更优选低于1×1010/cm3且为1×10-9/cm3以上的氧化物半导体膜用作上述氧化物半导体膜。
为了降低氧化物半导体膜的载流子密度，降低氧化物半导体膜中的杂质浓度而可以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为高纯度本征或实质上高纯度本征的状态。高纯度本征或实质上高纯度本征的氧化物半导体膜具有较少的载体发生源，因此可以降低载体密度。高纯度本征或实质上高纯度本征的氧化物半导体膜具有较低的缺陷态密度，因此有时具有较低的陷阱态密度。
被氧化物半导体膜的陷阱能级俘获的电荷到消失需要较长的时间，并像固定电荷那样动作。因此，有时在陷阱态密度高的氧化物半导体中形成有沟道区域的晶体管的电特性不稳定。
为了使晶体管的电特性稳定，降低氧化物半导体膜中的杂质浓度是有效的。为了降低氧化物半导体膜中的杂质浓度，优选还降低氧化物半导体膜附近的杂质浓度。杂质的例子有氢、氮、碱金属、碱土金属、铁、镍、硅等。
在此，说明氧化物半导体膜中的各杂质的影响。
在氧化物半导体膜包含第14族元素之一的硅或碳时，氧化物半导体中形成缺陷态。因此，氧化物半导体中或氧化物半导体的界面附近的硅或碳的浓度(通过二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)测得的浓度)为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
当氧化物半导体膜包含碱金属或碱土金属时，有时形成缺陷态而形成载流子。因此，包括包含碱金属或碱土金属的氧化物半导体膜的晶体管容易具有常开启特性。由此，优选降低氧化物半导体膜中的碱金属或碱土金属的浓度。具体而言，利用SIMS分析测得的氧化物半导体膜中的碱金属或碱土金属的浓度为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
当氧化物半导体膜包含氮时，产生作为载流子的电子，并载流子密度增加，而氧化物半导体容易被n型化。其结果，半导体包括含有氮的氧化物半导体的晶体管容易具有常开启型特性。因此，优选尽可能地减少氧化物半导体中的氮，例如，利用SIMS分析测得的氧化物半导体中的氮浓度低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在氧化物半导体膜中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位(Vo)。当氢进入该氧空位(Vo)时，有时产生作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含氢的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能减少氧化物半导体中的氢。具体而言，利用SIMS分析测得氧化物半导体中的氢浓度低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。
通过将氧引入氧化物半导体膜中，可以降低氧化物半导体膜中的氧空位(Vo)。换言之，当氧化物半导体膜中的氧空位(Vo)被氧填补时，氧空位(Vo)消失。因此，通过使氧扩散到氧化物半导体膜中，可以减少晶体管的氧空位(Vo)，从而可以提高晶体管的可靠性。
作为将氧引入氧化物半导体膜的方法，例如，可以以与氧化物半导体膜接触的方式设置包含超过化学计量组成的氧的氧化物。也就是说，优选在上述氧化物中形成包含超过化学计量组成的氧的区域(以下，也称为氧过剩区域)。尤其是，当将氧化物半导体膜用于晶体管时，通过对晶体管附近的基底膜或层间膜等设置具有氧过剩区域的氧化物，可以降低晶体管中的氧空位，由此可以提高晶体管的可靠性。
当将杂质浓度被充分降低的氧化物半导体膜用于晶体管中的沟道形成区域，可以使晶体管具有稳定的电特性。
<1-4.复合氧化物半导体的制造方法>
在此，参照图9A及图9B、图10、图11A及图11B、图12A及图12B以及图13对图4A和图4B所示的复合氧化物半导体的制造方法的一个例子进行说明。本发明的一个实施方式的复合氧化物半导体可以使用溅射装置形成。
<1-5.溅射装置>
图9A是说明溅射装置的沉积室2501的截面图。图9B是溅射装置的磁铁单元2530a及磁铁单元2530b的平面图。
图9A所示的沉积室2501包括靶材架2520a、靶材架2520b、垫板2510a、垫板2510b、靶材2500a、靶材2500b、构件2542、衬底架2570。注意，靶材2500a配置在垫板2510a上。垫板2510a配置在靶材架2520a上。磁铁单元2530a隔着垫板2510a配置在靶材2500a下。靶材2500b配置在垫板2510b上。垫板2510b配置在靶材架2520b上。磁铁单元2530b隔着垫板2510b配置在靶材2500b下。
如图9A及图9B所示，磁铁单元2530a包括磁铁2530N1、磁铁2530N2、磁铁2530S及磁铁架2532。在磁铁单元2530a中，磁铁2530N1、磁铁2530N2及磁铁2530S配置在磁铁架2532上。磁铁2530N1、磁铁2530N2及磁铁2530S以隔开的方式配置。注意，磁铁单元2530b具有与磁铁单元2530a相同的结构。在将衬底2560搬入沉积室2501时，衬底2560与衬底架2570接触。
靶材2500a、垫板2510a及靶材架2520a与靶材2500b、垫板2510b及靶材架2520b由构件2542隔开。注意，构件2542优选为绝缘体。构件2542也可以为导电体或半导体。构件2542也可以为其表面由绝缘体覆盖的导电体或半导体。
靶材架2520a与垫板2510a被螺钉(螺栓等)固定，并被施加相同电位。靶材架2520a具有隔着垫板2510a支撑靶材2500a的功能。靶材架2520b与垫板2510b被螺钉(螺栓等)固定，并被施加相同电位。靶材架2520b具有隔着垫板2510b支撑靶材2500b的功能。
垫板2510a具有固定靶材2500a的功能。垫板2510b具有固定靶材2500b的功能。
在图9A中，示出由磁铁单元2530a形成的磁力线2580a和磁力线2580b。
如图9B所示，磁铁单元2530a例如采用将方形或大致方形的磁铁2530N1、方形或大致方形的磁铁2530N2及方形或大致方形的磁铁2530S固定于磁铁架2532的结构。如图9B的箭头所示，可以在水平方向上摆动磁铁单元2530a。例如，以0.1Hz以上且1kHz以下的拍子使磁铁单元2530a摆动即可。
靶材2500a上的磁场随着磁铁单元2530a的摆动而变化。由于磁场强的区域成为高密度等离子体区域，所以该区域的附近容易发生靶材2500a的溅射现象。磁铁单元2530b也与此相同。
<1-6.复合氧化物半导体的制造流程>
图10是说明复合氧化物半导体的制造方法的工序流程图。
图4A和图4B所示的复合氧化物半导体至少经过图10所示的第一至第四工序而制造。
[第一工序：在沉积室中配置衬底的工序]
第一工序具有在沉积室中配置衬底的工序(参照图10中的步骤S101)。
在第一工序中，例如，将衬底2560配置在图9A及图9B所示的沉积室2501所包括的衬底架2570。
衬底2560的温度可以为室温(25℃)以上且200℃以下，优选为室温以上且130℃以下。上述范围内的衬底温度适合于使用大面积的玻璃衬底的情况。尤其是，当将沉积复合氧化物半导体时的衬底温度设定为室温时，换言之，当对衬底不进行意图性的加热时，可以抑制衬底的变形或弯曲，所以是优选的。
可以利用设置在衬底架2570的冷却机构等冷却衬底2560。
在将衬底2560的温度设定为100℃以上且130℃以下的情况下，可以去除复合氧化物半导体中的水。通过如此去除作为杂质的水，可以容易形成图5A及图5B所示的复合氧化物半导体。由此，同时提高场效应迁移率及可靠性。
此外，在将衬底2560的温度设定为100℃以上且130℃以下的情况下，可以防止过剩的热所导致的溅射装置的应变。由此，可以制造生产性高的半导体装置。因此，生产性变得稳定且容易导入大规模生产装置。因此可以容易制造使用大面积衬底的大型显示装置。
[第二工序：对沉积室导入气体的工序]
第二工序具有对沉积室导入气体的工序(参照图10中的步骤S201)。
在第二工序中，例如，对图9A及图9B所示的沉积室2501导入气体。作为该气体，可以导入氩气体和氧气体中的一种或两种。注意，可以使用氦、氪以及氙等惰性气体代替氩气体。
有时将使用氧气体形成复合氧化物半导体时的沉积气体整体中氧所占的比率称为氧流量比。将形成复合氧化物半导体时的氧流量比设定为0％以上且30％以下，优选为5％以上且30％以下，更优选为7％以上且15％以下。
在沉积图5A及图5B所示的复合氧化物半导体时，将在室温下沉积时的氧流量比设定为高于30％且低于70％，优选高于30％且50％以下。此外，将加热沉积(例如，温度为70℃以上且150℃以下)中的氧流量比设定为10％以上且50％以下，优选为30％以上且50％以下。
在形成图6A及图6B所示的复合氧化物半导体或图7A及图7B所示的复合氧化物半导体的情况下，使用稀有气体及氧的混合气体且将相对于稀有气体的氧的比率设定为70％以上且100％以下。
另外，需要进行上述气体的高纯度化。例如，作为被用作上述气体的氧气体或氩气体，使用露点为-40℃以下、优选为-80℃以下、更优选为-100℃以下、进一步优选为-120℃以下的高纯度的气体，由此可以尽可能地防止水分等混入复合氧化物半导体中。
优选使用低温泵等吸附式真空抽气泵对沉积室2501进行高真空抽气(5×10-7Pa至1×10-4Pa左右)以尽可能地去除对复合氧化物半导体来说是杂质的水等。尤其是，在溅射装置的待机时沉积室2501内的相当于H2O的气体分子(相当于m/z＝18的气体分子)的分压优选为1×10-4Pa以下，更优选为5×10-5Pa以下。
[第三工序：对靶材施加电压的工序]
第三工序具有对靶材施加电压的工序(参照图10中的步骤S301)。
在第三工序中，例如，对图9A及图9B所示的靶材架2520a及靶材架2520b施加电压。例如，施加到与靶材架2520a连接的端子V1的电位低于施加到与衬底架2570连接的端子V2的电位。施加到与靶材架2520b连接的端子V4的电位低于施加到与衬底架2570连接的端子V2的电位。施加到与衬底架2570连接的端子V2的电位为接地电位。施加到与磁铁架2532连接的端子V3的电位为接地电位。
注意，施加到端子V1、端子V2、端子V3及端子V4的电位不局限于上述电位。不一定需要对靶材架2520、衬底架2570、磁铁架2532中的全部施加电位。例如，衬底架2570也可以处于电浮动状态。注意，假设能够控制施加到端子V1的电位的电源与端子V1电连接。作为电源，可以使用DC电源、AC电源或RF电源。
作为靶材2500a及靶材2500b，优选使用包含铟、元素M(M为Al、Ga、Y或Sn)、锌及氧的靶材。例如，作为靶材2500a及靶材2500b，可以使用In-Ga-Zn金属氧化物靶材(In:Ga:Zn＝4:2:4.1[原子个数比])或In-Ga-Zn金属氧化物靶材(In:Ga:Zn＝5:1:7[原子个数比])。以下，对使用In-Ga-Zn金属氧化物靶材(In:Ga:Zn＝4:2:4.1[原子个数比])的情况进行说明。
注意，通过作为靶材2500a及靶材2500b使用包含具有多个晶粒的多晶氧化物的溅射靶材，容易得到图4A及图4B或图8所示的具有结晶性的复合氧化物半导体。
[第四工序：在衬底上沉积复合氧化物半导体的工序]
第四工序包括从靶材弹出溅射粒子且在衬底上沉积复合氧化物半导体的工序(参照图10中的步骤S401)。
在第四工序中，例如，在图9A及图9B所示的沉积室2501中，氩气体或氧气体发生电离，分为阳离子和电子而产生等离子体。然后，等离子体中的阳离子因施加到靶材架2520a、靶材架2520b的电位而向靶材2500a、靶材2500b被加速。当阳离子碰撞到In-Ga-Zn金属氧化物靶材时，生成溅射粒子而溅射粒子沉积在衬底2560上。
注意，当作为靶材2500a、2500b使用原子个数比为In:Ga:Zn＝4:2:4.1或5:1:7的In-Ga-Zn金属氧化物靶材时，有时在靶材中包含组成不同的多个晶粒。例如，在很多情况下，该多个晶粒的直径为10μm以下。例如，在In-Ga-Zn金属氧化物靶材中包含In的比率高的晶粒的情况下，上述区域A1的比率有时增大。
<1-7.沉积模型>
在第四工序中，可以假设图11A及图11B所示的沉积模型。
图11A及图11B是图9A及图9B所示的靶材2500a附近的截面图。注意，在图11A及图11B中，示出垫板2510a、靶材2500a、等离子体2190、阳离子2192、溅射粒子2194等。
[第一步骤]
在图11A中，氩气体或氧气体发生电离，分为阳离子2192和电子(未图示)而形成等离子体2190。然后，等离子体2190中的阳离子2192向靶材2500a(这里，In-Ga-Zn金属氧化物靶材)被加速。因为阳离子2192碰撞到In-Ga-Zn金属氧化物靶材，所以生成溅射粒子2194，从In-Ga-Zn金属氧化物靶材弹出溅射粒子2194。注意，从In-Ga-Zn金属氧化物靶材，首先优先溅射Ga及Zn作为溅射粒子2194。
具体而言，阳离子2192碰撞到In-Ga-Zn金属氧化物靶材，以从In-Ga-Zn金属氧化物靶材优先地弹出其相对原子质量比In低的Ga及Zn。被弹出的In、Ga及Zn与氧键合然后沉积在衬底上，因此形成图4A及图4B所示的区域B1。
注意，如图11A所示，作为溅射粒子2194优先地溅射Ga及Zn，而有时导致在靶材2500a的表面(这里，In-Ga-Zn金属氧化物靶材的表面)In偏析的状态。注意，在图11A中，偏析的In示出为簇2196。
[第二步骤]
接着，如图11B所示，在In偏析之后，也就是说在形成簇2196之后，从In-Ga-Zn金属氧化物靶材溅射簇2196(这里包含In的簇)。
详细地说，在In-Ga-Zn金属氧化物靶材的表面偏析的In以如多个簇的结构那样从In-Ga-Zn金属氧化物靶材弹出。具有如多个簇的结构的偏析的In与氧键合且碰撞到先沉积的区域B1，沉积簇状(粒状)的区域A1。注意，由于偏析的In被弹出，所以靶材表面的In、Ga、Zn以接近原来的原子个数比的状态存在。
注意，如图11B所示，在靶材2500a的表面的一个区域，In偏析，在靶材2500a的表面的其他区域，偏析的In被弹出。也就是说，由于In的偏析机理及偏析的In被弹出的机理同时发生，形成了区域A1被区域B1包围且不均匀及不规则的结构。
通过反复包括第一步骤和第二步骤的上述沉积模型，可以得到图4A和图4B所示的本发明的一个实施方式的复合氧化物半导体。
注意，形成方法不局限于溅射法，也可以使用脉冲激光沉积(PLD)法、等离子体增强化学气相沉积(PECVD)法、热化学气相沉积(CVD)法、原子层沉积(ALD)法、真空蒸镀法等。作为热CVD法的例子，可以举出有机金属化学气相沉积(MOCVD)法。
<1-8.沉积模型的验证>
为了验证上述沉积模型，形成以下所示的样品Z1。
[样品Z1]
在样品Z1中，在玻璃衬底上依次形成绝缘膜82、绝缘膜84、氧化物半导体膜88以及绝缘膜86。
绝缘膜82及绝缘膜84被用作基底膜。作为绝缘膜82，利用PECVD装置形成厚度为400nm的氮化硅膜。作为绝缘膜84，利用PECVD装置形成厚度为50nm的氧氮化硅膜。
作为氧化物半导体膜88，利用溅射装置形成厚度为40nm的In-Ga-Zn氧化物膜。注意，氧化物半导体膜88在如下条件下形成：衬底温度为170℃，将流量为35sccm的氩气体及流量为15sccm的氧气体引入腔室内，压力为0.2Pa，对设置于溅射装置中的金属氧化物靶材(In：Ga：Zn＝4：2：4.1[原子个数比])施加1500W的AC功率。
注意，在本实施方式中，假设氧化物半导体膜88是用于形成复合氧化物半导体的溅射靶材。
在形成氧化物半导体膜88之后，使用氩气体对氧化物半导体膜88的表面进行等离子体处理。假设这是在溅射装置中进行的溅射。该等离子体处理在如下条件下进行：将流量为100sccm的氩气体引入腔室内；将腔室内的压力设定为40Pa；对RF电源(27.12MHz)施加1000W的功率。
在等离子体处理之后，在氧化物半导体膜88上形成绝缘膜86。绝缘膜86被用作保护绝缘膜。作为绝缘膜86，利用PECVD装置形成厚度为100nm的氧氮化硅膜。
通过上述工序，形成用于验证沉积模型的样品Z1。
接着，进行样品Z1的截面的高角度环形暗场STEM(HAADF-STEM)图像的观察。注意，在HAADF-STEM观察中，在加速电压为200kV的条件下使用由日本电子制造的JEM-ARM200F。
图13示出样品Z1的HAADF-STEM观察结果。
如图13所示，在氧化物半导体膜88上形成结构体90。此外，从HAADF-STEM观察结果，氧化物半导体膜88的厚度大约为36nm，结构体90的厚度大约为11nm。
为了评价结构体90的组成，进行氧化物半导体膜88所示的point1及结构体90中所示的point2的元素分析。注意，该元素分析使用EDX装置JED-2300T进行。将元素分析的束径设定为0.1nmφ。
表1示出EDX分析结果。
[表1]
Figure BDA0001804237710000311
当表1所示的point1的值被金属氧化物靶材的In的值归一化时，原子个数比为In：Ga：Zn：O＝4：2：2.4：7.2。虽然Zn原子的比例与金属氧化物靶材的组成中的Zn原子的比例略微偏离，但是氧化物半导体膜88的组成大致对应于金属氧化物靶材的组成。另一方面，结构体90如表1所示具有较高的比例的In。因此，结构体90也可以说是In的析出物或铟氧化物的析出物。
上述In的析出物或铟氧化物的析出物可以假设为在上述沉积模型中的In-Ga-Zn金属氧化物靶材的表面偏析的In(例如，簇2196)。这意味着上述沉积模型充分合适。
注意，在沉积图6A及图6B所示的本发明的一个实施方式的复合氧化物半导体的情况下，在第四工序中，可以假设图12A及图12B所示的沉积模型。
图12A及图12B是图9A及图9B所示的靶材2500a附近的截面图。注意，在图12A及图12B中，示出垫板2510a、靶材2500a、等离子体2190、阳离子2192、溅射粒子2194等。
在图12A所示的沉积室2501中，氩气体或氧气体发生电离，分为阳离子2192和电子(未图示)而形成等离子体2190。然后，等离子体2190中的阳离子2192向靶材2500a(这里，In-Ga-Zn金属氧化物靶材)被加速。因为阳离子2192碰撞到In-Ga-Zn金属氧化物靶材，所以生成溅射粒子2194，从In-Ga-Zn金属氧化物靶材弹出溅射粒子2194。
这里，靶材2500a及靶材2500b具有包括多个晶粒的多晶结构。在很多情况下，该多个晶粒各自的直径为10μm以下。此外，有时，例如在原子个数比为In：Ga：Zn＝4：2：4.1或5：1：7的In-Ga-Zn金属氧化物靶材中多个晶粒具有不同的组成。
例如，在图12A中，靶材2500a至少包括In原子的比例低于靶材中的In原子的比例的区域2502a以及In原子的比例高于靶材中的In原子的比例的区域2504a。
首先，对靶材2500a中的In的比例低的区域2502a进行说明。
如图12A所示，在高密度等离子体区域产生的阳离子2192被电场向靶材2500a一侧加速，然后碰撞到靶材2500a所包括的区域2502a。此时，从区域2502a剥离平板状纳米晶的簇2198。在很多情况下，簇包括两个M-Zn-O层及其间的In-O层。注意，随着簇2198的剥离从靶材2500a也弹出溅射粒子2194。
有时，簇2198包括三角形平面，例如正三角形平面。有时，簇2198包括六角形平面，例如正六角形平面。但是，簇2198的平面的形状不局限于三角形或六角形。例如，平面会具有通过组合两个以上的三角形形成的形状。例如，通过组合两个三角形(例如，正三角形)形成四角形(例如，菱形)。
根据沉积气体的种类等决定簇2198的厚度。例如，簇2198的厚度为0.4nm以上且1nm以下，优选为0.6nm以上且0.8nm以下。此外，例如，簇2198的宽度为1nm以上且3nm以下，优选为1.2nm以上且2.5nm以下。
当溅射粒子2194经过等离子体2190时，溅射粒子2194的表面可能会带负电或带正电。例如，溅射粒子2194有时从在等离子体2190中存在的O2 -接收负电荷。其结果，溅射粒子2194的表面的氧原子可能会带负电。此外，当经过等离子体2190时，溅射粒子2194有时与等离子体2190中的In、元素M、Zn或氧等键合来生长。因此，溅射粒子2194具有原子或多个原子的集合体。
经过等离子体2190的簇2198及溅射粒子2194到达衬底的表面。由于簇2198具有平板状，以其平面一侧朝向衬底的表面的方式沉积。注意，部分溅射粒子2194由于溅射粒子2194的质量小所以通过真空泵等排出到外部。
溅射粒子2194到达衬底的表面。溅射粒子2194有与簇2198的顶面相比键合于簇2198的侧面的倾向。溅射粒子2194以填入没有形成簇2198的区域的方式优先地沉积于簇2198的侧面。由于可用的溅射粒子2194的键处于活性状态，所以溅射粒子2194在化学上与簇2198键合而形成横向生长部。换言之，溅射粒子2194进入一个簇与另一个簇之间的区域。
横向生长部以填入一个簇与另一个簇之间的区域(也可以被称为横向生长缓冲区域(Lateral Growth Buffer Region：LGBR))的方式在横向方向上生长。横向方向例如是指簇中的与c轴垂直的方向。
容易发生如下反应，其中，溅射粒子附着于簇的横向生长部，经过LGBR扩散的氧附着于溅射粒子，并且其他溅射粒子同样地附着。可以认为该反应的反复引起横向方向的固相生长。可以将这种簇的横向生长称为自组装。
横向生长部进一步横向生长并彼此碰撞。以横向生长部彼此碰撞的部分为联结部而彼此相邻的簇连接。换言之，溅射粒子在簇的侧面形成横向生长部，且引起横向生长，由此填入一个簇与另一个簇之间的区域。如此，直到填满没有形成簇的区域为止形成横向生长部。该机理类似于原子层沉积(ALD)法的沉积机理。
因此，当以朝向彼此不同的方向的方式形成多个簇时，由于溅射粒子一边横向生长一边填入一个簇与另一个簇之间的间隙，所以不形成明确的晶界而形成包括CAAC-OS的区域B1。
注意，在CAAC-OS中，层状结晶结构在组成的较宽的范围内很稳定，且金属原子与氧原子之间的键合强度及平衡距离取决于金属原子。因此，可推测CAAC-OS的结晶结构对畸变宽容。也就是说，溅射粒子平滑地连接(固定)簇之间，因此在联结部中形成与单晶和多晶都不同的结晶结构。换言之，相邻的簇之间的联结部形成具有畸变的结晶结构。由此，例如，在联结部中，具有六角形的顶面形状的结晶结构有时变形而成为五角形或七角形。
接着，对靶材2500a中In的比例高的区域2504a进行说明。
在高密度等离子体区域产生的阳离子2192被电场向靶材2500a一侧加速，然后碰撞到靶材2500a所包括的区域2504a。在使用In-Ga-Zn金属氧化物靶材的情况下，优先溅射Ga及Zn作为溅射粒子2194。也就是说，阳离子2192碰撞到In-Ga-Zn金属氧化物靶材，以从In-Ga-Zn金属氧化物靶材优先地弹出其相对原子质量比In低的Ga及Zn。如上所述，被弹出的溅射粒子2194沉积于衬底上，以填入在从区域2502a弹出且在衬底上沉积的簇2198之间的区域，由此形成区域B1。
此外，如图12A所示，在优先溅射Ga及Zn作为溅射粒子2194之后，得到在In的比例高的区域2504a的表面In偏析的状态。注意，在图12A中，偏析的In表示为簇2196。簇2196的直径优选大约为0.5nm以上且1.5nm以下。
如图12B所示，在In偏析之后，也就是说，在形成簇2196之后，从In的比例高的区域2504a溅射簇2196。
具体而言，在In-Ga-Zn金属氧化物靶材的表面偏析的In以如粒状的多个簇的结构那样从In-Ga-Zn金属氧化物靶材弹出。具有如多个簇的结构的偏析的In与氧键合且碰撞到先沉积的区域B1，沉积具有粒状的簇的区域A1。注意，由于偏析的In被弹出，所以在区域2504a的表面存在有的In、Ga、及Zn具有与原来的原子个数比近的原子个数比。
注意，如图12A及图12B所示，在靶材2500a中的In的比例高的区域2504a的表面的一个区域，In偏析，在表面的其他区域偏析的In被弹出。也就是说，同时发生In偏析的机理以及偏析的In被弹出的机理。
因此，In的比例高的区域2504a由于其中容易形成簇2196，所以有形成区域A1的倾向。另一方面，In的比例低的区域2502a通过被弹出的簇及溅射粒子与氧键合且沉积于衬底上，有形成区域B1的倾向。
由此，区域A1及区域B1以云状扩展且不均匀及不规则地分布。如上所述，可以得到图6A及图6B所示的本发明的一个实施方式的复合氧化物半导体。
<1-9.氧化物半导体的分类>
接着，对氧化物半导体的分类进行说明。
氧化物半导体被分为单晶氧化物半导体和非单晶氧化物半导体。非单晶氧化物半导体的例子包括CAAC-OS、多晶氧化物半导体、nc-OS、a-like OS及非晶氧化物半导体等。
从其他观点看来，氧化物半导体被分为非晶氧化物半导体和结晶氧化物半导体。结晶氧化物半导体的例子包括单晶氧化物半导体、CAAC-OS、多晶氧化物半导体以及nc-OS等。
一般而言，非晶结构具有如下特征：具有各向同性而不具有不均匀结构；处于亚稳态且原子的配置没有被固定化；键角不固定；具有短程有序而不具有长程有序；等。
即，不能将稳定的氧化物半导体称为完全非晶(completely amorphous)氧化物半导体。另外，不能将不具有各向同性(例如，在微小区域中具有周期结构)的氧化物半导体称为完全非晶氧化物半导体。另一方面，a-like OS不具有各向同性但却是具有空洞(void)的不稳定结构。在不稳定这一点上，a-like OS在物性上接近于非晶氧化物半导体。
[CAAC-OS]
首先，说明CAAC-OS。
CAAC-OS是包含多个c轴取向的结晶部(也称为颗粒)的氧化物半导体之一。
CAAC-OS是结晶性高的氧化物半导体。氧化物半导体的结晶性有时因杂质的混入或缺陷的生成等而降低，因此可以说CAAC-OS具有较少的杂质或缺陷(氧空位等)。
注意，杂质是指氧化物半导体的主要成分以外的元素，诸如氢、碳、硅和过渡金属元素等。例如，与氧的键合力比包括在氧化物半导体中的金属元素强的元素(尤其是，硅等)会从氧化物半导体夺取氧，由此打乱氧化物半导体的原子排列，导致结晶性下降。由于铁或镍等重金属、氩、二氧化碳等的原子半径(或分子半径)大，所以会打乱氧化物半导体的原子排列，导致结晶性下降。
[nc-OS]
接着，对nc-OS进行说明。
说明使用XRD装置对nc-OS进行分析的情况。当利用out-of-plane法分析nc-OS的结构时，不出现表示取向性的峰值。换言之，nc-OS的结晶不具有取向性。
nc-OS是规律性比非晶氧化物半导体高的氧化物半导体。因此，nc-OS的缺陷态密度比a-like OS或非晶氧化物半导体低。注意，在nc-OS中的不同的颗粒之间观察不到晶体取向的规律性。所以，有时nc-OS的缺陷态密度比CAAC-OS高。
[a-like OS]
a-like OS具有nc-OS的结构与非晶氧化物半导体的结构之间的结构。
a-like OS包含空洞或低密度区域。由于a-like OS包含空洞，所以其结构不稳定。
由于a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。具体地，a-like OS的密度为具有相同组成的单晶氧化物半导体的78.6％以上且低于92.3％。nc-OS的密度及CAAC-OS的密度为具有相同组成的单晶氧化物半导体的92.3％以上且低于100％。难以形成其密度低于单晶氧化物半导体的密度的78％的氧化物半导体。
例如，在原子个数比为In:Ga:Zn＝1:1:1的氧化物半导体中，具有菱方晶系结构的单晶InGaZnO4的密度为6.357g/cm3。因此，例如，在原子个数比为In:Ga:Zn＝1:1:1的氧化物半导体中，a-like OS的密度为5.0g/cm3以上且低于5.9g/cm3。在原子个数比为In:Ga:Zn＝1:1:1的氧化物半导体中，nc-OS的密度和CAAC-OS的密度都为5.9g/cm3以上且低于6.3g/cm3。
在具有特定组成的氧化物半导体不存在于单晶态的情况下，通过以任意比例组合组成不同的单晶氧化物半导体，这可以估计出相当于所希望的组成的单晶氧化物半导体的密度。根据组成不同的单晶氧化物半导体的组合比例使用加权平均估计出具有所希望的组成的单晶氧化物半导体的密度即可。注意，优选尽可能减少所组合的单晶氧化物半导体的种类来估计密度。
如上所述，氧化物半导体具有各种结构及各种特性。在本发明的一个实施方式的氧化物半导体膜中，非晶氧化物半导体、a-like OS、nc-OS和CAAC-OS中的两种以上也可以混在一起。
注意，上述区域A1优选为非单晶。区域B1优选为非单晶。区域A1与区域B1也可以具有不同的结晶性。
<1-10.晶体管的特性>
接着，参照图14A及图14B、图15、图16以及图17A至图17C对晶体管的一般特性进行说明。
[晶体管的Id-Vg特性]
首先，说明晶体管的漏极电流-栅电压特性(Id-Vg特性)。图14A是说明晶体管的Id-Vg特性的一个例子的图。图14A示出为了明确起见，晶体管的活性层使用多晶硅的情况。在图14A中，纵轴及横轴分别表示Id及Vg。
如图14A所示，Id-Vg特性大致分为三个区域。第一个区域、第二个区域及第三个区域分别称为截止区域(OFF region)、亚阈值区域(subthreshold region)及导通区域(ONregion)。亚阈值区域与导通区域的边界的栅电压称为阈值电压(Vth)。
为了得到晶体管的优良特性，优选的是，截止区域的漏极电流(也称为关态电流或Ioff)低，导通区域的漏极电流(也称为通态电流或Ion)高。在很多情况下，作为晶体管的通态电流的指标使用场效应迁移率。后面说明场效应迁移率的详细内容。
为了以低电压驱动晶体管，优选的是，亚阈值区域中的Id-Vg特性的倾斜度陡峭。亚阈值区域的Id-Vg特性的变化的大小的指标称为亚阈值摆幅值(SS)或S值。此外，S值以如下公式(1)表示。
[公式1]
Figure BDA0001804237710000381
S值是在亚阈值区域中漏极电流变化一位数时所需要的栅电压的变化量的最小值。S值越小，可以越急剧地进行开启和关闭的开关工作。
[晶体管的Id-Vd特性]
接着，说明晶体管的漏极电流-漏电压特性(Id-Vd特性)。图14B是说明晶体管的Id-Vd特性的一个例子的图。在图14B中，纵轴及横轴分别表示Id及Vd。
如图14B所示，导通区域还分类为两个区域。将第一个区域及第二个区域分别称为线性区域(Linear region)及饱和区域(Saturation region)。在线性区域中，漏极电流随着漏电压的上升抛物线状地变大。另一方面，在饱和区域中，即使漏电压变化，漏极电流也变化不大。有时按照真空管，将线性区域称为三极管区域，将饱和区域称为五极管区域。
有时线性区域是指Vg比Vd高(Vd<Vg)的状态。有时饱和区域是指Vd比Vg高(Vg<Vd)的状态。注意，实际上需要考虑晶体管的阈值电压。因此，有时将从栅电压减去晶体管的阈值电压得到的值(Vd<Vg-Vth)称为线性区域。同样地，有时将从栅电压减去晶体管的阈值电压得到的值(Vg-Vth<Vd)称为饱和区域。
在晶体管的Id-Vd特性中，有时饱和区域的电流恒定的特性称为“饱和性良好”。晶体管的饱和性良好尤其在有机EL显示器中使用晶体管时很重要。例如，通过将饱和性良好的晶体管用作有机EL显示器的像素的晶体管，即使漏电压变化，也可以抑制像素的亮度的变化。
[漏极电流的分析模型]
接着，说明漏极电流的分析模型。作为漏极电流的分析模型，已知基于缓变沟道近似(Gradual channel approximation：GCA)的漏极电流的分析式。根据GCA，晶体管的漏极电流以如下公式(2)表示。
[公式2]
Figure BDA0001804237710000391
在公式(2)中，上方公式是线性区域中的漏极电流的公式，下方公式是饱和区域中的漏极电流的公式。在公式(2)中，Id表示漏极电流，μ表示活性层的迁移率，L表示晶体管的沟道长度，W表示晶体管的沟道宽度，Cox表示栅极电容，Vg表示栅电压，Vd表示漏电压，Vth表示晶体管的阈值电压。
[场效应迁移率]
接着，说明场效应迁移率。作为晶体管的电流驱动力的指标，使用场效应迁移率。如上所述，晶体管的导通区域分类为线性区域及饱和区域。可以从各个区域的特性，根据GCA的漏极电流的分析式算出晶体管的场效应迁移率。当需要区分时，线性区域的场效应迁移率及饱和区域的场效应迁移率分别称为线性迁移率(Linear mobility)及饱和迁移率(Saturation mobility)。线性迁移率以如下公式(3)表示，饱和迁移率以如下公式(4)表示。
Figure BDA0001804237710000401
Figure BDA0001804237710000402
在本说明书等中，将从公式(3)及公式(4)算出的曲线称为迁移率曲线。图15示出从GCA的漏极电流的分析时算出的迁移率曲线。在图15中，假设GCA有效时的Vd＝10V的Id-Vg特性及线性迁移率及饱和迁移率的迁移率曲线重叠而示出。
在图15中，从GCA的漏极电流的分析式算出Id-Vg特性。迁移率曲线的形状有助于了解晶体管的内部的状态。
作为一个例子，图16示出包括CAAC-OS的FET的测定的Id-Vg特性。在图16中，FET的Id-Vg特性、饱和迁移率及线性迁移率的迁移率曲线一起表示。注意，原子个数比为In：Ga：Zn＝1：1：1的氧化物半导体(IGZO)膜被用作FET的半导体层。饱和迁移率及线性迁移率的迁移率曲线都是从Vd＝10V的Id-Vg特性得到的。
如图16所示，在FET的形状跟随GCA时，饱和迁移率的曲线在饱和区域变平，在线性区域逐渐地下降。
<1-11.用于评价特性的晶体管的制造>
接着，对本发明的一个实施方式的晶体管的结构进行说明，且示出制造的晶体管的电特性的评价结果。
[晶体管的结构例子1]
图17A是晶体管100A的俯视图。图17B是沿着图17A的点划线X1-X2的截面图。图17C是沿着图17A的点划线Y1-Y2的截面图。在图17A中，为了简化起见，省略绝缘膜110等构成要素。有时在晶体管的俯视图中，在后面的附图中，与图17A同样地省略构成要素的一部分。此外，有时将点划线X1-X2方向称为沟道长度(L)方向，将点划线Y1-Y2方向称为沟道宽度(W)方向。
图17A至图17C所示的晶体管100A包括衬底102上的导电膜106；导电膜106上的绝缘膜104；绝缘膜104上的氧化物半导体膜108；氧化物半导体膜108上的绝缘膜110；绝缘膜110上的导电膜112；以及绝缘膜104、氧化物半导体膜108及导电膜112上的绝缘膜116。注意，氧化物半导体膜108包括与导电膜112重叠的沟道区域108i、与绝缘膜116接触的源区域108s、与绝缘膜116接触的漏区域108d。
此外，绝缘膜116包含氮或氢。通过绝缘膜116与源区域108s及漏区域108d接触，绝缘膜116中的氮或氢添加到源区域108s及漏区域108d中。源区域108s及漏区域108d在被添加氮或氢时载流子密度得到提高。
晶体管100A也可以包括绝缘膜116上的绝缘膜118、通过设置在绝缘膜116、118中的开口部141a与源区域108s电连接的导电膜120a、通过设置在绝缘膜116、118中的开口部141b与漏区域108d电连接的导电膜120b。此外，也可以在绝缘膜118、导电膜120a及导电膜120b上设置有绝缘膜122。虽然在图17B及图17C中示出设置绝缘膜122的结构，但是本发明的一个实施方式不局限于此，并不一定需要设置绝缘膜122。
在本说明书等中，将绝缘膜104称为第一绝缘膜，将绝缘膜110称为第二绝缘膜，将绝缘膜116称为第三绝缘膜，将绝缘膜118称为第四绝缘膜，将绝缘膜122称为第五绝缘膜。绝缘膜104被用作第一栅极绝缘膜，绝缘膜110被用作第二栅极绝缘膜。绝缘膜116及118被用作保护绝缘膜，绝缘膜122被用作平坦化绝缘膜。
绝缘膜110包括过剩氧区域。由于绝缘膜110包括过剩氧区域，所以在氧化物半导体膜108所包括的沟道区域108i中能够供应过剩氧。因此，由于能够由过剩氧填补会形成在沟道区域108i中的氧空位，所以可以提供可靠性高的半导体装置。
为了在氧化物半导体膜108中供应过剩氧，也可以对形成在氧化物半导体膜108的下方的绝缘膜104供应过剩氧。此时，包含在绝缘膜104中的过剩氧有可能供应给氧化物半导体膜108所包括的源区域108s及漏区域108d。当对源区域108s及漏区域108d供应过剩氧时，有时源区域108s及漏区域108d的电阻会上升。
另一方面，当形成在氧化物半导体膜108上的绝缘膜110包含过剩氧时，可以只对沟道区域108i选择性地供应过剩氧。或者，可以在对沟道区域108i、源区域108s及漏区域108d供应过剩氧之后，选择性地提高源区域108s及漏区域108d的载流子密度，可以防止源区域108s及漏区域108d的电阻上升。
此外，氧化物半导体膜108所包括的源区域108s及漏区域108d的每一个优选具有形成氧空位的元素或与氧空位键合的元素。形成该氧空位的元素或与氧空位键合的元素的典型例子包括氢、硼、碳、氮、氟、磷、硫、氯、钛、稀有气体。稀有气体元素的典型例子为氦、氖、氩、氪以及氙。在绝缘膜116包含上述元素中的一种或多种时，形成氧空位的元素从绝缘膜116扩散到源区域108s及漏区域108d。并且或或者，也可以通过杂质添加处理将上述形成氧空位的元素添加到源区域108s及漏区域108d中。
当杂质元素添加到氧化物半导体膜中时，氧化物半导体膜中的金属元素与氧的键合被切断而形成氧空位。或者，当对氧化物半导体膜添加杂质元素时，氧化物半导体膜中的与金属元素键合的氧与杂质元素键合，氧从金属元素脱离，而形成氧空位。其结果是，在氧化物半导体膜中载流子密度增高且导电率得到提高。
导电膜106被用作第一栅电极，导电膜112被用作第二栅电极。导电膜120a被用作源电极，导电膜120b被用作漏电极。
如图17C所示，开口部143设置在绝缘膜104、110中。导电膜106通过开口部143与导电膜112电连接。因此，对导电膜106及导电膜112施加同一电位。注意，也可以不设置开口部143，而对导电膜106、导电膜112施加不同电位。或者，也可以不设置开口部143，且将导电膜106用作遮光膜。例如，当使用遮光性材料形成导电膜106时，可以减少从下方照射到沟道区域108i的光。
如图17B及图17C所示，氧化物半导体膜108与被用作第一栅电极的导电膜106及被用作第二栅电极的导电膜112的每一个相对，夹在两个被用作栅电极的导电膜之间。
此外，沟道宽度方向上的导电膜112的长度比沟道宽度方向上的氧化物半导体膜108大。在沟道宽度方向上，氧化物半导体膜108整体夹着绝缘膜110被导电膜112覆盖。由于导电膜112和导电膜106通过设置于绝缘膜104及绝缘膜110中的开口部143连接，因此在沟道宽度方向上，氧化物半导体膜108的一个侧面夹着绝缘膜110与导电膜112相对。
换言之，在晶体管100A的沟道宽度方向上，导电膜106及导电膜112通过设置于绝缘膜104及绝缘膜110中的开口部143连接，并夹着绝缘膜104及绝缘膜110围绕氧化物半导体膜108。
通过采用上述结构，可以利用被用作第一栅电极的导电膜106及被用作第二栅电极的导电膜112的电场电围绕晶体管100A所包括的氧化物半导体膜108。如晶体管100A那样，可以将利用第一栅电极及第二栅电极的电场电围绕形成有沟道区域的氧化物半导体膜108的晶体管的装置结构称为Surrounded channel(S-channel：围绕沟道)结构。注意，也可以将晶体管100A由于其栅极电极的个数称为dual-gate结构。
因为晶体管100A具有S-channel结构，所以可以使用导电膜106或导电膜112对氧化物半导体膜108有效地施加用来引起沟道的电场。由此，晶体管100A的电流驱动能力得到提高，从而可以得到高的通态电流特性。由于可以增加通态电流，所以可以使晶体管100A微型化。另外，由于晶体管100A具有氧化物半导体膜108被导电膜106及导电膜112围绕的结构，所以可以提高晶体管100A的机械强度。
注意，在晶体管100A的沟道宽度方向上，可以在氧化物半导体膜108的没有形成开口部143的一侧形成与开口部143不同的开口部。
注意，也可以将晶体管100A根据导电膜112的相对于氧化物半导体膜108的位置以及导电膜112的形成方法而称为顶栅自对准(TGSA)FET。注意，本发明的一个实施方式的半导体装置不局限于此，也可以为底栅顶接触(BGTC)FET。
[晶体管的形成]
接着，形成相当于上述晶体管100A的晶体管，对该晶体管的电特性进行评价。在本实施方式中，制造以下所示的样品S1A至样品S1C。注意，样品S1A至样品S1C各自是形成有沟道长度L为2μm且沟道宽度W为3μm的晶体管的样品。样品S1A作为氧化物半导体膜108包括图4A及图4B所示的复合氧化物半导体，样品S1B作为氧化物半导体膜108包括图5A及图5B所示的复合氧化物半导体，样品S1C作为氧化物半导体膜108包括图6A及图6B所示的复合氧化物半导体。
[样品S1A至样品S1C的形成方法]
首先，使用溅射装置在玻璃衬底上形成厚度为10nm的钛膜和厚度为100nm的铜膜。接着，利用光刻法对该导电膜进行加工。
在衬底及导电膜上形成包括四个绝缘膜的叠层。在真空中，利用等离子体增强化学气相沉积(PECVD)装置，连续地形成绝缘膜。作为绝缘膜依次层叠使用厚度为50nm的氮化硅膜、厚度为300nm的氮化硅膜、厚度为50nm的氮化硅膜、厚度为50nm的氧氮化硅膜。
接着，在绝缘膜上形成氧化物半导体膜，将该氧化物半导体膜加工为岛状，由此形成半导体层。作为氧化物半导体膜108，形成厚度为40nm的氧化物半导体膜。注意，该氧化物半导体膜为上述复合氧化物半导体或C/IGZO。
样品S1A的氧化物半导体膜在如下条件下形成：衬底温度为室温(25℃)；将流量为180sccm的氩气体和流量为20sccm的氧气体导入溅射装置的腔室中；将压力设定为0.6Pa；对包含铟、镓和锌的金属氧化物靶材(In:Ga:Zn＝4:2:4.1[原子个数比])施加2.5kw的交流电力。样品S1A的氧化物半导体膜的沉积中的氧流量比为10％。
接着，在绝缘膜及氧化物半导体层上形成绝缘膜。作为绝缘膜，利用PECVD装置形成厚度为150nm的氧氮化硅膜。
接着，进行加热处理。作为该加热处理，在氮和氧的混合气体气氛下以350℃进行1小时的加热处理。
在绝缘膜的所希望的区域中形成开口部。通过干蚀刻法形成开口部。
接着，在绝缘膜上及开口部中形成厚度为100nm的氧化物半导体膜，将该氧化物半导体膜加工为岛状，由此形成导电膜。此外，在形成导电膜之后，连续地对与导电膜的下侧接触的绝缘膜进行加工，由此形成绝缘膜。
作为导电膜，依次形成厚度为10nm的氧化物半导体膜、厚度为50nm的氮化钛膜、厚度为100nm的铜膜。氧化物半导体膜在如下条件下形成：衬底温度为170℃；将流量为200sccm的氧气体导入溅射装置的腔室中；将压力设定为0.6Pa；对包含铟、镓和锌的金属氧化物靶材(In:Ga:Zn＝4:2:4.1[原子个数比])施加2.5kw的交流电力。利用溅射装置形成氮化钛膜和铜膜。
接着，从氧化物半导体膜、绝缘膜及导电膜上进行等离子体处理。使用PECVD装置，在衬底温度为220℃且包含氩气体和氮气体的混合气体气氛下进行等离子体处理。
接着，在氧化物半导体膜、绝缘膜及导电膜上形成绝缘膜。绝缘膜利用PECVD装置层叠厚度为100nm的氮化硅膜及厚度为300nm的氧氮化硅膜形成。
接着，在形成的绝缘膜上形成掩模，使用该掩模在绝缘膜中形成开口部。
以填充开口部的方式形成导电膜，将该导电膜加工为岛状，由此形成被用作源电极及漏电极的导电膜。作为该导电膜，利用溅射装置形成厚度为10nm的钛膜和厚度为100nm的铜膜。
然后，在绝缘膜及导电膜上形成绝缘膜。作为绝缘膜，使用厚度为1.5μm的丙烯酸类感光树脂。
通过上述步骤，形成样品S1A。
样品S1B除了氧化物半导体膜的形成条件以外以与样品S1A相同的方法形成。样品S1B的氧化物半导体膜在如下条件下形成：衬底温度为室温(25℃)；将流量为100sccm的氩气体和流量为100sccm的氧气体导入溅射装置的腔室中；将压力设定为0.6Pa；对包含铟、镓和锌的金属氧化物靶材(In：Ga：Zn＝4：2：4.1[原子个数比])施加2.5kw的交流电力。样品S1B的氧化物半导体膜的沉积中的氧流量比为50％。
样品S1C除了氧化物半导体膜的形成条件以外以与样品S1A相同的方法形成。样品S1C的氧化物半导体膜在如下条件下形成：衬底温度为室温(25℃)；将流量为200sccm的氧气体导入溅射装置的腔室中；将压力设定为0.6Pa；对包含铟、镓和锌的金属氧化物靶材(In：Ga：Zn＝4：2：4.1[原子个数比])施加2.5kw的交流电力。样品S1C的氧化物半导体膜的沉积中的氧流量比为100％。
[晶体管的Id-Vg特性]
接着，对样品S1A至样品S1C的晶体管的Id-Vg特性进行测量。作为晶体管的Id-Vg特性的测定条件，施加到被用作第一栅电极的导电膜的电压(以下，也称为栅电压(Vg))以及施加到被用作第二栅电极的导电膜的电压(以下，也称为背栅电压(Vbg))从-10V每隔0.25V变化到+10V。将对被用作源电极的导电膜施加的电压(以下，也称为源电压(Vs))设定为0V(comm)，将对被用作漏电极的导电膜施加的电压(以下，也称为漏电压(Vd))设定为0.1V和20V。
图1示出样品S1A的Id-Vg特性结果，图2示出样品S1B的Id-Vg特性结果，图3示出样品S1C的Id-Vg特性结果。在图1至图3中，第一纵轴表示Id(A)，第二纵轴表示场效应迁移率(μFE(cm2/Vs))，横轴表示Vg(V)。注意，在Vd＝20V时测定场效应迁移率。
如图1所示，本发明的一个实施方式的半导体装置的晶体管具有良好的电特性。表2示出图1所示的晶体管的特性。
[表2]
Figure BDA0001804237710000471
如表2所示，样品S1A包括栅电压高于0V且10V以下的晶体管的场效应迁移率的最大值为40cm2/Vs以上且小于150cm2/Vs的第一区域、阈值电压为-1V以上且1V以下的第二区域、S值小于0.3V/decade的第三区域、关态电流低于1×10-12A/cm2的第四区域，在μFE(max)表示晶体管的场效应迁移率的最大值，μFE(Vg＝2V)表示晶体管的栅电压为2V的场效应迁移率的值时，μFE(max)/μFE(Vg＝2V)为1以上且小于1.5。
如图2所示，本发明的一个实施方式的半导体装置的晶体管具有良好的电特性。表3示出图2所示的晶体管的特性。
[表3]
Figure BDA0001804237710000472
如表3所示，样品S1B包括栅电压高于0V且10V以下的晶体管的场效应迁移率的最大值为40cm2/Vs以上且小于150cm2/Vs的第一区域、阈值电压为-1V以上且1V以下的第二区域、S值小于0.3V/decade的第三区域、关态电流低于1×10-12A/cm2的第四区域，在μFE(max)表示晶体管的场效应迁移率的最大值，μFE(Vg＝2V)表示晶体管的栅电压为2V的场效应迁移率的值时，μFE(max)/μFE(Vg＝2V)为1.5以上且小于3。
如图3所示，本发明的一个实施方式的半导体装置的晶体管具有良好的电特性。表4示出图3所示的晶体管的特性。
[表4]
Figure BDA0001804237710000481
如表4所示，样品S1C包括栅电压高于0V且10V以下的晶体管的场效应迁移率的最大值为10cm2/Vs以上且小于100cm2/Vs的第一区域、阈值电压为-1V以上且1V以下的第二区域、S值小于0.3V/decade的第三区域、关态电流低于1×10-12A/cm2的第四区域，在μFE(max)表示晶体管的场效应迁移率的最大值，μFE(Vg＝2V)表示晶体管的栅电压为2V的场效应迁移率的值时，μFE(max)/μFE(Vg＝2V)为3以上且小于10。
上述晶体管的特性可以通过使用上述复合氧化物半导体或C/IGZO得到。在包括复合氧化物半导体C/IGZO作为半导体层的晶体管中，同时可以得到高载流子迁移率的功能及良好的开关特性的功能。
<1-12.通过器件模拟的迁移率曲线的形状的评价>
接着，通过器件模拟从各种观点对图1所示的晶体管的场效应迁移率的迁移率曲线的形状进行评价。
在器件模拟中，作为决定迁移率曲线的形状的原因，假设三个原因：1.迁移率的温度依赖性；2.沟道区域的施主密度分布；以及3.氧化物半导体膜中的浅缺陷态密度(也称为sDOS)。
[1.迁移率的温度依赖性]
在包括氧化物半导体膜的晶体管中，因自身发热而场效应迁移率急剧上升。氧化物半导体膜的电子迁移率(μn)的温度依赖性以以下所示的公式(5)表示。
[公式5]
Figure BDA0001804237710000482
在公式(5)中，μn300表示室温下的氧化物半导体膜的电子迁移率，TL表示晶格温度。如公式(5)所示，包括氧化物半导体膜的晶体管的场效应迁移率与温度T的1.5乘方左右成比例上升。
[2.沟道区域的施主密度分布]
这里，参照图18对样品S1A至样品S1C的晶体管的有效沟道长度进行说明。
图18是说明晶体管的有效沟道长度的概念的示意图。
在图18中，GE、GI及OS分别表示栅电极、栅极绝缘膜及氧化物半导体膜。在氧化物半导体膜中，形成n型区域。晶体管的有效沟道长度(Leff)以以下所示的公式(6)表示。
[公式6]
Leff＝Lg-2ΔL (6)
在公式(6)中，Lg表示栅极长度，ΔL表示沟道长度的缩小宽度。
晶体管的有效沟道长度例如可以通过传输线模型(TLM)分析得到。
在以下说明中，根据上述有效沟道长度假设从n型区域至沟道区域施主密度逐渐减少的模型。也就是说，施主向沟道区域根据高斯分布减少。图19A至图19C示出说明沟道区域的施主密度的示意图。
图19A、图19B及图19C分别示出样品S1A的施主密度、样品S1B的施主密度及样品S1C的施主密度。
在图19A至图19C中，GE、GI及OS分别示出栅电极、栅极绝缘膜及氧化物半导体膜。在图19A至图19C所示的氧化物半导体膜中，施主密度为5×1018cm-3以上的区域以灰色表示，施主密度为1×1016cm-3以下的区域以黑色表示。
从图19A、图19B及图19C所示的结果，图19A、图19B及图19C所示的晶体管的有效沟道长度分别估计为2.0μm、1.2μm及0.8μm。换言之，图19A的晶体管的ΔL、图19B的晶体管的ΔL及图19C的晶体管的ΔL分别估计为0μm、0.4μm及0.6μm。
[3.氧化物半导体膜中的浅缺陷态密度]
接着，对氧化物半导体膜中的浅缺陷态密度(也称为sDOS)进行说明。氧化物半导体膜的sDOS可以从包括氧化物半导体膜的晶体管的电特性估计出。在以下说明中，测量晶体管的界面态密度。此外，说明在考虑界面态密度和被界面态俘获的电子数Ntrap的情况下预测出亚阈值泄漏电流的方法。
通过比较晶体管的漏极电流-栅电压(Id-Vg)的实测值与漏极电流-栅电压(Id-Vg)特性的计算，可以评价被界面态俘获的电子数Ntrap。
图20示出源电压Vs＝0V，漏电压Vd＝0.1V时的通过计算得到的理想Id-Vg特性、以及晶体管的实测的Id-Vg特性。注意，在晶体管的测定结果中，只标绘出容易测定出漏极电流Id的1×10-13A以上的值。
与通过计算得到的理想的Id-Vg特性相比，实际测定的Id-Vg特性的相对于栅电压Vg的漏极电流Id的变化缓慢。这是因为电子被位于导带底的能量(记载为Ec)附近的浅缺陷态俘获。在该测定中，通过使用费米分布函数考虑被浅界面态俘获的(每单位面积及每单位能量的)电子数Ntrap，可以更严格地估计出界面态密度Nit。
首先，对使用图21所示的示意性的Id-Vg特性评价被界面陷阱态俘获的电子数Ntrap的方法进行说明。虚线示出通过计算得到的没有陷阱态的理想的Id-Vg特性。在虚线上将漏极电流从Id1变为Id2时的栅电压Vg的变化称为ΔVid。实线示出实测的Id-Vg特性。在实线上将漏极电流从Id1变为Id2时的栅电压Vg的变化称为ΔVex。将在漏极电流为Id1时要观察的界面的电位、在漏极电流为Id2时要观察的界面的电位以及该变化量分别称为φit1、φit2以及Δφit。
在图21中，实测值的倾斜度比计算值小，由此可知ΔVex常比ΔVid大。此时，ΔVex与ΔVid之间的差异相当于浅界面态中俘获电子时需要的电位差。因此，可以以下述公式(7)表示被俘获的电子所引起的电荷的变化量ΔQtrap。
[公式7]
ΔQtrap＝-Ctg(ΔVex-ΔVid) (7)
Ctg为每面积的绝缘体和半导体的合成电容。此外，可以使用被俘获的(每单位面积及每单位能量的)电子数Ntrap以公式(8)表示ΔQtrap。注意，q表示元电荷。
[公式8]
ΔQtrap＝-qNtrapΔφit (8)
通过联立公式(7)与公式(8)，可以得到公式(9)。
[公式9]
-Ctg(ΔVex-ΔVid)＝-qNtrapΔφit (9)
接着，通过取公式(9)中的Δφit的极限零，可以得到公式(10)。
[公式10]
Figure BDA0001804237710000511
就是说，可以通过使用理想的Id-Vg特性、实测的Id-Vg特性及公式(10)，可以估计出在界面被俘获的电子数Ntrap。注意，可以通过使用上述器件仿真器的计算，求得漏极电流与界面处的电位的关系。
可以以公式(11)表示每单位面积和单位能量的电子数Ntrap与界面态密度Nit之间的关系。
[公式11]
Figure BDA0001804237710000512
在此，f(E)为费米分布函数。通过由公式(11)拟合从公式(10)得到的Ntrap，决定Nit。通过使用设定该Nit的器件仿真器计算得到包括Id<0.1pA的传输特性。
在图20中，以白色圆圈示出将公式(10)适用于图22所示的实测的Id-Vg特性，抽取Ntrap的结果。图22中的纵轴表示离半导体导带底Ec的费米能级Ef。在虚线上Ec的正下位置为极大值。当作为公式(11)中的Nit假设公式(12)中的尾端分布时，如图22的虚线那样，可以以非常高的准确度拟合Ntrap。其结果是，作为拟合参考值得到峰值Nta＝1.67×1013cm-2eV、以及特性宽度Wta＝0.105eV。
[公式12]
Figure BDA0001804237710000521
图23A和图23B示出通过将所得到的界面态的拟合曲线反馈到使用器件仿真器的计算来倒算Id-Vg特性的结果。图23A示出通过在漏电压Vd为0.1V及1.8V时的计算得到的Id-Vg特性、以及在漏电压Vd为0.1V及1.8V时的晶体管的实测Id-Vg特性。图23B是以图23A的漏极电流Id为对数的图表。
通过计算得到的曲线与实测值的图标大致一致，由此可知计算值和测定值具有高再现值。由此可知，作为计算出浅缺陷态密度的方法，上述方法是充分妥当的。
[4.迁移率曲线的计算结果]
上述氧化物半导体膜中的sDOS影响到场效应迁移率的迁移率曲线。尤其是，在阈值电压的附近，由于电子被sDOS俘获所以迁移率曲线的形状改变。氧化物半导体膜中的sDOS由公式(12)中的Nta与Wta与厚度tOS的乘积表示。然后，根据上述公式(12)计算出迁移率曲线。表5示出用来计算的参数。
[表5]
Figure BDA0001804237710000531
在本实施方式中，计算出改变Wta的值的情况下的迁移率曲线。图24示出Wta的不同值的迁移率曲线的形状。在图24中，Nta＝2.5×1019cm-3eV-1且ΔL＝0。此外，有七个条件，即Wta为0.015eV、0.02eV、0.025eV、0.03eV、0.035eV、0.04eV及0.045eV。
如图24所示，Wta的值越小，即sDOS的能量宽度越窄，迁移率曲线越急剧上升。此外，可知sDOS的能量宽度越窄，迁移率曲线的峰值从高Vg一侧漂移至低Vg一侧且降低。
[5.扩散电流对迁移率曲线带来的影响]
接着，说明扩散电流对迁移率曲线带来的影响。FET的漏极电流以以下所示的公式(13)表示。
[公式13]
Figure BDA0001804237710000541
如公式(13)所示，漏极电流为漂移电流的成分与扩散电流的成分的总和。注意，在公式(13)中，第一项及第二项分别表示漂移电流及扩散电流。图25是说明Id-Vg特性的扩散电流与漂移电流的成分的贡献的示意图。
通过器件模拟估计出扩散电流的成分对迁移率曲线(饱和)带来的影响。作为FET，假设活性层为氧化物半导体，源区域及漏区域为n+区域，沟道区域为本征的dual-GateFET。表6示出计算条件。注意，没有假设GI与活性层之间的界面及活性层中的陷阱态(例如，sDOS)。
[表6]
沟道长度 6μm
沟道宽度 50μm
OS膜厚度 35nm
GI膜厚度 256nm
纯化膜厚度 480nm
OS的迁移率 10(cm<sup>2</sup>/V sec)
沟道部的施主密度 6.6E-9(1/cm<sup>3</sup>)
S/D之正下的施主密度 1.0E+19(1/cm<sup>3</sup>)
漏电压 0.1V,10V
图26示出通过模拟得到的Id-Vg特性及饱和迁移率曲线。注意，在图26中，Id-Vg特性与饱和迁移率曲线彼此重叠。如图26所示，迁移率曲线具有Id-Vg特性的Vth附近的峰值。
图27示出dual-gate FET的厚度方向的带图的示意图。
如图27所示，由于栅极电场而在半导体的厚度方向上带比较平坦且在半导体的膜整体电流流过。在具有这种带的dual-gate FET中，亚阈值区域的漏极电流以以下公式(14)表示。
[公式14]
Figure BDA0001804237710000551
在公式(14)中，k表示玻尔兹曼常数，T表示温度，ni表示本征载流子密度，ts表示活性层的厚度，Δφ表示本征费米能级与栅极的功函数之间的差异。公式(14)意味着扩散电流与源区域端部的扩散电流密度和漏区域端部的扩散电流密度之间的差异成正比。
通过将公式(14)代入定义饱和迁移率的公式，可以得到公式(15)。
[公式15]
Figure BDA0001804237710000561
根据公式(15)，饱和迁移率曲线在Vth附近具有峰值。也就是说，饱和迁移率曲线的Vth附近的峰值起因于在活性层整体流过的扩散电流，该峰值是在没有假设sDOS等陷阱态的理想的模拟中观察到的。
但是，在IGZO-FET的实际迁移率曲线中，观察不到这种Vth附近的尖锐的峰值。当假设在OS膜中或者OS膜与栅极绝缘膜之间的界面存在有浅电子陷阱态(即sDOS)时，可以使迁移率曲线近于测定迁移率曲线的形状。图28示出在OS膜中假设sDOS时的器件模拟结果。
图28表明OS膜中的sDOS影响到迁移率曲线。OS膜的厚度越厚OS膜中的sDOS的量越多。因此，OS膜厚越厚场效应迁移率越降低。图29示出FET的场效应迁移率(最大值)与OS膜厚之间的关系。
在图29中，纵轴表示场效应迁移率(最大值)，横轴表示OS膜厚。此外，在图29中，沟道长度(L)不同的四种(L＝2μm、3μm、6μm及10μm)的晶体管的结果彼此重叠。如图29所示，OS膜厚越厚场效应迁移率越降低。
图30A及图30B示出在sDOS的分布不同的条件下计算的饱和迁移率曲线。图30A示出OS膜中的sDOS的分布，图30B示出迁移率曲线的形状。如在图30A及图30B中以箭头所示，饱和迁移率曲线的形状根据sDOS的能级的量或sDOS的分布变化。
[6.源区域及漏区域的寄生电阻的影响]
接着，对TGSA OS-FET的源区域及漏区域(也称为SD区域)的寄生电阻的影响进行说明。TGSA OS-FET在沟道区域的两侧包括通过降低活性层的电阻形成的源区域及漏区域。有时源区域及漏区域在FET特性中起寄生电阻的作用。此时，如图31A所示，以电路图表示TGSA OS-FET。
在是图31A所示的电路图的情况下，如公式(16)所示Vd分割成施加到两个寄生电阻的电压及施加到FET的电压。
[公式16]
Vd＝RId+VFET+RId (16)
在公式(16)中，R表示寄生电阻，VFET表示施加到FET的沟道的两端的电位差。在GCA的公式中，满足VFET＝Vg-Vth的Vg以上的区域被认为是线性区域。因此，如图31A所示，在存在有寄生电阻的情况下，与在没有寄生电阻的情况相比，形成线性区域的Vg，即满足VFET＝Vg-Vth的Vg更低。
如图15所示，饱和迁移率在进入线性区域之后降低。鉴于此，可认为寄生电阻的电阻值越大线性区域的下限的Vg越低。于是，通过改变源区域及漏区域的尺寸的器件模拟，得到场效应迁移率与Vg之间的关系。图31B示出器件模拟结果。如图31B所示，使降低活性层的电阻形成的源区域及漏区域的尺寸增大以使寄生电阻增大，由此线性区域的下限的Vg，即饱和迁移率曲线开始降低的Vg更低。
[7.自身发热的影响]
接着，对FET的自身发热的影响进行说明。当在FET中电流流过时FET发热。电流量越大发热量越大。这从焦耳定律显而易见。此外，Vg越大FET中的电流量越大，根据焦耳定律Vg越大FET的自身发热越增大。
根据上述GCA，如公式(2)所示饱和区域的漏极电流与(Vg-Vth)2成正比。因此，当标绘出漏极电流的平方根时，在饱和区域得到直线。通过微分算出该直线部分的倾斜度，利用沟道长度、沟道宽度及栅极电容使该计算结果归一化以使它们转换迁移率，因此得到饱和迁移率。
温度的明确变量不包括在GCA公式中，由此看起来饱和迁移率不依赖于温度。但是，在OS-FET中，包括在GCA中的参数的一部分具有温度依赖性。因此，饱和迁移率曲线的形状由FET的自身发热的影响而改变。
根据温度变化的第一个参数为IGZO的电子迁移率。温度越上升IGZO的电子迁移率越增大。也就是说，如果在FET中流过的电流量增大且FET的温度上升，IGZO的电子迁移率就增大。因此，在Vg或Vd高的条件下，因自身发热而FET的温度增高，因此电子迁移率增大且漏极电流增大。因此，饱和区域中的√Id-Vg特性的倾斜度增大，饱和迁移率增大。利用模拟器件测定FET的自身发热的影响。图32示出器件模拟结果。在图32中，示出TGSA CAAC-OS-FET的Id-Vg特性及饱和迁移率曲线的计算结果。
FET的自身发热的影响在TGSA中尤其显著。这是因为与BGTC FET相比TGSA FET不容易发热。
BGTC FET由于源电极及漏电极位于BGTC FET中发热的沟道区域附近所以具有优良的散热性能。另一方面，TGSA FET由于在TGSA FET中被用作散热路径的电极离沟道区域远所以具有较低的散热性能。因此，TGSAFET的温度因自身发热容易上升，迁移率曲线容易受到自身发热的影响。
根据温度变化的第二个参数为载流子电子的数量。积累在栅极电容器的每单位面积的电子的数量以Cox(Vg-Vth)表示。在存在有电子陷阱的情况下，上述积累的电子的一部分被俘获，载流子电子随着减少。如上所述，OS包括电子陷阱，即sDOS，因此积累在栅极电容中的电子的一部分不被用作载流子。
sDOS能级比导带的下端低，因此当考虑到玻尔兹曼分布时，温度越高，相对于被俘获的电子的载流子电子的比例高。如上所述，Vg越增大FET的温度越上升，Vg越增大载流子电子的比例越增高。因此，Vg越增大饱和迁移率也越增大。
假设考虑到sDOS且CAAC-OS的电子迁移率不依赖于温度，通过器件模拟对FET的饱和迁移率的温度依赖性进行计算。图33示出计算结果。如图33所示，与电子迁移率不依赖于温度的情况相比，在电子迁移率依赖于温度的情况下随着Vg增高迁移率明显地增高。
[8.有效沟道长度的缩小的影响]
CAAC-OS FET的沟道长度相当于BGTC结构中的源电极与漏电极之间的距离以及TGSA结构中的栅电极的长度。但是，在实际的FET特性中，有效沟道长度为源区域及漏区域的n+区域之间的距离。根据供需条件，n+区域与沟道区域之间的边界不与栅电极端对齐，有时n+区域在沟道长度方向上超过栅电极端延伸。此时，场效应迁移率外观上提高。图34示出场效应迁移率与Vg之间的关系。在图34中，纵轴表示场效应迁移率，横轴表示Vg。
在假设到目前为止的说明的情况下，得到三种TGSAOS-FET的饱和迁移率曲线的形状。图35A至图35C示出TGSAOS-FET的饱和迁移率的计算结果。图35A相当于样品S1A，图35B相当于样品S1B，图35C相当于样品S1C。
如图35A至图35C所示，尤其是，通过将sDOS的参数设定为适当值，饱和迁移率曲线的形状呈现不同的变化。在相当于样品S1A的半导体装置中，饱和迁移率曲线具有图35A所示的形状，这表明sDOS的值较小。同样地，在相当于样品S1B的半导体装置中，饱和迁移率曲线具有图35B所示的形状，这表明sDOS的值较小。在相当于样品S1C的半导体装置中，饱和迁移率曲线具有图35C所示的形状。
使用图1所示的晶体管的Id-Vg特性测定样品S1A的氧化物半导体膜的sDOS的值。在测定结果中，样品S1A的氧化物半导体膜的sDOS为6.4×10-12cm-2。因此，本发明的一个实施方式的氧化物半导体膜包括sDOS的值较小的区域，即浅缺陷态密度低于1.0×10-12cm-2的区域。
使用图2所示的晶体管的Id-Vg特性测定样品S1B的氧化物半导体膜的sDOS的值。在测定结果中，样品S1B的氧化物半导体膜的sDOS为1.7×10-12cm-2。因此，本发明的一个实施方式的氧化物半导体膜包括sDOS的值较小的区域，即浅缺陷态密度为1.0×10-12cm-2以上且低于2.0×10-12cm-2的区域。
使用图3所示的晶体管的Id-Vg特性测定样品S1C的氧化物半导体膜的sDOS的值。在测定结果中，样品S1C的氧化物半导体膜的sDOS为2.4×10-12cm-2。因此，本发明的一个实施方式的氧化物半导体膜包括sDOS的值较小，即浅缺陷态密度为2.0×10-12cm-2以上且低于3.0×10-12cm-2的区域。
<1-13.晶体管的构成要素>
接着，对图17A至图17C所示的晶体管的构成要素进行详细说明。
[衬底]
可以将具有能够承受制造工序中的热处理的程度的耐热性的材料用于衬底102。
具体而言，可以将无碱玻璃、钠钙玻璃、碱玻璃、水晶玻璃、石英或蓝宝石等用于衬底。另外，也可以使用无机绝缘膜。该无机绝缘膜的例子包括氧化硅膜、氮化硅膜、氧氮化硅膜、氧化铝膜。
上述无碱玻璃例如优选具有0.2mm以上且0.7mm以下的厚度。通过对无碱玻璃进行抛光，可以得到上述厚度。
作为无碱玻璃，可以使用具有如下尺寸的任一的面积大的玻璃衬底：第六世代(1500mm×1850mm)、第七世代(1870mm×2200mm)、第八世代(2200mm×2400mm)、第九世代(2400mm×2800mm)、第十世代(2950mm×3400mm)。由此，可以制造大型显示装置。
另外，可以使用以硅或碳化硅为材料的单晶半导体衬底或多晶半导体衬底、以硅锗等为材料的化合物半导体衬底、SOI衬底等作为衬底102。
此外，作为衬底102也可以使用金属等无机材料。金属等无机材料的例子包括不锈钢或铝。
此外，作为衬底102也可以使用树脂、树脂薄膜或塑料等有机材料。该树脂薄膜的例子包括聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯、聚氨酯、丙烯酸树脂、环氧树脂、聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚砜(PES)或具有硅氧烷键合的树脂等。
此外，作为衬底102，也可以使用组合无机材料与有机材料的复合材料。该复合材料的例子包括使金属板或薄板状的玻璃板与树脂薄膜贴合的材料、将纤维状的金属、粒子状的金属、纤维状的玻璃或粒子状的玻璃分散在树脂薄膜的材料或将纤维状的树脂、粒子状的树脂分散在无机材料的材料等。
注意，只要可以支撑在其上或下形成的膜或层，衬底102就可以使用绝缘膜、半导体膜、导电膜中的一个或多个形成。
[第一绝缘膜]
绝缘膜104可以通过适当地利用溅射法、CVD法、蒸镀法、脉冲激光沉积(PLD)法、印刷法、涂敷法等形成。绝缘膜104例如可以以具有包含氧化物绝缘膜及/或氮化物绝缘膜的单层结构或叠层结构形成。为了提高与氧化物半导体膜108的界面特性，绝缘膜104中的至少与氧化物半导体膜108接触的区域优选使用氧化物绝缘膜形成。当绝缘膜104使用因加热而释放氧的氧化物绝缘膜形成时，可以利用加热处理使绝缘膜104所包含的氧移动到氧化物半导体膜108中。
绝缘膜104的厚度可以为50nm以上、100nm以上且3000nm以下或200nm以上且1000nm以下。通过增加绝缘膜104的厚度，可以使绝缘膜104的氧释放量增加，而能够减少绝缘膜104与氧化物半导体膜108之间的界面的界面态，并且减少包含在氧化物半导体膜108的沟道区域108i中的氧空位。
绝缘膜104例如可以以具有包含氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧化铪、氧化镓或者Ga-Zn氧化物等的单层结构或叠层结构形成。在本实施方式中，绝缘膜104具有包含氮化硅膜和氧氮化硅膜的叠层结构。在绝缘膜104具有这种作为下侧的层包括氮化硅膜且作为上侧的层包括氧氮化硅膜的叠层结构时，可以对氧化物半导体膜108高效地供应氧。
[氧化物半导体膜]
作为氧化物半导体膜108，适用上述复合氧化物半导体或C/IGZO。
[第二绝缘膜]
绝缘膜110具有对氧化物半导体膜108供应氧的功能，尤其是对沟道区域108i供应氧的功能。例如，绝缘膜110可以以具有氧化物绝缘膜或氮化物绝缘膜的单层结构或叠层结构形成。为了提高与氧化物半导体膜108的界面特性，绝缘膜110中的至少与氧化物半导体膜108接触的区域优选使用氧化物绝缘膜形成。作为绝缘膜110例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅等。
绝缘膜110的厚度可以为5nm以上且400nm以下、5nm以上且300nm以下或者10nm以上且250nm以下。
绝缘膜110的缺陷优选少，典型的是通过电子自旋共振法(ESR：Electron SpinResonance)观察的信号优选少。上述信号的例子包括在g值为2.001时观察的E’中心的信号。注意，E’中心起因于硅的悬空键。作为绝缘膜110使用起因于E’中心的自旋密度为3×1017spins/cm3以下、优选为5×1016spins/cm3以下的氧化硅膜或氧氮化硅膜即可。
除了上述信号以外，在绝缘膜110中有时观察到起因于二氧化氮(NO2)的信号。该信号因N的核自旋而分裂成三个信号：第一信号；第二信号；以及第三信号。在g值为2.037以上且2.039以下处观察到第一信号。在g值为2.001以上且2.003以下处观察到第二信号。在g值为1.964以上且1.966以下处观察到第三信号。
例如，作为绝缘膜110优选使用起因于二氧化氮(NO2)的自旋密度为1×1017spins/cm3以上且低于1×1018spins/cm3的绝缘膜。
注意，二氧化氮(NO2)等氮氧化物(NOx)在绝缘膜110中形成能级。该能级位于氧化物半导体膜108的能隙中。由此，当氮氧化物(NOx)扩散到绝缘膜110与氧化物半导体膜108之间的界面时，有时该能级在绝缘膜110一侧俘获电子。其结果是，被俘获的电子留在绝缘膜110与氧化物半导体膜108之间的界面附近，由此使晶体管的阈值电压向正方向漂移。因此，当作为绝缘膜110使用氮氧化物的含量少的膜时，可以降低晶体管的阈值电压的漂移。
作为氮氧化物(NOx)的释放量少的绝缘膜例如可以使用氧氮化硅膜。该氧氮化硅膜在热脱附谱分析法(TDS:Thermal Desorption Spectroscopy)中氨释放量比氮氧化物(NOx)的释放量多，典型的是氨释放量为1×1018个/cm3以上且5×1019个/cm3以下。注意，上述氨释放量为TDS中的加热处理温度为50℃至650℃的范围内或50℃至550℃的范围内的总量。
由于当进行加热处理时，氮氧化物(NOx)与氨及氧起反应，所以通过使用氨释放量多的绝缘膜可以减少氮氧化物(NOx)。
注意，当使用SIMS对绝缘膜110进行分析时，膜中的氮浓度优选为6×1020atoms/cm3以下。
绝缘膜110也可以使用硅酸铪(HfSiOx)、添加有氮的硅酸铪(HfSixOyNz)、添加有氮的铝酸铪(HfAlxOyNz)、氧化铪等high-k材料形成。通过使用该high-k材料，可以降低晶体管的栅极漏电流。
[第三绝缘膜]
绝缘膜116包含氮或氢。绝缘膜116也可以包含氟。绝缘膜116例如为氮化物绝缘膜。该氮化物绝缘膜可以使用氮化硅、氮氧化硅、氧氮化硅、氮氟化硅、氟氮化硅等形成。绝缘膜116中的氢浓度优选为1×1022atoms/cm3以上。此外，绝缘膜116与氧化物半导体膜108的源区域108s及漏区域108d接触。因此，与绝缘膜116接触的源区域108s及漏区域108d中的杂质(氮或氢)浓度变高，由此可以提高源区域108s及漏区域108d的载流子密度。
[第四绝缘膜]
作为绝缘膜118可以使用氧化物绝缘膜。此外，作为绝缘膜118可以使用氧化物绝缘膜与氮化物绝缘膜的叠层膜。绝缘膜118例如可以使用氧化硅、氧氮化硅、氮氧化硅、氧化铝、氧化铪、氧化镓或Ga-Zn氧化物等形成。
此外，绝缘膜118优选被用作来自外部的氢或水等的阻挡膜。
绝缘膜118的厚度可以为30nm以上且500nm以下或100nm以上且400nm以下。
[第五绝缘膜]
绝缘膜122具有绝缘性，且使用无机材料或有机材料形成。该无机材料的例子包括氧化硅膜、氧氮化硅膜、氮氧化硅膜、氮化硅膜、氧化铝膜、氮化铝膜。该有机材料的例子包括丙烯酸树脂或聚酰亚胺树脂等感光性树脂材料。
[导电膜]
通过利用溅射法、真空蒸镀法、脉冲激光沉积(PLD)法及热CVD法等，可以形成导电膜106、112、120a、120b。此外，作为导电膜106、112、120a、120b可以使用具有导电性的金属膜、具有反射可见光的功能的导电膜或具有使可见光透过的功能的导电膜。
具有导电性的金属膜可以使用包含选自铝、金、铂、银、铜、铬、钽、钛、钼、钨、镍、铁、钴、钯或锰中的金属元素的材料。或者，也可以使用包含上述金属元素的合金。
作为上述具有导电性的金属膜，具体而言可以使用在钛膜上层叠铜膜的两层结构、在氮化钛膜上层叠铜膜的两层结构、在氮化钽膜上层叠铜膜的两层结构、在钛膜上层叠铜膜并在其上形成钛膜的三层结构等。尤其是，通过使用包含铜元素的导电膜，可以降低电阻，所以是优选的。作为包含铜元素的导电膜，可举出包含铜及锰的合金膜。能够通过利用湿蚀刻法对该合金膜进行加工，所以是优选的。
作为导电膜106、112、120a、120b，优选使用氮化钽膜。该氮化钽膜具有导电性且具有对铜或氢的高阻挡性。因为从氮化钽膜本身释放的氢少，所以可以作为与氧化物半导体膜108接触的金属膜或氧化物半导体膜108的附近的金属膜最适合地使用氮化钽膜。
作为上述具有导电性的导电膜也可以使用导电高分子或导电聚合物。
上述具有反射可见光的功能的导电膜可以使用包含选自金、银、铜和钯中的金属元素的材料。尤其是，由于通过使用包含银元素的导电膜，可以提高对可见光的反射率，所以是优选的。
上述具有使可见光透过的功能的导电膜可以使用包含选自铟、锡、锌、镓和硅中的元素的材料。具体而言，可使用In氧化物、Zn氧化物、In-Sn氧化物(也称为ITO)、In-Sn-Si氧化物(也称为ITSO)、In-Zn氧化物、In-Ga-Zn氧化物等。
上述具有使可见光透过的功能的导电膜也可以使用包含石墨烯或石墨的膜。可以以如下方法形成含有氧化石墨烯的膜：形成含有氧化石墨烯的膜且使其还原。作为还原方法，可以采用利用加热的方法以及利用还原剂的方法等。
可以通过无电镀法形成导电膜112、120a、120b。作为通过该无电镀法可形成的材料，例如可以使用选自Cu、Ni、Al、Au、Sn、Co、Ag和Pd中的一个或多个。尤其是，由于在使用Cu或Ag时，可以降低导电膜的电阻，所以是优选的。
当通过无电镀法形成导电膜时，也可以在该导电膜下形成扩散防止膜，以便防止该导电膜的构成元素扩散到外部。此外，也可以在该扩散防止膜与该导电膜之间形成能够使导电膜生长的种子层。上述扩散防止膜例如可以利用溅射法形成。作为该扩散防止膜例如可以使用氮化钽膜或氮化钛膜。上述种子层可以利用无电镀法形成。此外，该种子层可以使用与利用无电镀法形成的导电膜的材料同样的材料形成。
注意，作为导电膜112，可以使用以In-Ga-Zn氧化物为代表的氧化物半导体。该氧化物半导体当从绝缘膜116供应氮或氢时可以具有载流子密度。换言之，氧化物半导体用作氧化物导电体(OC：Oxide Conductor)。因此，氧化物半导体可以用作栅电极。
例如，导电膜112可具有氧化物导电体(OC)的单层结构、金属膜的单层结构或氧化物导电体(OC)及金属膜的叠层结构。
注意，当导电膜112具有遮光性金属膜的单层结构或氧化物导电体(OC)及遮光性金属膜的叠层结构时，由于可以阻挡光到达形成在导电膜112的下方的沟道区域108i，所以是优选的。当导电膜112具有氧化物半导体或氧化物导电体(OC)及具有遮光性的金属膜的叠层结构时，在氧化物半导体或氧化物导电体(OC)上形成金属膜(例如，钛膜、钨膜等)时发挥如下效果中的任何效果：通过金属膜中的构成元素扩散到氧化物半导体或氧化物导电体(OC)一侧，降低氧化物半导体或氧化物导电体(OC)的电阻，通过沉积金属膜期间的损伤(例如，溅射损伤等)而降低电阻，在通过在金属膜中扩散氧化物半导体或氧化物导电体(OC)中的氧形成氧空位时降低电阻。
导电膜106、112、120a、120b的厚度可以为30nm以上且500nm以下或100nm以上且400nm以下。
本实施方式可以将其至少一部分与本说明书所记载的其他实施方式适当的组合而实施。
(实施方式2)
在本实施方式中，参照图36A至图51C说明与实施方式1所示的晶体管不同的方式的晶体管。
<2-1.晶体管的结构例子2>
图36A及图36B是晶体管100B的截面图。图37A及图37B是晶体管100C的截面图。图38A及图38B是晶体管100D的截面图。晶体管100B、晶体管100C及晶体管100D的俯视图与图17A所示的晶体管100A的俯视图同样，所以未图示。
图36A及图36B所示的晶体管100B与晶体管100A的不同之处在于导电膜112的叠层结构、导电膜112的形状及绝缘膜110的形状。
晶体管100B中的导电膜112包括绝缘膜110上的导电膜112_1、导电膜112_1上的导电膜112_2。例如，通过作为导电膜112_1使用氧化物导电膜，可以对绝缘膜110添加过剩氧。上述氧化物导电膜可以利用溅射法在含氧气的气氛下形成。作为上述氧化物导电膜例如可以使用包含铟和锡的氧化物、包含钨和铟的氧化物、包含钨和铟和锌的氧化物、包含钛和铟的氧化物、包含钛和铟和锡的氧化物、包含铟和锌的氧化物、包含硅和铟和锡的氧化物、包含铟和镓和锌的氧化物。
如图36B所示，通过开口部143，导电膜112_2与导电膜106连接。通过在形成将成为导电膜112_1的导电膜之后形成开口部143，可以得到图36B所示的形状。当对导电膜112_1使用氧化物导电膜时，通过采用导电膜112_2与导电膜106连接的结构，可以降低导电膜112与导电膜106的接触电阻。
晶体管100B中的导电膜112及绝缘膜110具有锥形形状。更具体而言，导电膜112的下端部位于导电膜112的上端部的外侧。绝缘膜110的下端部位于绝缘膜110的上端部的外侧。另外，导电膜112的下端部形成在与绝缘膜110的上端部大致相同的位置上。
通过晶体管100B的导电膜112及绝缘膜110形成为锥形形状，与晶体管100A的导电膜112及绝缘膜110形成为矩形形状的情况相比，可以提高绝缘膜116的覆盖性，所以是优选的。
晶体管100B的其他构成要素与上述晶体管100A相同，并发挥相同的效果。
图37A及图37B所示的晶体管100C与晶体管100A的不同之处在于导电膜112的叠层结构、导电膜112的形状及绝缘膜110的形状。
晶体管100C中的导电膜112包括绝缘膜110上的导电膜112_1、导电膜112_1上的导电膜112_2。导电膜112_1的下端部位于导电膜112_2的上端部的外侧。例如，使用一个掩模对导电膜112_1、导电膜112_2、绝缘膜110进行加工，利用湿蚀刻法对导电膜112_2进行加工，利用干蚀刻法对导电膜112_1及绝缘膜110进行加工，由此可以得到上述结构。
通过采用晶体管100C的结构，有时在氧化物半导体膜108中形成区域108f。区域108f形成在沟道区域108i与源区域108s之间及沟道区域108i与漏区域108d之间。
区域108f用作高电阻区域或低电阻区域。高电阻区域具有与沟道区域108i相等的电阻，且不与用作栅电极的导电膜112重叠的区域。当区域108f为高电阻区域时，区域108f用作偏置区域。为了抑制晶体管100C的通态电流的降低，用作偏置区域的区域108f可以各自具有在沟道长度(L)方向上1μm以下的长度。
低电阻区域具有比沟道区域108i低且比源区域108s及漏区域108d高的电阻。当区域108f为低电阻区域时，区域108f用作LDD(Lightly Doped Drain)区域。用作LDD区域的区域108f可以实现漏区域的电场缓和，由此可以降低起因于漏区域的电场的晶体管的阈值电压的变动。
注意，当区域108f用作LDD区域时，例如从绝缘膜116对区域108f供应氮、氢和氟中的1个以上或者将绝缘膜110及导电膜112_1用作掩模从导电膜112_1的上方添加杂质元素，该杂质元素经过导电膜112_1及绝缘膜110添加到氧化物半导体膜108，由此可以形成区域108f。
如图37B所示，通过开口部143，导电膜112_2与导电膜106连接。
晶体管100C的其他构成要素与上述晶体管100A相同，并发挥相同的效果。
图38A及图38B所示的晶体管100D与晶体管100A的不同之处在于导电膜112的叠层结构、导电膜112的形状及绝缘膜110的形状。
晶体管100D中的导电膜112包括绝缘膜110上的导电膜112_1、导电膜112_1上的导电膜112_2。导电膜112_1的下端部位于导电膜112_2的下端部的外侧。另外，绝缘膜110的下端部位于导电膜112_1的下端部的外侧。例如，使用一个掩模对导电膜112_1、导电膜112_2、绝缘膜110进行加工，利用湿蚀刻法对导电膜112_2及导电膜112_1进行加工，利用干蚀刻法对绝缘膜110进行加工，由此可以得到上述结构。
与晶体管100C同样地，在晶体管100D中有时在氧化物半导体膜108中形成区域108f。区域108f形成在沟道区域108i与源区域108s之间及沟道区域108i与漏区域108d之间。
如图38B所示，在开口部143中，导电膜112_2与导电膜106连接。
晶体管100D的其他构成要素与上述晶体管100A相同，并发挥相同的效果。
<2-2.晶体管的结构例子3>
图39A及图39B是晶体管100E的截面图。图40A及图40B是晶体管100F的截面图。图41A及图41B是晶体管100G的截面图。图42A及图42B是晶体管100H的截面图。图43A及图43B是晶体管100J的截面图。晶体管100E、100F、100G、100H及100J的俯视图由于与图17A所示的晶体管100A的俯视图同样，所以未图示。
晶体管100E、100F、100G、100H及100J与上述晶体管100A的不同之处在于氧化物半导体膜108的结构。其他的构成要素与上述晶体管100A相同，并发挥相同的效果。
图39A及图39B所示的晶体管100E的氧化物半导体膜108包括绝缘膜104上的氧化物半导体膜108_1、氧化物半导体膜108_1上的氧化物半导体膜108_2、氧化物半导体膜108_2上的氧化物半导体膜108_3。沟道区域108i、源区域108s及漏区域108d分别具有氧化物半导体膜108_1、氧化物半导体膜108_2及氧化物半导体膜108_3的三层的叠层结构。
图40A及图40B所示的晶体管100F的氧化物半导体膜108包括绝缘膜104上的氧化物半导体膜108_2、氧化物半导体膜108_2上的氧化物半导体膜108_3。沟道区域108i、源区域108s及漏区域108d分别具有氧化物半导体膜108_2及氧化物半导体膜108_3的两层的叠层结构。
图41A及图41B所示的晶体管100G的氧化物半导体膜108包括绝缘膜104上的氧化物半导体膜108_1、氧化物半导体膜108_1上的氧化物半导体膜108_2。沟道区域108i、源区域108s及漏区域108d分别具有氧化物半导体膜108_1及氧化物半导体膜108_2的两层的叠层结构。
图42A及图42B所示的晶体管100H的氧化物半导体膜108包括绝缘膜104上的氧化物半导体膜108_1、氧化物半导体膜108_1上的氧化物半导体膜108_2、氧化物半导体膜108_2上的氧化物半导体膜108_3。沟道区域108i具有氧化物半导体膜108_1、氧化物半导体膜108_2及氧化物半导体膜108_3的三层的叠层结构。源区域108s及漏区域108d分别具有氧化物半导体膜108_1及氧化物半导体膜108_2的两层的叠层结构。注意，在晶体管100H的沟道宽度(W)方向上的截面中，氧化物半导体膜108_3覆盖氧化物半导体膜108_1及氧化物半导体膜108_2的侧面。
图43A及图43B所示的晶体管100J的氧化物半导体膜108包括绝缘膜104上的氧化物半导体膜108_2、氧化物半导体膜108_2上的氧化物半导体膜108_3。沟道区域108i具有氧化物半导体膜108_2及氧化物半导体膜108_3的两层的叠层结构。源区域108s及漏区域108d分别具有氧化物半导体膜108_2的单层结构。注意，在晶体管100J的沟道宽度(W)方向上的截面中，氧化物半导体膜108_3覆盖氧化物半导体膜108_2的侧面。
在沟道区域108i的沟道宽度(W)方向的侧面或侧面附近，由于受到加工时的损伤而容易形成缺陷(例如氧空位)，或者由于杂质附着等而容易被污染。因此，即使沟道区域108i实质上本征，也通过施加电场等的压力使沟道区域108i的沟道宽度(W)方向的侧面或侧面附近活化，从而容易成为低电阻(n型)区域。此外，假如沟道区域108i的沟道宽度(W)方向的侧面或侧面附近为n型区域，由于该n型区域成为载流子的路径，因此有时会形成寄生沟道。
因此，在晶体管100H及晶体管100J中，沟道区域108i具有叠层结构，沟道区域108i的沟道宽度(W)方向的侧面由叠层结构中的一个层覆盖。通过采用该结构，可以抑制沟道区域108i的侧面或其附近的缺陷或者降低杂质附着在沟道区域108i的侧面或其附近。
[带结构]
这里，参照图44A至图44C对绝缘膜104、氧化物半导体膜108_1、108_2、108_3及绝缘膜110的带结构、绝缘膜104、氧化物半导体膜108_2、108_3及绝缘膜110的带结构以及绝缘膜104、氧化物半导体膜108_1、108_2及绝缘膜110的带结构进行说明。注意，图44A至图44C是沟道区域108i的带结构。
图44A示出包括绝缘膜104、氧化物半导体膜108_1、108_2、108_3及绝缘膜110的叠层结构的膜厚度方向的带结构的一个例子。图44B示出包括绝缘膜104、氧化物半导体膜108_2、108_3及绝缘膜110的叠层结构的膜厚度方向的带结构的一个例子。图44C示出包括绝缘膜104、氧化物半导体膜108_1、108_2及绝缘膜110的叠层结构的膜厚度方向的带结构的一个例子。为了容易理解，带结构示出绝缘膜104、氧化物半导体膜108_1、108_2、108_3及绝缘膜110的导带底能级(Ec)。
在图44A的带结构中，作为绝缘膜104、110使用氧化硅膜，作为氧化物半导体膜108_1使用利用原子个数比为In:Ga:Zn＝1:3:2的金属氧化物靶材而形成的氧化物半导体膜，作为氧化物半导体膜108_2使用利用原子个数比为In:Ga:Zn＝4:2:4.1的金属氧化物靶材而形成的氧化物半导体膜，作为氧化物半导体膜108_3使用利用原子个数比为In:Ga:Zn＝1:3:2的金属氧化物靶材而形成的氧化物半导体膜。
在图44B的带结构中，作为绝缘膜104、110使用氧化硅膜，作为氧化物半导体膜108_2使用利用原子个数比为In:Ga:Zn＝4:2:4.1的金属氧化物靶材而形成的氧化物半导体膜，作为氧化物半导体膜108_3使用利用原子个数比为In:Ga:Zn＝1:3:2的金属氧化物靶材而形成的氧化物半导体膜。
在图44C的带结构中，作为绝缘膜104、110使用氧化硅膜，作为氧化物半导体膜108_1使用利用原子个数比为In:Ga:Zn＝1:3:2的金属氧化物靶材而形成的氧化物半导体膜，作为氧化物半导体膜108_2使用利用原子个数比为In:Ga:Zn＝4:2:4.1的金属氧化物靶材而形成的氧化物半导体膜。
如图44A所示，在氧化物半导体膜108_1、108_2、108_3中，导带底能级平缓地变化。如图44B所示，在氧化物半导体膜108_2、108_3中，导带底能级平缓地变化。如图44C所示，在氧化物半导体膜108_1、108_2中，导带底能级平缓地变化。换言之，导带底能级连续地变化或连续接合。为了得到这种带结构，使在氧化物半导体膜108_1与氧化物半导体膜108_2之间的界面处或氧化物半导体膜108_2与氧化物半导体膜108_3之间的界面处不存在形成陷阱中心或复合中心等缺陷能态的杂质。
为了在氧化物半导体膜108_1、108_2、108_3中形成连续接合，需要使用具备装载闭锁室的多室方式的沉积装置(溅射装置)在不使各膜暴露于大气的情况下连续地形成。
通过采用图44A、图44B或图44C所示的带结构，氧化物半导体膜108_2成为阱(well)，并且在使用上述叠层结构的晶体管中，沟道区域形成在氧化物半导体膜108_2中。
通过设置氧化物半导体膜108_1、108_3，可以使缺陷态远离氧化物半导体膜108_2。
此外，有时与用作沟道区域的氧化物半导体膜108_2的导带底能级(Ec)相比，缺陷态离真空能级更远，而电子容易积累在缺陷态中。当电子积累在缺陷态中时，电子成为负固定电荷，由此晶体管的阈值电压向正方向漂移。因此，优选采用缺陷态比氧化物半导体膜108_2的导带底能级(Ec)更接近于真空能级的结构。通过采用上述结构，电子不容易积累在缺陷态。其结果是能够增大晶体管的通态电流及场效应迁移率。
氧化物半导体膜108_1、108_3与氧化物半导体膜108_2相比导带底的能级更接近于真空能级，典型的是，氧化物半导体膜108_2的导带底能级与氧化物半导体膜108_1、108_3的导带底能级之差为0.15eV以上或0.5eV以上，且为2eV以下或1eV以下。换言之，氧化物半导体膜108_2的电子亲和势比氧化物半导体膜108_1、108_3高。氧化物半导体膜108_1、108_3的电子亲和势与氧化物半导体膜108_2的电子亲和势之差为0.15eV以上或0.5eV以上，且为2eV以下或1eV以下。
在上述结构中，氧化物半导体膜108_2成为主要的电流路径。就是说，氧化物半导体膜108_2被用作沟道区域，氧化物半导体膜108_1、108_3被用作氧化物绝缘膜。氧化物半导体膜108_1、108_3优选都包含形成沟道区域的构成氧化物半导体膜108_2的金属元素中的一种以上。通过采用上述结构，在氧化物半导体膜108_1与氧化物半导体膜108_2之间的界面处或在氧化物半导体膜108_2与氧化物半导体膜108_3之间的界面处不容易产生界面散射。由此，在该界面处载流子的移动不被阻碍，因此晶体管的场效应迁移率得到提高。
为了防止氧化物半导体膜108_1、108_3被用作沟道区域的一部分，氧化物半导体膜108_1、108_3使用导电率足够低的材料。因此，根据其物性及/或功能可以将氧化物半导体膜108_1、108_3称为氧化物绝缘膜。用于氧化物半导体膜108_1、108_3的材料具有小于氧化物半导体膜108_2的电子亲和势(真空能级与导带底能级之差)且以氧化物半导体膜108_1、108_3各自的导带底能级与氧化物半导体膜108_2的导带底能级之间有差异(能带偏置(offset))的方式被选择。此外，为了抑制产生起因于漏电压值的阈值电压之间的差异，氧化物半导体膜108_1、108_3优选使用其导带底能级比氧化物半导体膜108_2的导带底能级更接近于真空能级材料。例如，氧化物半导体膜108_2的导带底能级与氧化物半导体膜108_1、108_3的导带底能级之差优选为0.2eV以上，更优选为0.5eV以上。
氧化物半导体膜108_1、108_3优选不具有尖晶石型结晶结构。这是因为如果氧化物半导体膜108_1、108_3具有尖晶石型结晶结构，导电膜120a、120b的构成元素有时会在该尖晶石型结晶结构与其他区域之间的界面处扩散到氧化物半导体膜108_2中。注意，在氧化物半导体膜108_1、108_3为后面说明的CAAC-OS的情况下，阻挡导电膜120a、120b的构成元素如铜元素的性质得到提高，所以是优选的。
虽然在本实施方式中示出作为氧化物半导体膜108_1、108_3使用利用其原子个数比为In:Ga:Zn＝1:3:2的金属氧化物靶材形成的氧化物半导体膜的例子，但是本发明的一个实施方式不局限于此。例如，作为氧化物半导体膜108_1、108_3，也可以使用利用原子个数比为In:Ga:Zn＝1:1:1、1:1:1.2、1:3:4、1:3:6、1:4:5、1:5:6或1:10:1的金属氧化物靶材形成的氧化物半导体膜。或者，作为氧化物半导体膜108_1、108_3，也可以使用利用原子个数比为Ga:Zn＝10:1的金属氧化物靶材形成的氧化物半导体膜。在此情况下，当作为氧化物半导体膜108_2使用利用原子个数比为In:Ga:Zn＝1:1:1的金属氧化物靶材形成的氧化物半导体膜，作为氧化物半导体膜108_1、108_3使用利用原子个数比为Ga:Zn＝10:1的金属氧化物靶材形成的氧化物半导体膜时，可以使氧化物半导体膜108_2的导带底能级与氧化物半导体膜108_1、108_3的导带底能级之间的差异为0.6eV以上，所以是优选的。
当作为氧化物半导体膜108_1、108_3使用利用原子个数比为In:Ga:Zn＝1:1:1的金属氧化物靶材形成的氧化物半导体膜时，在氧化物半导体膜108_1、108_3中有时为In:Ga:Zn＝1:β1:β2(0<β1≤2，0<β2≤2)。当作为氧化物半导体膜108_1、108_3使用利用原子个数比为In:Ga:Zn＝1:3:4的金属氧化物靶材形成的氧化物半导体膜时，在氧化物半导体膜108_1、108_3中有时为In:Ga:Zn＝1:β3:β4(1≤β3≤5，2≤β4≤6)。当作为氧化物半导体膜108_1、108_3使用利用原子个数比为In:Ga:Zn＝1:3:6的金属氧化物靶材形成的氧化物半导体膜时，在氧化物半导体膜108_1、108_3中有时为In:Ga:Zn＝1:β5:β6(1≤β5≤5，4≤β6≤8)。
<2-3.晶体管的结构例子4>
图45A是晶体管300A的俯视图。图45B是沿着图45A中的点划线X1-X2的截面图。图45C是沿着图45A中的点划线Y1-Y2的截面图。注意，在图45A中，为了方便起见，省略晶体管300A的构成要素的一部分(用作栅极绝缘膜的绝缘膜等)而进行图示。有时将点划线X1-X2方向称为沟道长度方向，将点划线Y1-Y2方向称为沟道宽度方向。有时在后面的晶体管的俯视图中也与图45A同样地省略构成要素的一部分。
图45A至图45C所示的晶体管300A包括衬底302上的导电膜304、衬底302及导电膜304上的绝缘膜306、绝缘膜306上的绝缘膜307、绝缘膜307上的氧化物半导体膜308、氧化物半导体膜308上的导电膜312a、氧化物半导体膜308上的导电膜312b。在晶体管300A上，具体而言，导电膜312a、312b及氧化物半导体膜308上设置有绝缘膜314、316及绝缘膜318。
在晶体管300A中，绝缘膜306、307用作晶体管300A的栅极绝缘膜，绝缘膜314、316、318用作晶体管300A的保护绝缘膜。此外，在晶体管300A中，导电膜304用作栅电极，导电膜312a用作源电极，导电膜312b用作漏电极。
在本说明书等中，有时将绝缘膜306、307称为第一绝缘膜，将绝缘膜314、316称为第二绝缘膜，将绝缘膜318称为第三绝缘膜。
图45A至图45C所示的晶体管300A是沟道蚀刻型晶体管。本发明的一个实施方式的氧化物半导体膜能够应用于沟道蚀刻型晶体管。
<2-4.晶体管的结构例子5>
图46A是晶体管300B的俯视图。图46B是图46A中的点划线X1-X2的截面图。图46C是图46A中的点划线Y1-Y2的截面图。
图46A至图46C所示的晶体管300B包括衬底302上的导电膜304、衬底302及导电膜304上的绝缘膜306、绝缘膜306上的绝缘膜307、绝缘膜307上的氧化物半导体膜308、氧化物半导体膜308上的绝缘膜314、绝缘膜314上的绝缘膜316、通过设置在绝缘膜314及绝缘膜316中的开口341a与氧化物半导体膜308电连接的导电膜312a、通过设置在绝缘膜314及绝缘膜316中的开口341b与氧化物半导体膜308电连接的导电膜312b。在晶体管300B上，更详细而言，导电膜312a、312b及绝缘膜316上设置有绝缘膜318。
在晶体管300B中，绝缘膜306、307都用作晶体管300B的栅极绝缘膜，绝缘膜314、316都用作氧化物半导体膜308的保护绝缘膜，绝缘膜318用作晶体管300B的保护绝缘膜。此外，在晶体管300B中，导电膜304用作栅电极，导电膜312a用作源电极，导电膜312b用作漏电极。
图45A至图45C所示的晶体管300A具有沟道蚀刻型结构，而图46A至图46C所示的晶体管300B具有沟道保护型结构。本发明的一个实施方式的氧化物半导体膜也能够应用于沟道保护型晶体管。
<2-5.晶体管的结构例子6>
图47A是晶体管300C的俯视图，图47B相当于图47A所示的点划线X1-X2的截面图，图47C相当于图47A所示的点划线Y1-Y2的截面图。
图47A至图47C所示的晶体管300C与图46A至图46C所示的晶体管300B的不同之处在于绝缘膜314、316的形状。具体而言，晶体管300C的绝缘膜314、316以岛状设置在氧化物半导体膜308的沟道区域上。其他构成要素与晶体管300B相同。
<2-6.晶体管的结构例子7>
图48A是晶体管300D的俯视图。图48B是图48A中的点划线X1-X2的截面图。图48C是图48A中的点划线Y1-Y2的截面图。
图48A至图48C所示的晶体管300D包括衬底302上的导电膜304、衬底302及导电膜304上的绝缘膜306、绝缘膜306上的绝缘膜307、绝缘膜307上的氧化物半导体膜308、氧化物半导体膜308上的导电膜312a、氧化物半导体膜308上的导电膜312b、氧化物半导体膜308及导电膜312a、312b上的绝缘膜314、绝缘膜314上的绝缘膜316、绝缘膜316上的绝缘膜318、绝缘膜318上的导电膜320a、320b。
在晶体管300D中，绝缘膜306、307用作晶体管300D的第一栅极绝缘膜，绝缘膜314、316、318用作晶体管300D的第二栅极绝缘膜。此外，在晶体管300D中，导电膜304用作第一栅电极，导电膜320a用作第二栅电极，导电膜320b用作用于显示装置的像素电极。导电膜312a用作源电极，导电膜312b用作漏电极。
如图48C所示，导电膜320a在设置在绝缘膜306、307、314、316、318中的开口部342b及开口部342c与导电膜304连接。因此，对导电膜320a和导电膜304施加相同的电位。
晶体管300D的结构不局限于此，其中设置开口部342b、342c以使导电膜320a与导电膜304连接。例如，也可以采用仅形成开口部342b和开口部342c中的一个而使导电膜320a与导电膜304连接的结构，或者，不设置开口部342b和开口部342c而不使导电膜320a与导电膜304连接的结构。注意，当不使导电膜320a与导电膜304连接时，可以对导电膜320a和导电膜304施加不同的电位。
导电膜320b通过设置在绝缘膜314、316、318中的开口部342a与导电膜312b连接。
注意，晶体管300D具有上述S-channel结构。
<2-7.晶体管的结构例子8>
图45A至图45C中的晶体管300A所包括的氧化物半导体膜308也可以具有叠层结构。图49A及图49B以及图50A及图50B示出此时的例子。
图49A及图49B是晶体管300E的截面图，图50A及图50B是晶体管300F的截面图。晶体管300E、300F的俯视图与图45A所示的晶体管300A的俯视图相同。
图49A及图49B所示的晶体管300E的氧化物半导体膜308包括氧化物半导体膜308_1、氧化物半导体膜308_2、氧化物半导体膜308_3。图50A及图50B所示的晶体管300F的氧化物半导体膜308包括氧化物半导体膜308_2、氧化物半导体膜308_3。
注意，导电膜304、绝缘膜306、绝缘膜307、氧化物半导体膜308、氧化物半导体膜308_1、氧化物半导体膜308_2、氧化物半导体膜308_3、导电膜312a、312b、绝缘膜314、绝缘膜316、绝缘膜318及导电膜320a、320b分别可以使用上述导电膜106、绝缘膜116、氧化物半导体膜108、氧化物半导体膜108_1、氧化物半导体膜108_2、氧化物半导体膜108_3、导电膜120a、120b、绝缘膜104、绝缘膜118、绝缘膜116及导电膜112的材料形成。
<2-8.晶体管的结构例子9>
图51A是晶体管300G的俯视图。图51B是沿着图51A中的点划线X1-X2的截面图。图51C是沿着图51A中的点划线Y1-Y2的截面图。
图51A至图51C所示的晶体管300G包括衬底302上的导电膜304、衬底302及导电膜304上的绝缘膜306、绝缘膜306上的绝缘膜307、绝缘膜307上的氧化物半导体膜308、氧化物半导体膜308上的导电膜312a、氧化物半导体膜308上的导电膜312b、氧化物半导体膜308、导电膜312a及导电膜312b上的绝缘膜314、绝缘膜314上的绝缘膜316、绝缘膜316上的导电膜320a、绝缘膜316上的导电膜320b。
绝缘膜306及绝缘膜307具有开口351。在绝缘膜306及绝缘膜307上形成有通过开口351与导电膜304电连接的导电膜312c。绝缘膜314及绝缘膜316包括到达导电膜312b的开口352a、到达导电膜312c的开口352b。
氧化物半导体膜308包括导电膜304一侧的氧化物半导体膜308_2、氧化物半导体膜308_2上的氧化物半导体膜308_3。
晶体管300G上设置有绝缘膜318。绝缘膜318以覆盖绝缘膜316、导电膜320a及导电膜320b的方式形成。
在晶体管300G中，绝缘膜306、307用作晶体管300G的第一栅极绝缘膜，绝缘膜314、316用作晶体管300G的第二栅极绝缘膜，绝缘膜318用作晶体管300G的保护绝缘膜。此外，在晶体管300G中，导电膜304用作第一栅电极，导电膜320a用作第二栅电极，导电膜320b用作用于显示装置的像素电极。此外，在晶体管300G中，导电膜312a用作源电极，导电膜312b用作漏电极，导电膜312c用作连接电极。
注意，晶体管300G具有上述S-channel结构。
此外，也可以自由地组合晶体管300A至晶体管300G的结构。
本实施方式可以将其至少一部分与本说明书所记载的其他实施方式适当的组合而实施。
(实施方式3)
在本实施方式中，使用图52至图59说明包括在前面的实施方式中例示的晶体管的显示装置的例子。
图52是示出显示装置的一个例子的俯视图。图52中的显示装置700包括：设置在第一衬底701上的像素部702；设置在第一衬底701上的源极驱动电路部704及栅极驱动电路部706；以围绕像素部702、源极驱动电路部704及栅极驱动电路部706的方式设置的密封剂712；以及以与第一衬底701对置的方式设置的第二衬底705。由密封剂712密封第一衬底701及第二衬底705。也就是说，像素部702、源极驱动电路部704及栅极驱动电路部706被第一衬底701、密封剂712及第二衬底705密封。虽然在图52中未图示，但是在第一衬底701与第二衬底705之间设置有显示元件。
在显示装置700中，在与在第一衬底701上且由密封剂712围绕的区域不同的区域中设置有电连接于像素部702、源极驱动电路部704及栅极驱动电路部706的柔性印刷电路(FPC)端子部708。另外，FPC端子部708连接于FPC716，并且从FPC716对像素部702、源极驱动电路部704及栅极驱动电路部706供应各种信号等。另外，像素部702、源极驱动电路部704、栅极驱动电路部706以及FPC端子部708各与信号线710连接。从FPC716供应的各种信号等是通过信号线710供应到像素部702、源极驱动电路部704、栅极驱动电路部706以及FPC端子部708的。
另外，也可以在显示装置700中设置多个栅极驱动电路部706。显示装置700的结构不局限于这里所示的例子，将源极驱动电路部704及栅极驱动电路部706形成在与像素部702相同的第一衬底701上。例如，可以只将栅极驱动电路部706形成在第一衬底701上，或者可以只将源极驱动电路部704形成在第一衬底701上。此时，也可以将形成有源极驱动电路或栅极驱动电路等的衬底(例如，使用单晶半导体膜或多晶半导体膜形成的驱动电路衬底)形成于第一衬底701上。注意，对另行准备的驱动电路衬底的连接方法没有特别的限制，而可以采用玻璃覆晶封装(COG)方法、引线键合方法等。
显示装置700所包括的像素部702、源极驱动电路部704及栅极驱动电路部706包括多个晶体管。
显示装置700可以包括各种元件。作为该元件的例子，可以举出电致发光(EL)元件(包含有机物及无机物的EL元件、有机EL元件、无机EL元件、LED等)、发光晶体管元件(根据电流发光的晶体管)、电子发射元件、液晶元件、电子墨水显示器、电泳元件、电湿润(electrowetting)元件、等离子体显示面板(PDP)、微电子机械系统(MEMS)、显示器(例如光栅光阀(GLV)、数字微镜设备(DMD)、数码微快门(DMS)元件、干涉调制(IMOD)元件等)、压电陶瓷显示器等。
包括EL元件的显示装置的一个例子为EL显示器。包括电子发射元件的显示装置的例子包括场致发射显示器(FED)或SED方式平面型显示器(SED：Surface-conductionElectron-emitter Display、表面传导电子发射显示器)。包括液晶元件的显示装置的一个例子为液晶显示器(透射式液晶显示器、半透射式液晶显示器、反射式液晶显示器、直观式液晶显示器、投射式液晶显示器)。包括电子墨水显示器或电泳元件的显示装置的一个例子为电子纸。当实现半透射式液晶显示器或反射式液晶显示器时，使像素电极的一部分或全部用作反射电极，即可。例如，使像素电极的一部分或全部包含铝、银等，即可。此时也可以将SRAM等存储电路设置在反射电极下。由此，可以进一步降低功耗。
作为显示装置700的显示方式，可以采用逐行扫描方式或隔行扫描方式等。另外，当进行彩色显示时在像素中控制的颜色要素不局限于三种颜色：R、G及B(R、G及B分别相当于红色、绿色及蓝色)。例如，可以使用R像素、G像素、B像素及W(白色)像素的四个像素。或者，如PenTile排列，也可以由R、G和B中的两个颜色构成一个颜色要素。两个颜色也可以根据颜色要素而不同。或者可以对RGB追加黄色(yellow)、青色(cyan)、品红色(magenta)等中的一种以上的颜色。注意，在各个颜色要素的点之间显示区域的大小可以不同。所公开的发明的一个实施方式不局限于彩色显示装置，而也可以将所公开的发明应用于黑白显示的显示装置。
为了将白色光(W)用于背光(有机EL元件、无机EL元件、LED、荧光灯等)使显示装置进行全彩色显示，也可以使用着色层(也称为滤光片)。例如可以适当地组合红色(R)着色层、绿色(G)着色层、蓝色(B)着色层、黄色(Y)着色层等。通过使用着色层，可以与不使用着色层的情况相比进一步提高颜色再现性。此时，也可以通过设置包括着色层的区域和不包括着色层的区域，将不包括着色层的区域中的白色光直接用于显示。通过部分地设置不包括着色层的区域，在显示明亮的图像时，有时可以减少着色层所引起的亮度降低而减少功耗20％至30％左右。在使用有机EL元件或无机EL元件等自发光元件进行全彩色显示时，也可以从具有各发光颜色的元件发射R、G、B、Y、W。通过使用自发光元件，有时与使用着色层的情况相比进一步减少功耗。
作为彩色化的方式，可以使用如下方式中的任一个：经过滤色片将白色光的一部分转换为红色光、绿色光及蓝色光的上述滤色片方式；使用红色光、绿色光及蓝色光的三色方式；以及将蓝色光的一部分转换为红色光或绿色光的颜色转换方式或量子点方式。
在本实施方式中，使用图53至图55说明作为显示元件包括液晶元件的结构及包括EL元件的结构。图53及图54是沿着图52所示的点划线Q-R的截面图，并示出作为显示元件包括液晶元件的结构。图55是沿着图52所示的点划线Q-R的截面图，并示出作为显示元件包括EL元件的结构。
下面，首先说明图53至图55所示的共同部分，接着说明不同的部分。
<3-1.显示装置的共同部分>
图53至图55中的显示装置700包括：引绕布线部711；像素部702；源极驱动电路部704；以及FPC端子部708。引绕布线部711包括信号线710。像素部702包括晶体管750及电容器790。源极驱动电路部704包括晶体管752。
晶体管750及晶体管752都具有与上述晶体管100A同样的结构。注意，晶体管750及晶体管752也可以具有上述实施方式所示的晶体管中的任何其他晶体管的结构。
在本实施方式中使用的晶体管包括高度纯化且氧空位的形成被抑制的氧化物半导体膜。该晶体管可以降低关态电流。因此，可以延长图像信号等电信号的保持时间，在开启电源的状态下也可以延长写入间隔。因此，可以降低刷新工作的频度，由此可以抑制功耗。
另外，在本实施方式中使用的晶体管能够具有较高的场效应迁移率，因此能够进行高速驱动。例如，在包括这种能够进行高速驱动的晶体管的液晶显示装置中，可以在同一衬底上形成像素部的开关晶体管及用于驱动电路部的驱动晶体管。也就是说，因为作为驱动电路不需要另行使用由硅片等形成的半导体装置，所以可以缩减半导体装置的构件数。另外，在像素部中也可以通过使用能够进行高速驱动的晶体管提供高品质的图像。
电容器790包括下部电极及上部电极。下部电极通过对与晶体管750的被用作第一栅电极的导电膜相同的导电膜进行加工而形成。上部电极通过对与晶体管750的被用作源电极及漏电极的导电膜或第二栅电极的导电膜进行加工而形成。在下部电极与上部电极之间设置有：通过形成与晶体管750的用作第一栅极绝缘膜的绝缘膜相同的绝缘膜而形成的绝缘膜；以及通过形成与晶体管750上的用作保护绝缘膜的绝缘膜相同的绝缘膜而形成的绝缘膜。就是说，电容器790具有将用作电介质膜的绝缘膜夹在一对电极之间的叠层型结构。
在图53至图55中，在晶体管750、晶体管752及电容器790上设置有平坦化绝缘膜770。
虽然图53至图55都示出像素部702所包括的晶体管750及源极驱动电路部704所包括的晶体管752具有相同的结构的例子，但是本发明的一个实施方式不局限于此。例如，像素部702及源极驱动电路部704也可以包括不同晶体管。具体而言，可以举出像素部702使用顶栅极型晶体管，且源极驱动电路部704使用底栅极型晶体管的结构，或者像素部702使用底栅极型晶体管，且源极驱动电路部704使用顶栅极型晶体管的结构等。注意，也可以将上述“源极驱动电路部704”换称为栅极驱动电路部。
信号线710与用作晶体管750、752的源电极及漏电极的导电膜在同一工序中形成。当信号线710使用包含铜元素的材料形成时，起因于布线电阻的信号延迟等较少，而可以实现大屏幕的显示。
FPC端子部708包括连接电极760、各向异性导电膜780及FPC716。注意，连接电极760与用作晶体管750、752的源电极及漏电极的导电膜在同一工序中形成。连接电极760与FPC716所包括的端子通过各向异性导电膜780电连接。
作为第一衬底701及第二衬底705，例如可以使用玻璃衬底。作为第一衬底701及第二衬底705，也可以使用柔性衬底。该柔性衬底的例子为塑料衬底。
在第一衬底701与第二衬底705之间设置有结构体778。结构体778是通过选择性地对绝缘膜进行蚀刻而得到的柱状的间隔物，用来控制第一衬底701与第二衬底705之间的距离(液晶盒厚(cell gap))。另外，作为结构体778，也可以使用球状的间隔物。
在第二衬底705一侧，设置有用作黑矩阵的遮光膜738、用作滤色片的着色膜736、与遮光膜738及着色膜736接触的绝缘膜734。
<3-2.包括液晶元件的显示装置的结构例子>
图53中的显示装置700包括液晶元件775。液晶元件775包括导电膜772、导电膜774及液晶层776。导电膜774设置在第二衬底705一侧并被用作对置电极。图53中的显示装置700可以通过由施加到导电膜772与导电膜774之间的电压改变液晶层776的取向状态，由此控制光的透过及非透过而显示图像。
导电膜772电连接到晶体管750的被用作源电极或漏电极的导电膜。导电膜772形成在平坦化绝缘膜770上并被用作像素电极，即显示元件的一个电极。
作为导电膜772，可以使用透射可见光的导电膜或反射可见光的导电膜。作为透射可见光的导电膜，例如，优选使用包含选自铟(In)、锌(Zn)、锡(Sn)中的一种的材料。作为反射可见光的导电膜，例如，优选使用包含铝或银的材料。
在导电膜772使用反射可见光的导电膜时，显示装置700为反射型液晶显示装置。在导电膜772使用透射可见光的导电膜时，显示装置700为透射型液晶显示装置。
通过改变导电膜772上的结构，可以改变液晶元件的驱动方式。图54示出此时的一个例子。图54所示的显示装置700是作为液晶元件的驱动方式采用水平电场方式(例如，FFS模式)的一个例子。在图54所示的结构的情况下，导电膜772上设置有绝缘膜773，绝缘膜773上设置有导电膜774。此时，导电膜774具有公共电极的功能，可以由隔着绝缘膜773在导电膜772与导电膜774之间产生的电场控制液晶层776的取向状态。
虽然在图53及图54中未图示，但是也可以分别在导电膜772和/或导电膜774与液晶层776接触的一侧设置取向膜。虽然在图53及图54中未图示，但是也可以适当地设置偏振构件、相位差构件、抗反射构件等光学构件(光学衬底)等。例如，也可以使用利用偏振衬底及相位差衬底的圆偏振。此外，作为光源，也可以使用背光、侧光等。
在作为显示元件使用液晶元件的情况下，可以使用热致液晶、低分子液晶、高分子液晶、高分子分散型液晶、铁电液晶、反铁电液晶等。这些液晶材料根据条件呈现出胆甾相、近晶相、立方相、手征向列相、均质相等。
在采用横向电场方式的情况下，也可以使用不使用取向膜的呈现蓝相的液晶。蓝相是液晶相的一种，是指当使胆甾型液晶的温度上升时即将从胆甾相转变到均质相之前出现的相。因为蓝相只在较窄的温度范围内出现，所以将其中混合了几wt％以上的手征试剂的液晶组合物用于液晶层，以扩大温度范围。由于包含呈现蓝相的液晶和手征试剂的液晶组成物的响应速度快，并且其具有光学各向同性，这不需要取向处理。因不需要设置取向膜而不需要摩擦处理，因此可以防止由于摩擦处理而引起的静电破坏，由此可以降低制造工序中的液晶显示装置的不良和破损。此外，呈现蓝相的液晶材料的视角依赖性小。
当作为显示元件使用液晶元件时，可以使用：扭曲向列(TN)模式、平面内转换(IPS)模式、边缘电场转换(FFS)模式、轴对称排列微单元(ASM)模式、光学补偿弯曲(OCB)模式、铁电性液晶(FLC)模式以及反铁电性液晶(AFLC)模式等。
另外，也可以使用常黑型液晶显示装置诸如垂直取向(VA)模式的透过型液晶显示装置。有垂直取向模式的几个例子，例如可以使用多畴垂直取向(MVA)模式、垂直取向构型(PVA)模式、ASV模式等。
<3-3.使用发光元件的显示装置>
图55所示的显示装置700包括发光元件782。发光元件782包括导电膜772、EL层786及导电膜788。图55所示的显示装置700通过从发光元件782的EL层786发光，可以显示图像。注意，EL层786具有有机化合物或量子点等无机化合物。
可以用于有机化合物的材料的例子包括荧光性材料或磷光性材料。可以用于量子点的材料的例子包括胶状量子点、合金型量子点、核壳(Core Shell)型量子点、核型量子点。另外，也可以使用包含第12族与第16族、第13族与第15族或第14族与第16族的元素群的材料。或者，可以使用包含镉(Cd)、硒(Se)、锌(Zn)、硫(S)、磷(P)、铟(In)、碲(Te)、铅(Pb)、镓(Ga)、砷(As)、铝(Al)等元素的量子点材料。
上述有机化合物及无机化合物可以利用蒸镀法(包括真空蒸镀法)、液滴喷射法(也称为喷墨法)、涂敷法、凹版印刷法等方法沉积。在EL层786中也可以包含低分子材料、中分子材料(包括低聚物、树枝状聚合物)或者高分子材料。
这里，参照图58A至图58D说明液滴喷射法形成EL层786的方法。图58A至图58D是说明EL层786的形成方法的截面图。
首先，在平坦化绝缘膜770上形成导电膜772，以覆盖导电膜772的一部分的方式形成绝缘膜730(参照图58A)。
接着，对作为绝缘膜730的开口的导电膜772的露出部从液滴喷射装置783喷射液滴784，来形成包含组成物的层785。液滴784是包含溶剂的组成物，附着于导电膜772上(参照图58B)。
注意，也可以在减压下进行喷射液滴784的工序。
接着，通过去除包含组成物的层785中的溶剂而使其固化，形成EL层786(参照图58C)。
溶剂可以通过干燥工序或加热工序去除。
接着，在EL层786上形成导电膜788，由此形成发光元件782(参照图58D)。
如上所述，当利用液滴喷射法形成EL层786时，可以选择性地喷射组成物，因此可以减少材料的损失。另外，由于不需要经过用来进行形状的加工的光刻工序等，所以可以使工序简化，从而可以实现低成本化。
上述的液滴喷射法为包括如下单元的总称，该单元为具有组成物的喷射口的喷嘴或者具有一个或多个喷嘴的头等液滴喷射单元。
接着，参照图59说明在液滴喷射法中利用的液滴喷射装置。图59是说明液滴喷射装置1400的示意图。
液滴喷射装置1400包括液滴喷射单元1403。此外，液滴喷射单元1403配置有头1405、头1412。
通过由计算机1410控制与头1405、头1412连接的控制单元1407，可以描画预先编程了的图案。
作为描画的时机，例如可以以形成在衬底1402上的标记1411为基准而进行描画。或者，也可以以衬底1402的边缘为基准而确定基准点。在此，利用成像单元1404检测出标记1411，将通过图像处理单元1409转换为数字信号。然后，利用计算机1410识别数字信号而产生控制信号，以将该控制信号传送至控制单元1407。
作为成像单元1404，可以利用使用电荷耦合器(CCD)、互补型金属-氧化物-半导体(CMOS)的图像传感器等。注意，在衬底1402上需要形成的图案的信息存储于存储媒体1408，可以基于该信息将控制信号传送至控制单元1407，来分别控制液滴喷射单元1403的头1405、头1412等各头。喷射的材料分别从材料供应源1413、材料供应源1414通过管道供应到头1405、头1412。
头1405的内部设置有以虚线1406所示的填充液状材料的空间及喷射口的喷嘴。在此未图示，但是头1412具有与头1405相同的内部结构。当将头1405的喷嘴的尺寸与头1412的喷嘴的尺寸不同时，可以使用不同的材料同时描画具有不同的宽度的图案。使用一个头可以喷射多种发光材料且描画图案。在对广区域描画图案的情况下，为了提高处理量，同时使用多个喷嘴喷射同一发光材料而可以描画图案。在使用大型衬底的情况下，头1405和头1412在图59所示的箭头的X、Y及Z的方向上自由地对衬底进行扫描，可以自由地设定描画的区域。由此可以在一个衬底上描画多个相同的图案。
另外，可以在减压下进行喷射组成物的工序。可以在喷射组成物时加热衬底。在喷射组成物之后，进行干燥工序和烧成工序中的一个或两个。干燥工序及烧成工序都是一种加热处理的工序，各工序的目的、温度及时间不同。干燥工序及烧成工序在常压或减压下通过激光的照射、快速热退火或加热炉的使用等进行。注意，对进行该加热处理的时机、加热处理的次数没有特别的限制。为了进行良好的干燥工序及烧成工序，其温度依赖于衬底的材料及组成物的性质。
如上所述，可以利用液滴喷射装置形成EL层786。
再次回到图55所示的显示装置700的说明。
在图55所示的显示装置700中，在平坦化绝缘膜770及导电膜772上设置有绝缘膜730。绝缘膜730覆盖导电膜772的一部分。注意，发光元件782具有顶部发射结构。因此，导电膜788具有透光性且使EL层786发射的光透过。虽然在本实施方式中例示出顶部发射结构，但是不局限于此。例如，也可以应用于向导电膜772一侧发射光的底部发射结构或向导电膜772一侧及导电膜788一侧的双方发射光的双面发射结构。
在与发光元件782重叠的位置上设置有着色膜736，并在与绝缘膜730重叠的位置、引绕布线部711及源极驱动电路部704中设置有遮光膜738。着色膜736及遮光膜738被绝缘膜734覆盖。由密封膜732填充发光元件782与绝缘膜734之间的空间。虽然例示出在图55所示的显示装置700中设置着色膜736的结构，但是并不局限于此。例如，在通过分别涂布来形成EL层786时，也可以采用不设置着色膜736的结构。
<3-4.在显示装置中设置输入输出装置的结构例子>
也可以在图54及图55所示的显示装置700中设置输入输出装置。作为该输入输出装置的例子可以举出触摸屏等。
图56示出在图54所示的显示装置700中包括触摸屏791的结构。图57示出在图55所示的显示装置700中包括触摸屏791的结构。
图56是在图54所示的显示装置700中设置触摸屏791的截面图，图57是在图55所示的显示装置700中设置触摸屏791的截面图。
首先，以下说明图56及图57所示的触摸屏791。
图56及图57所示的触摸屏791是设置在衬底705与着色膜736之间的所谓In-Cell型触摸屏。触摸屏791在形成着色膜736之前形成在衬底705一侧。
注意，触摸屏791包括遮光膜738、绝缘膜792、电极793、电极794、绝缘膜795、电极796、绝缘膜797。例如，当接近手指或触屏笔等检测对象时，可以检测出电极793与电极794的互电容的变化。
在图56及图57所示的晶体管750的上方示出电极793与电极794交叉的部分。电极796通过设置在绝缘膜795中的开口与夹住电极794的两个电极793电连接。注意，在图56及图57中示出设置有电极796的区域设置在像素部702中的结构，但是不局限于此。例如设置有电极796的区域也可以设置在源极驱动电路部704中。
电极793及电极794设置在与遮光膜738重叠的区域。如图56所示，电极793优选不与发光元件782重叠。如图57所示，电极793优选不与液晶元件775重叠。换言之，电极793在与发光元件782及液晶元件775重叠的区域具有开口。也就是说，电极793具有网格形状。通过采用这种结构，电极793可以不遮断发光元件782所发射的光。或者，电极793也可以不遮断透过液晶元件775的光。因此，由于因配置触摸屏791而导致的亮度下降极少，所以可以实现可见度高且功耗得到降低的显示装置。注意，电极794也可以具有相同的结构。
电极793及电极794由于不与发光元件782重叠，所以电极793及电极794可以使用可见光的透过率低的金属材料。或者，电极793及电极794由于不与液晶元件775重叠，所以电极793及电极794可以使用可见光的透过率低的金属材料。
因此，与使用可见光的透过率高的氧化物材料的电极相比，可以降低电极793及电极794的电阻，由此可以提高触摸屏的传感器灵敏度。
例如，电极793、794、796也可以使用导电纳米线。该纳米线的直径平均值可以为1nm以上且100nm以下，优选为5nm以上且50nm以下，更优选为5nm以上且25nm以下。作为上述纳米线可以使用Ag纳米线、Cu纳米线、Al纳米线等金属纳米线或碳纳米管等。例如，在作为电极793、794、796中的任一个或全部使用Ag纳米线的情况下，能够实现89％以上的可见光透过率及40Ω/平方以上且100Ω/平方以下的薄层电阻值。
虽然在图56及图57中示出In-Cell型触摸屏的结构，但是不局限于此。例如，也可以采用形成在显示装置700上的所谓On-Cell型触摸屏或贴合于显示装置700而使用的所谓Out-Cell型触摸屏。
如此，本发明的一个实施方式的显示装置可以与各种方式的触摸屏组合而使用。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
(实施方式4)
在本实施方式中，参照图60A至图60C说明包括本发明的一个实施方式的半导体装置的显示装置。
<4.显示装置的电路结构>
图60A所示的显示装置包括：具有显示元件的像素的区域(以下称为像素部502)；配置在像素部502外侧并具有用来驱动像素的电路的电路部(以下称为驱动电路部504)；具有保护元件的功能的电路(以下称为保护电路506)；以及端子部507。注意，也可以不设置保护电路506。
驱动电路部504的一部分或全部与像素部502优选形成在同一衬底上。由此，可以减少构件的数量及端子的数量。当驱动电路部504的一部分或全部与像素部502不形成在同一衬底上时，驱动电路部504的一部分或全部可以通过COG或卷带自动结合(TAB)安装。
像素部502包括用来驱动配置为X行(X为2以上的自然数)Y列(Y为2以上的自然数)的多个显示元件的电路(以下称为像素电路501)。驱动电路部504包括输出用来选择像素的信号(扫描信号)的电路(以下称为栅极驱动器504a)以及供应用来驱动像素中的显示元件的信号(数据信号)的电路(以下称为源极驱动器504b)等驱动电路。
栅极驱动器504a包括移位寄存器等。栅极驱动器504a通过端子部507接收用来驱动移位寄存器的信号并输出信号。例如，栅极驱动器504a被输入起始脉冲信号、时钟信号等并输出脉冲信号。栅极驱动器504a具有控制被供应扫描信号的布线(以下称为扫描线GL_1至GL_X)的电位的功能。注意，也可以设置多个栅极驱动器504a，并通过多个栅极驱动器504a各别控制扫描线GL_1至GL_X。或者，栅极驱动器504a具有供应初始化信号的功能。但是，不局限于此，栅极驱动器504a也可以供应其他信号。
源极驱动器504b包括移位寄存器等。源极驱动器504b通过端子部507接收用来驱动移位寄存器的信号和从其中得出数据信号的信号(图像信号)。源极驱动器504b具有根据图像信号生成写入到像素电路501的数据信号的功能。另外，源极驱动器504b具有依照由于起始脉冲信号、时钟信号等的输入产生的脉冲信号来控制数据信号的输出的功能。另外，源极驱动器504b具有控制被供应数据信号的布线(以下称为数据线DL_1至DL_Y)的电位的功能。或者，源极驱动器504b具有供应初始化信号的功能。但是，不局限于此，源极驱动器504b可以供应其他信号。
源极驱动器504b例如包括多个模拟开关。源极驱动器504b通过依次使多个模拟开关开启而可以输出对图像信号进行时间分割所得到的信号作为数据信号。源极驱动器504b也可以包括移位寄存器等。
脉冲信号及数据信号分别通过被供应扫描信号的多个扫描线GL之一及被供应数据信号的多个数据线DL之一被输入到多个像素电路501的每一个。栅极驱动器504a控制多个像素电路501的每一个中的数据信号的写入及保持。例如，脉冲信号通过扫描线GL_m(m是X以下的自然数)从栅极驱动器504a被输入到第m行第n列的像素电路501，数据信号根据扫描线GL_m的电位通过数据线DL_n(n是Y以下的自然数)从源极驱动器504b被输入到第m行第n列的像素电路501。
图60A中的保护电路506例如连接于栅极驱动器504a和像素电路501之间的扫描线GL。或者，保护电路506连接于源极驱动器504b和像素电路501之间的数据线DL。或者，保护电路506可以连接于栅极驱动器504a和端子部507之间的布线。或者，保护电路506可以连接于源极驱动器504b和端子部507之间的布线。注意，端子部507是指具有用来从外部的电路对显示装置输入电力、控制信号及图像信号的端子的部分。
保护电路506在对与其连接的布线供应一定范围之外的电位时使该布线与其他布线电连接。
如图60A所示，通过对像素部502和驱动电路部504设置保护电路506，可以提高显示装置对因静电放电(ESD)等而产生的过电流的耐性。注意，保护电路506的结构不局限于此，例如，保护电路506可以与栅极驱动器504a或将源极驱动器504b连接。或者，保护电路506可以与端子部507连接。
虽然在图60A中示出驱动电路部504包括栅极驱动器504a和源极驱动器504b的例子，但本发明的一个实施方式不局限于此。例如，也可以只形成栅极驱动器504a并安装另外准备的形成有源极驱动电路的衬底(例如，由单晶半导体膜或多晶半导体膜形成的驱动电路衬底)。
图60A中的多个像素电路501例如各自可以具有图60B所示的结构。
图60B中的像素电路501包括液晶元件570、晶体管550以及电容器560。可以将前面的实施方式所示的晶体管适用于晶体管550。
根据像素电路501的规格适当地设定液晶元件570的一对电极中的一个的电位。根据被写入的数据设定液晶元件570的取向状态。此外，也可以对多个像素电路501的每一个所包括的液晶元件570的一对电极中的一个供应公共电位。在行之间，供应到像素电路501的液晶元件570的一对电极中的一个电极的电位有可能不同。
包括液晶元件570的显示装置的驱动方法的例子包括：TN模式；STN模式；VA模式；轴对称排列微单元(ASM)模式；光学补偿弯曲(OCB)模式；铁电性液晶(FLC)模式；反铁电液晶(AFLC)模式；MVA模式；垂直取向构型(PVA)模式；IPS模式；FFS模式或横向弯曲取向(TBA)模式等。显示装置的驱动方法的其他例子包括电控双折射(ECB)模式、聚合物分散液晶(PDLC)模式、聚合物网络液晶(PNLC)模式、宾主模式。但是，不局限于此，可以使用各种液晶元件及驱动方式。
在第m行第n列的像素电路501中，晶体管550的源电极和漏电极中的一个与数据线DL_n电连接，晶体管550的源电极和漏电极中的另一个与液晶元件570的一对电极中的另一个电极电连接。晶体管550的栅电极与扫描线GL_m电连接。晶体管550构成为通过被开启或关闭而控制数据信号的写入。
电容器560的一对电极中的一个电极与被供应电位的布线(以下，称为电位供应线VL)电连接，电容器560的一对电极中的另一个电极与液晶元件570的一对电极中的另一个电极电连接。根据像素电路501的规格适当地设定电位供应线VL的电位。电容器560被用作储存被写入的数据的存储电容器。
例如，在包括图60B所示的像素电路501的显示装置中，通过图60A中的栅极驱动器504a依次选择各行的像素电路501，并使晶体管550开启而写入数据信号。
当晶体管550被关闭时，被写入数据的像素电路501成为保持状态。通过按行依次进行上述步骤，可以显示图像。
此外，图60A所示的多个像素电路501例如各自可以具有图60C所示的结构。
图60C中的像素电路501包括晶体管552、554、电容器562以及发光元件572。可以将前面的实施方式所示的晶体管应用于晶体管552和/或晶体管554。
晶体管552的源电极和漏电极中的一个电连接于被供应数据信号的布线(以下，称为数据线DL_n)。晶体管552的栅电极电连接于被供应栅极信号的布线(以下，称为扫描线GL_m)。
晶体管552构成为通过被开启或关闭而控制数据信号的写入。
电容器562的一对电极中的一个电极电连接于被供应电位的布线(以下，称为电位供应线VL_a)，电容器562的一对电极中的另一个电极电连接于晶体管552的源电极和漏电极中的另一个。
电容器562被用作储存被写入的数据的存储电容器。
晶体管554的源电极和漏电极中的一个电连接于电位供应线VL_a。并且，晶体管554的栅电极电连接于晶体管552的源电极和漏电极中的另一个。
发光元件572的阳极和阴极中的一个电连接于电位供应线VL_b，发光元件572的阳极和阴极中的另一个电连接于晶体管554的源电极和漏电极中的另一个。
作为发光元件572，例如可以使用有机电致发光元件(也称为有机EL元件)等。注意，发光元件572并不局限于有机EL元件，也可以为包含无机材料的无机EL元件。
电位供应线VL_a和电位供应线VL_b中的一个被供应高电源电位VDD，电位供应线VL_a和电位供应线VL_b中的另一个被供应低电源电位VSS。
例如，在包括图60C中的像素电路501的显示装置中，通过图60A中的栅极驱动器504a依次选择各行的像素电路501，并使晶体管552开启而写入数据信号。
当晶体管552被关闭时，被写入数据的像素电路501成为保持状态。并且，流过晶体管554的源电极与漏电极之间的电流量根据写入的数据信号的电位被控制。发光元件572以对应于流过的电流量的亮度发光。通过按行依次进行上述步骤，可以显示图像。
本实施方式可以将其至少一部分与本说明书所记载的其他实施方式适当的组合而实施。
(实施方式5)
在本实施方式中，参照图61、图62A至图62E、图63A至图63G、图64A至图64E、图65A及图65B以及图66A及图66B对包括本发明的一个实施方式的半导体装置的显示模块、电子设备进行说明。
<5-1.显示模块>
在图61所示的显示模块7000中，在上盖7001与下盖7002之间设置有连接于FPC7003的触摸屏7004、连接于FPC7005的显示面板7006、背光7007、框架7009、印刷电路板7010、电池7011。
例如可以将本发明的一个实施方式的半导体装置用于显示面板7006。
上盖7001及下盖7002的形状或尺寸可以根据触摸屏7004及显示面板7006的尺寸适当地改变。
触摸屏7004能够是电阻膜式触摸屏或电容式触摸屏，并且能够与显示面板7006重叠。此外，也可以使显示面板7006的对置衬底(密封衬底)具有触摸屏的功能。另外，也可以在显示面板7006的各像素内设置光传感器，而形成光学触摸屏。
背光7007包括光源7008。注意，虽然在图61中例示出在背光7007上配置光源7008的结构，但是本发明的一个实施方式不局限于此。例如，可以采用在背光7007的端部设置光源7008并且还设置光扩散板的结构。注意，当使用有机EL元件等自发光型发光元件时，或者当使用反射型面板等时，可以不设置背光7007。
框架7009保护显示面板7006并被用作用来遮断因印刷电路板7010的工作而产生的电磁波的电磁屏蔽。框架7009也可以具有散热板的功能。
印刷电路板7010包括电源电路以及用来输出视频信号及时钟信号的信号处理电路。作为对电源电路供应电力的电源，既可以采用外部的商业电源，又可以采用利用另行设置的电池7011的电源。当使用商业电源时，可以省略电池7011。
在显示模块7000中还可以设置偏振片、相位差板、棱镜片等构件。
<5-2.电子设备1>
接着，图62A至图62E示出电子设备的例子。
图62A是安装有取景器8100的照相机8000的外观图。
照相机8000包括外壳8001、显示部8002、操作按钮8003、快门按钮8004等。另外，照相机8000安装有可装卸的镜头8006。
在此，照相机8000能够从外壳8001拆卸下镜头8006而交换，镜头8006也可以包括在外壳8001中。
通过按下快门按钮8004，照相机8000可以进行成像。另外，显示部8002被用作触摸屏，也可以通过触摸显示部8002进行成像。
照相机8000的外壳8001包括具有电极的嵌入器，除了可以与取景器8100连接以外，还可以与闪光灯装置等连接。
取景器8100包括外壳8101、显示部8102以及按钮8103等。
外壳8101包括嵌合到照相机8000的嵌入器的嵌入器，可以将取景器8100安装到照相机8000。该嵌入器包括电极，可以将从照相机8000经过该电极接收的图像等显示到显示部8102上。
按钮8103被用作电源按钮。通过利用按钮8103，可以切换显示部8102的显示或非显示。
本发明的一个实施方式的显示装置可以适用于照相机8000的显示部8002及取景器8100的显示部8102。
虽然在图62A中照相机8000与取景器8100是分开且可拆卸的电子设备，但是也可以在照相机8000的外壳8001中包括具备显示装置的取景器。
图62B是示出头戴显示器8200的外观的图。
头戴显示器8200包括安装部8201、透镜8202、主体8203、显示部8204以及电缆8205等。安装部8201包括电池8206。
通过电缆8205，将电力从电池8206供应到主体8203。主体8203具备无线接收器等，能够将所接收的图像数据等的图像数据显示到显示部8204上。通过利用设置在主体8203中的相机捕捉使用者的眼球及眼睑的动作，并根据该数据算出使用者的视点的坐标，可以利用使用者的视点作为输入方法。
另外，也可以对安装部8201的被使用者接触的位置设置多个电极。主体8203也可以具有通过检测出根据使用者的眼球的动作而流过电极的电流，识别使用者的视点的功能。主体8203可以构成为通过检测出流过该电极的电流来监视使用者的脉搏。安装部8201可以具有温度传感器、压力传感器、加速度传感器等各种传感器，也可以将使用者的生物信息显示在显示部8204上。主体8203也可以构成为检测出使用者的头部的动作等，并与使用者的头部的动作等同步地使显示在显示部8204上的图像变化。
可以对显示部8204适用本发明的一个实施方式的显示装置。
图62C至图62E是头戴显示器8300的外观。头戴显示器8300包括外壳8301、显示部8302、用来固定的物件诸如带8304以及一对透镜8305。
使用者可以通过透镜8305看到显示部8302上的显示。优选的是，弯曲配置显示部8302。当弯曲配置显示部8302时，使用者可以感受高真实感。虽然在本实施方式中例示出设置一个显示部8302的结构，但是显示部8302的数量不局限于一个。例如也可以设置两个显示部8302，以对应使用者的一只眼睛的方式配置一个显示部时，可以进行利用视差的三维显示等。
可以将本发明的一个实施方式的显示装置适用于显示部8302。因为包括本发明的一个实施方式的半导体装置的显示装置具有极高的分辨率，所以即使如图62E那样地使用透镜8305放大，也可以不使使用者看到像素而可以显示现实感更高的映像。
<5-3.电子设备2>
接着，图63A至图63G、图64A至图64E示出与图62A至图62E所示的电子设备不同的电子设备的例子。
图63A至图63G所示的电子设备包括外壳9000、显示部9001、扬声器9003、操作键9005(包括电源开关或操作开关)、连接端子9006、传感器9007(该传感器具有测量如下因素的功能：力、位移、位置、速度、加速度、角速度、转速、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射线、流量、湿度、倾斜度、振动、气味或红外线)、麦克风9008等。
图63A至图63G、图64A至图64E所示的电子设备具有各种功能。例如，可以具有如下功能：将各种信息(静态图像、动态图像、文字图像等)显示在显示部上的功能；触控面板的功能；显示日历、日期或时间等的功能；通过利用各种软件(程序)控制处理的功能；进行无线通信的功能；通过利用无线通信功能来连接到各种计算机网络的功能；通过利用无线通信功能，进行各种数据的发送或接收的功能；读出储存在存储介质中的程序或数据来将其显示在显示部上的功能；等。注意，图63A至图63G、图64A至图64E所示的电子设备可具有的功能不局限于上述功能，而电子设备可以具有各种功能。虽然在图63A至图63G、图64A至图64E中未图示，但是电子设备各自可以包括多个显示部。此外，也可以在该电子设备中各自设置照相机等而使其具有如下功能：拍摄静态图像的功能；拍摄动态图像的功能；将所拍摄的图像储存在存储介质(外部存储介质或内置于照相机的存储介质)中的功能；将所拍摄的图像显示在显示部上的功能；等。
下面，详细地说明图63A至图63G、图64A至图64E所示的电子设备。
图63A是示出电视装置9100的立体图。电视装置9100可以包括例如是50英寸以上或100英寸以上的大型的显示部9001。
图63B是示出便携式信息终端9101的立体图。便携式信息终端9101例如具有电话机、电子笔记本和信息阅读装置等中的一种或多种的功能。具体而言，可以将便携式信息终端9101用作智能手机。注意，便携式信息终端9101可以包括扬声器、连接端子、传感器等。便携式信息终端9101可以将文字及图像信息显示在其多个面上。例如，可以将三个操作按钮9050(还称为操作图标或只称为图标)显示在显示部9001的一个面上。另外，可以将由虚线矩形表示的信息9051显示在显示部9001的另一个面上。信息9051的例子包括提示收到来自电子邮件、SNS(Social Networking Services：社交网络服务)或电话等的信息的显示；电子邮件或SNS等的标题；电子邮件或SNS等的发送者姓名；日期；时间；电量；以及天线接收强度等。或者，可以在显示有信息9051的位置上显示操作按钮9050等代替信息9051。
图63C是便携式信息终端9102的立体图。便携式信息终端9102具有将信息显示在显示部9001的三个以上的面上的功能。在此，信息9052、信息9053、信息9054显示于不同的面上。例如，便携式信息终端9102的使用者能够在将便携式信息终端9102放在上衣口袋里的状态下确认其显示(这里是信息9053)。具体而言，将打来电话的人的电话号码或姓名等显示在能够从便携式信息终端9102的上方观看这些信息的位置。使用者可以确认到该显示而无需从口袋里拿出便携式信息终端9102，由此能够判断是否接电话。
图63D是示出手表型便携式信息终端9200的立体图。便携式信息终端9200可以执行移动电话、电子邮件、文章的阅读及编辑、音乐播放、网络通信、电脑游戏等各种应用程序。显示部9001的显示面被弯曲，能够在所弯曲的显示面上进行显示。便携式信息终端9200可以进行被通信标准化的近距离无线通信。例如，通过便携式信息终端9200与可进行无线通信的耳麦相互通信，可以进行免提通话。此外，便携式信息终端9200包括连接端子9006，可以通过连接器直接与其他信息终端进行数据的交换。另外，也可以通过连接端子9006进行充电。注意，充电工作也可以利用无线供电进行，而不通过连接端子9006。
图63E、图63F和图63G分别是展开状态、从展开状态变为折叠状态或者从折叠状态变为展开状态、折叠状态的能够折叠的便携式信息终端9201的立体图。便携式信息终端9201在折叠状态下可携带性好。在便携式信息终端9201为展开状态时，无缝拼接的较大的显示区域的一览性强。便携式信息终端9201的显示部9001由铰链9055所连接的三个外壳9000来支撑。通过铰链9055使两个外壳9000之间弯折，可以从便携式信息终端9201的展开状态可逆性地变为折叠状态。例如，可以以1mm以上且150mm以下的曲率半径使便携式信息终端9201弯曲。
图64A是与图63A所示的电视装置不同的电视装置9150的立体图。在电视装置9150中，显示部9152组装于外壳9151中。这里，由支架9153支撑外壳9151。在电视装置9150中，与电视装置9100不同，形成显示部9152及外壳9151。
可以通过利用外壳9151所具备的操作开关、另外提供的遥控操作机9154进行图64A所示的电视装置9150的操作。另外，也可以在显示部9152中具备触摸传感器，通过用手指等触摸显示部9152可以进行显示部9152的操作。另外，也可以在遥控操作机9154中具备显示从该遥控操作机9154输出的数据的显示部。通过利用遥控操作机9154的操作键或触摸屏，可以进行频道及音量的操作，并可以对显示在显示部9152上的图像进行操作。
注意，电视装置9150具备接收机及调制解调器等。可以通过利用接收机接收一般的电视广播。再者，当调制解调器将电视装置9150连接到有线或无线方式的通信网络时，可以进行单向(从发送者到接收者)或双向(发送者和接收者之间或接收者之间等)的信息通信。
图64B是示出笔记本计算机9250的立体图。笔记本计算机9250包括外壳9251、显示部9252、键盘9253、指向装置9254等。
图64C是示出固定式游戏机的投币式游戏机9300的立体图。在投币式游戏机9300中，显示部9303组装于外壳9301中。此外，投币式游戏机9300包括起动杆9304或停止开关9305等操作单元、投币口、扬声器、用于传感器的光源9306、传感器9302等。
图64D是汽车9400的外观。图64E示出汽车9400的驾驶座位。汽车9400包括车体9401、车轮9402、前挡风玻璃9403、灯9404、雾灯9405等。
本发明的一个实施方式的显示装置可用于汽车9400的显示部等。例如，本发明的一个实施方式的显示装置可用于图64E所示的显示部9410至显示部9417。
显示部9410和显示部9411设置在汽车的前挡风玻璃上。在本发明的一个实施方式中，通过使用具有透光性的导电材料来制造显示装置中的电极，可以使本发明的一个实施方式的显示装置成为能看到对面的所谓的透明式显示装置。透明式显示装置即使在驾驶汽车9400时也不会成为视野的障碍。因此，可以将本发明的一个实施方式的显示装置设置在汽车9400的前挡风玻璃上。注意，当在显示装置中设置晶体管等时，优选采用诸如使用有机半导体材料的有机晶体管或使用氧化物半导体的晶体管等具有透光性的晶体管。
显示部9412设置在立柱部分上。显示部9413设置在仪表盘部分上。例如，通过将来自设置在车体的成像单元的影像显示在显示部9412上，可以补充被立柱遮挡的视野。与此同样，显示部9413可以补充被仪表盘遮挡的视野，显示部9414可以补充被车门遮挡的视野。也就是说，通过显示来自设置在汽车外侧的成像单元的影像，可以补充死角，从而可以提高安全性。另外，通过显示补充驾驶者看不到的部分的影像，可以更自然、更舒适地确认安全。
显示部9417设置在方向盘中。显示部9415、显示部9416或显示部9417可以提供导航数据、速度表、转速计、行驶距离、加油量、排档状态、空调的设定以及其他各种信息。使用者可以适当地改变显示部所显示的显示内容及布局等。显示部9410至显示部9414也可以显示上述信息。
另外，还可以将显示部9410至显示部9417用作照明装置。
图65A是示出数字标牌9600的立体图。数字标牌9600可以包括显示部9601、外壳9602及扬声器9603。如图65B所示，数字标牌9600可以安装在圆柱状的柱子上。
接着，图66A和图66B示出与图62A至图62E、图63A至图63G以及图64A至图64E所示的电子设备不同的电子设备的例子。图66A和图66B是包括多个显示面板的显示装置的立体图。注意，图66A是多个显示面板被卷绕时的立体图，图66B是展开多个显示面板时的立体图。
图66A和图66B所示的显示装置9500包括多个显示面板9501、轴部9511、轴承部9512。多个显示面板9501都包括显示区域9502、具有透光性的区域9503。
多个显示面板9501各自具有柔性。以其一部分互相重叠的方式设置相邻的两个显示面板9501。例如，可以重叠相邻的两个显示面板9501的各具有透光性的区域9503。通过使用多个显示面板9501，可以实现屏幕大的显示装置。另外，根据使用情况可以卷绕显示面板9501，所以可以实现通用性高的显示装置。
图66A和图66B所示的显示装置可以容易具有大屏幕，因此可以还被用作上述数字标牌。
此外，图66A和图66B示出相邻的显示面板9501的显示区域9502彼此分开的情况，但是不局限于该结构，例如，也可以通过没有间隙地重叠相邻的显示面板9501的显示区域9502，实现连续的显示区域9502。
本实施方式所示的电子设备各自包括用来显示某些数据的显示部。注意，本发明的一个实施方式的半导体装置也可以应用于不包括显示部的电子设备。
本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。
(实施方式6)
在本实施方式中，参照图67A及图67B、图68以及图69说明半导体装置的一个方式。
[结构例子]
图67A及图67B、图68以及图69示出本发明的一个实施方式的包括电容器的半导体装置(存储装置)的例子。注意，图67A是图68及图69的电路图。
<半导体装置的电路结构>
图67A、图68及图69所示的半导体装置都包括晶体管3300、晶体管3200及电容器3100。
晶体管3200是其沟道形成在包含氧化物半导体的半导体层中的晶体管。因为晶体管3200的关态电流低，所以通过将该晶体管3200用于半导体装置(存储装置)，可以长期保持存储内容。换言之，因为可以形成不需要刷新工作或刷新工作的频度极低的半导体装置(存储装置)，所以可以充分降低功耗。
在图67A中，第一布线3001与晶体管3300的源极电连接。第二布线3002与晶体管3300的漏极电连接。第三布线3003与晶体管3200的源极和漏极中的一个电连接。第四布线3004与晶体管3200的栅极电连接。晶体管3300的栅极及晶体管3200的源极和漏极中的另一个与电容器3100的一个电极电连接。第五布线3005与电容器3100的另一个电极电连接。
图67A中的半导体装置通过具有能够保持晶体管3300的栅极的电位的特征，可以如下所示进行信息的写入、保持以及读出。
对数据的写入及保持进行说明。首先，将第四布线3004的电位设定为使晶体管3200处于导通状态的电位，而使晶体管3200处于导通状态。由此，第三布线3003的电位施加到与晶体管3300的栅极及电容器3100的一个电极电连接的节点FG。换言之，对晶体管3300的栅极施加规定的电荷(写入)。这里，施加赋予两种不同电位电平的电荷(以下，称为低电平电荷、高电平电荷)中的一个。然后，通过将第四布线3004的电位设定为使晶体管3200成为非导通状态的电位而使晶体管3200处于非导通状态，使电荷保持在节点FG(保持)。
在晶体管3200的关态电流较低时，节点FG的电荷被长时间保持。
接着，对数据的读出进行说明。当在对第一布线3001施加规定的电位(恒电位)的状态下对第五布线3005施加适当的电位(读出电位)时，第二布线3002的电位根据保持在节点FG中的电荷量变化。这是因为：在晶体管3300为n沟道晶体管的情况下，对晶体管3300的栅极施加高电平电荷时的外观上的阈值电压Vth_H低于对晶体管3300的栅极施加低电平电荷时的外观上的阈值电压Vth_L。在此，外观上的阈值电压是指为了使晶体管3300成为“导通状态”而需要的第五布线3005的电位。由此，通过将第五布线3005的电位设定为Vth_H与Vth_L之间的电位V0，可以辨别施加到节点FG的电荷。例如，在写入时节点FG被供应高电平电荷的情况下，若第五布线3005的电位为V0(>Vth_H)，晶体管3300则成为“导通状态”。另一方面，当节点FG被供应低电平电荷时，即便第五布线3005的电位为V0(<Vth_L)，晶体管3300也保持“非导通状态”。因此，通过辨别第二布线3002的电位，可以读出节点FG所保持的数据。
通过将图67A所示的半导体装置配置为矩阵状，可以形成存储装置(存储单元阵列)。
注意，当将存储单元设置为阵列状时，在读出时必须读出所希望的存储单元的数据。在不读出数据的存储单元中，可以通过对第五布线3005施加不管施加到节点FG的电荷如何都使晶体管3300成为“非导通状态”的电位，即，低于Vth_H的电位，来仅读出所希望的存储单元的数据。或者，在不读出数据的存储单元中，可以通过对第五布线3005施加不管施加到节点FG的电荷如何都使晶体管3300成为“导通状态”的电位，即，高于Vth_L的电位，来仅读出所希望的存储单元的数据。
<半导体装置的电路结构2>
图67B中的半导体装置与图67A中的半导体装置不同之处在于图67B中的半导体装置不包括晶体管3300。在此情况下也可以通过与图67A所示的半导体装置相同的工作进行数据的写入及保持工作。
下面，说明图67B中的半导体装置中的数据读出。在晶体管3200成为导通状态时，处于浮动状态的第三布线3003和电容器3100导通，且在第三布线3003和电容器3100之间再次分配电荷。其结果是，第三布线3003的电位产生变化。第三布线3003的电位的变化量根据电容器3100的一个电极的电位(或积累在电容器3100中的电荷)而具有不同的值。
例如，在电容器3100的一个电极的电位为V，电容器3100的电容为C，第三布线3003所具有的电容成分为CB，在再次分配电荷之前的第三布线3003的电位为VB0时，再次分配电荷之后的第三布线3003的电位为(CB×VB0+C×V)/(CB+C)。因此，在假定作为存储单元的状态，电容器3100的一个电极的电位成为两种状态，即V1和V0(V1>V0)时，可以知道保持电位V1时的第三布线3003的电位(＝(CB×VB0+C×V1)/(CB+C))高于保持电位V0时的第三布线3003的电位(＝(CB×VB0+C×V0)/(CB+C))。
而且，通过对第三布线3003的电位和规定的电位进行比较可以读出数据。
在此情况下，可以将上述包括第一半导体的晶体管用于用来驱动存储单元的驱动电路，且将作为晶体管3200包括第二半导体的晶体管层叠在该驱动电路上。
当包括使用氧化物半导体的关态电流低的晶体管时，上述半导体装置可以长期间地保持存储内容。也就是说，不需要刷新工作或可以使刷新工作的频度极低，从而可以实现低耗电。此外，在没有电力的供应时(但是，优选固定电位)也可以长期间地保持存储内容。
此外，因为该半导体装置在写入数据时不需要高电压，所以其中不容易产生元件的劣化。由于例如不如现有的非易失性存储器那样地对浮动栅极注入电子或从浮动栅极抽出电子，因此不会发生如绝缘体的劣化等的问题。换言之，与现有的非易失性存储器不同，根据本发明的一个实施方式的半导体装置是对重写的次数没有限制而其可靠性得到极大提高的半导体装置。再者，根据晶体管的状态(导通状态或非导通状态)而进行数据写入，而可以进行高速工作。
<半导体装置的结构1>
如图68所示，本发明的一个实施方式的半导体装置包括晶体管3300、晶体管3200、电容器3100。晶体管3200设置在晶体管3300的上方，电容器3100设置在晶体管3300及晶体管3200的上方。
晶体管3300设置在衬底3311上，并包括：导电体3316、绝缘体3314、衬底3311的一部分的半导体区域3312；以及被用作源区域及漏区域的低电阻区域3318a及低电阻区域3318b。
晶体管3300可以为p沟道型晶体管或n沟道型晶体管。
半导体区域3312的形成沟道的区域或其附近的区域、被用作源区域或漏区域的低电阻区域3318a及低电阻区域3318b等优选包含硅类半导体等半导体，更优选包含单晶硅。另外，也可以包括包含锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、镓铝砷(GaAlAs)等的材料。可以使用对晶格施加应力，改变晶面间距而控制有效质量的硅。此外，晶体管3300也可以是使用GaAs和GaAlAs等的高电子迁移率晶体管(HEMT)。
低电阻区域3318a及低电阻区域3318b除了应用于半导体区域3312的半导体材料之外，还包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素。
被用作栅电极的导电体3316可以使用包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素的硅等半导体材料、金属材料、合金材料或金属氧化物材料等导电材料形成。
注意，通过根据导电体的材料设定功函数，可以调整阈值电压。具体而言，作为导电体优选使用氮化钛或氮化钽等材料。此外，为了使导电体兼具导电性和埋入性，作为导电体优选使用钨和铝等金属材料的叠层，尤其在耐热性方面上优选使用钨。
在图68所示的晶体管3300中，形成沟道的半导体区域3312(衬底3311的一部分)具有凸形状。另外，以隔着绝缘体3314覆盖半导体区域3312的侧面及顶面的方式设置导电体3316。注意，导电体3316可以使用调整功函数的材料形成。因为利用半导体衬底的凸部，所以具有这种结构的晶体管3300也被称为FIN型晶体管。另外，也可以以与凸部的上表面接触的方式具有用作用来形成凸部的掩模的绝缘体。虽然在此示出对半导体衬底的一部分进行加工来形成凸部的情况，但是也可以对SOI衬底进行加工来形成具有凸部的半导体膜。
注意，图68所示的晶体管3300的结构只是一个例子，不局限于上述结构，根据电路结构或驱动方法使用适当的晶体管即可。例如，作为晶体管3300的结构可以采用平面型结构。在采用图67B所示的电路结构的情况下，也可以不省略晶体管3300。
以覆盖晶体管3300的方式依次层叠有绝缘体3320、绝缘体3322、绝缘体3324及绝缘体3326。
绝缘体3320、绝缘体3322、绝缘体3324及绝缘体3326，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝及氮化铝等形成。
绝缘体3322被用作使因设置在绝缘体3322下方的晶体管3300等而产生的台阶平坦化的平坦化膜。为了提高绝缘体3322的顶面的平坦性，其顶面也可以通过利用CMP法等的平坦化处理被平坦化。
绝缘体3324例如优选使用能够防止氢或杂质从衬底3311或晶体管3300等扩散到设置有晶体管3200的区域中的具有阻挡性的膜形成。
例如，作为对氢具有阻挡性的膜的一个例子，可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管3200等具有氧化物半导体的半导体元件中导致该半导体元件的特性下降。因此，优选在晶体管3200与晶体管3300之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
氢的脱离量例如可以利用TDS测量。例如，在TDS中的50℃至500℃的范围内，换算为绝缘体3324的每个面积的氢原子的从绝缘体3324脱离的氢量为10×1015atoms/cm2以下，优选为5×1015atoms/cm2以下，即可。
注意，绝缘体3326的介电常数优选比绝缘体3324低。例如，绝缘体3326的相对介电常数优选低于4，更优选低于3。例如，绝缘体3324的相对介电常数优选为绝缘体3326的相对介电常数的0.7倍以下，更优选为绝缘体3326的0.6倍以下。通过将介电常数低的材料用于层间膜，可以减少布线之间的寄生电容。
在绝缘体3320、绝缘体3322、绝缘体3324及绝缘体3326中嵌入与电容器3100或晶体管3200电连接的导电体3328、导电体3330等。注意，导电体3328及导电体3330都被用作插头或布线。注意，如后面说明，有时使用同一附图标记表示被用作插头或布线的多个导电体。此外，在本说明书等中，布线、与布线电连接的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。
作为各插头及布线(导电体3328及导电体3330等)的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层结构或叠层结构。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。或者，优选使用铝或铜等低电阻导电材料。通过使用低电阻导电材料可以降低布线电阻。
也可以在绝缘体3326及导电体3330上形成布线层。例如，在图68中，依次层叠有绝缘体3350、绝缘体3352及绝缘体3354。另外，在绝缘体3350、绝缘体3352及绝缘体3354中形成有导电体3356。导电体3356被用作插头或布线。注意，导电体3356可以使用与用于形成导电体3328及导电体3330的材料同样的材料形成。
注意，与绝缘体3324同样，绝缘体3350例如优选使用对氢具有阻挡性的绝缘体形成。此外，导电体3356优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体3350所具有的开口中形成对氢具有阻挡性的导电体。通过采用该结构，可以使阻挡层将晶体管3300与晶体管3200分离，从而可以抑制氢从晶体管3300扩散到晶体管3200中。
注意，作为对氢具有阻挡性的导电体，例如优选使用氮化钽。通过层叠氮化钽和导电性高的钨，可以在保持作为布线的导电性的状态下抑制氢从晶体管3300扩散。此时，对氢具有阻挡性的氮化钽层优选与对氢具有阻挡性的绝缘体3350接触。
在绝缘体3354上，依次层叠有绝缘体3358、绝缘体3210、绝缘体3212及绝缘体3216。作为绝缘体3358、绝缘体3210、绝缘体3212及绝缘体3216中的一个或全部，优选使用对氧或氢具有阻挡性的物质。
绝缘体3358及绝缘体3212例如优选使用能够防止氢或杂质从设置有衬底3311或晶体管3300的区域等扩散到设置有晶体管3200的区域中的具有阻挡性的膜形成。因此，绝缘体3358及绝缘体3212可以使用与用于形成绝缘体3324的材料同样的材料形成。
作为对氢具有阻挡性的膜的一个例子，可以使用通过CVD法形成的氮化硅。有时氢扩散到晶体管3200等具有氧化物半导体的半导体元件中导致该半导体元件的特性下降。因此，优选在晶体管3200与晶体管3300之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
例如，绝缘体3210及绝缘体3216可以使用与用于形成绝缘体3320的材料同样的材料形成。例如，作为绝缘体3216，可以使用氧化硅膜和氧氮化硅膜等。
在绝缘体3358、绝缘体3210、绝缘体3212及绝缘体3216中嵌入导电体3218及形成晶体管3200的导电体等。注意，导电体3218被用作与电容器3100或晶体管3300电连接的插头或布线。导电体3218可以使用与用于形成导电体3328及导电体3330的材料同样的材料形成。
尤其是，与绝缘体3358及绝缘体3212接触的导电体3218的部分优选为对氧、氢及水具有阻挡性的导电体。当以覆盖导电体3218的方式设置对氧、氢及水具有阻挡性的导电体3205时，可以利用对氧、氢及水具有阻挡性的层完全将晶体管3300与晶体管3200分离，从而可以抑制氢从晶体管3300扩散到晶体管3200中。
在导电体3205及绝缘体3216上设置绝缘体3224。绝缘体3224被用作晶体管3200的栅极绝缘体。虽然有时在绝缘体3224中具有过剩氧，但是该过剩氧被对氧、氢及水具有阻挡性的导电体3205阻挡，而可以抑制向导电体3218的扩散，从而可以防止导电体3218的氧化。
在绝缘体3216的上方设置有晶体管3200。注意，作为晶体管3200，可以采用上述实施方式所说明的晶体管的结构。注意，图68所示的晶体管3200的结构只是一个例子，不局限于上述结构，根据电路结构或驱动方法使用适当的晶体管即可。
在晶体管3200上方设置绝缘体3272及绝缘体3280。绝缘体3280优选包括其氧含量超过化学计量组成的氧化物。就是说，在绝缘体3280中，优选形成有比满足化学计量组成的氧多的氧存在的区域(以下，也称为过剩氧区域)。尤其是，在将氧化物半导体用于晶体管3200的情况下，在作为晶体管3200附近的层间膜等形成具有过剩氧区域的绝缘体时，降低晶体管3200的氧空位，而可以提高晶体管3200的可靠性。
具体而言，作为具有过剩氧区域的绝缘体，优选使用通过加热使一部分的氧脱离的氧化物材料。通过加热使氧脱离的氧化物是指在TDS中换算为氧原子的氧的脱离量为1.0×1018atoms/cm3以上，优选为3.0×1020atoms/cm3以上的氧化物膜。注意，进行上述TDS时的膜的表面温度优选在100℃以上且700℃以下，或者100℃以上且500℃以下的范围内。
例如，作为这种材料，优选使用包含氧化硅或氧氮化硅的材料。另外，也可以使用金属氧化物。注意，在本说明书中，“氧氮化硅”是指在其组成中氧含量多于氮含量的材料，而“氮氧化硅”是指在其组成中氮含量多于氧含量的材料。
覆盖晶体管3200的绝缘体3280也可以被用作覆盖其下方的凹凸形状的平坦化膜。在绝缘体3280上依次层叠有绝缘体3282及绝缘体3284。
作为绝缘体3282和绝缘体3284中的一个或全部优选使用对氧或氢具有阻挡性的物质。因此，绝缘体3282可以使用与用于形成绝缘体3212的材料同样的材料形成。绝缘体3284可以使用与用于形成绝缘体3212的材料同样的绝缘体。另外，绝缘体3284可以使用与用于形成绝缘体3216的材料同样的材料。
例如，当以具有叠层结构的方式形成导电体3285时，导电体3285优选包含耐氧化性高的导电体。尤其优选的是，在与具有过剩氧区域的绝缘体3280接触的区域中包含耐氧化性高的导电体。通过采用该结构，可以抑制过剩氧从绝缘体3280被吸收到导电体3285中。另外，导电体3285优选包含对氢具有阻挡性的导电体。尤其是，通过在与具有过剩氧区域的绝缘体3280接触的区域中包含对氢等杂质具有阻挡性的导电体，可以抑制导电体3285中的杂质及导电体3285的一部分扩散或成为来自外部的杂质的扩散路径。
在导电体3112上隔着绝缘体3130、绝缘体3132及绝缘体3134设置导电体3116。注意，导电体3116可以使用金属材料、合金材料、金属氧化物材料等导电材料形成。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。当与导电体等其他结构同时形成该导电体3116时，使用低电阻金属材料的Cu(铜)或Al(铝)等即可。
如图68所示，隔着绝缘体3130、绝缘体3132及绝缘体3134覆盖导电体3112的顶面及侧面地设置导电体3116。也就是说，因为在导电体3112的侧面也形成电容，可以增大电容器的每投影面积的容量。因此，可以实现半导体装置的小面积化、高集成化以及微型化。
在导电体3116及绝缘体3134上设置绝缘体3150。绝缘体3150可以使用与绝缘体3320同样的材料形成。覆盖电容器3100的绝缘体3150可以被用作覆盖其下方的凹凸形状的平坦化膜。
注意，在该结构中，优选的是，在形成导电体3112时去除绝缘体3284的顶面以使所去除的厚度大于绝缘体3130、绝缘体3132及绝缘体3134的总厚度。例如，通过进行过蚀刻处理，可以同时去除绝缘体3284的一部分。另外，通过利用过蚀刻处理形成导电体3112等，可以以不残留蚀刻残渣的方式进行蚀刻。
通过在该蚀刻处理的中途切换蚀刻气体的种类，可以高效地去除绝缘体3284的一部分。
例如，也可以在形成导电体3112及导电体3287之后，以导电体3112及导电体3287为硬掩模去除绝缘体3284的一部分。
在形成导电体3112之后，也可以对导电体3112的表面进行清洗处理。通过进行清洗处理，可以去除蚀刻残渣等。
在本结构中，晶体管3200及包含过剩氧区域的绝缘体3216也可以位于绝缘体3212和绝缘体3272之间。绝缘体3212及绝缘体3272具有抑制氧或氢及水等杂质的扩散的阻挡性。
因此，可以抑制从绝缘体3216及晶体管3200释放的氧扩散到形成有电容器3100或晶体管3300的层中。或者，可以抑制氢及水等杂质从绝缘体3272的上方的层及绝缘体3212的下方的层扩散到晶体管3200中。
就是说，可以将氧从绝缘体3216的过剩氧区域高效地供应到晶体管3200中的其中形成沟道的氧化物，而可以减少氧空位。另外，可以防止由于杂质而在晶体管3200中的其中形成沟道的氧化物中形成氧空位。因此，可以将晶体管3200中的其中形成沟道的氧化物形成为缺陷态密度低且特性稳定的氧化物半导体。就是说，在抑制晶体管3200的电特性变动的同时，可以提高可靠性。
通过采用该结构，可以严密地密封晶体管3200与绝缘体3280。因此，可以将晶体管3200中的其中形成沟道的氧化物形成为缺陷态密度低且特性稳定的氧化物半导体。就是说，在抑制晶体管3200的电特性变动的同时，可以提高可靠性。
<变形例子>
图69示出本实施方式的一个变形例子。图69与图68之间的不同之处在于晶体管3300的结构。
在图69所示的晶体管3300中，形成沟道的半导体区域3312(衬底3311的一部分)具有凸形状。另外，以隔着绝缘体3314覆盖半导体区域3312的顶面及侧面的方式设置导电体3316。注意，导电体3316可以使用调整功函数的材料形成。因为利用半导体衬底的凸部，所以具有这种结构的晶体管3300也被称为FIN型晶体管。另外，也可以以与凸部的上表面接触的方式具有用作用来形成凸部的掩模的绝缘体。虽然在此示出对半导体衬底的一部分进行加工来形成凸部的情况，但是也可以对SOI衬底进行加工来形成具有凸部的半导体膜。
以上是结构例子的说明。通过采用本结构，可以在使用具有包含氧化物半导体的晶体管的半导体装置中抑制电特性变动的同时提高可靠性。另外，可以提供一种通态电流高的包含氧化物半导体的晶体管。此外，可以提供一种关态电流低的包含氧化物半导体的晶体管。另外，可以提供一种功耗得到减少的半导体装置。
(实施方式7)
在本实施方式中，对使用根据本发明的一个实施方式的晶体管等的半导体装置的电路的例子进行说明。
<电路>
参照图70及图71对包括根据本发明的一个实施方式的晶体管等的半导体装置的电路的例子进行说明。
<存储装置1>
图70中的半导体装置与上述实施方式所说明的半导体装置之间的不同之处在于包括晶体管3400及第六布线3006。在此情况下也可以通过与上述实施方式所示的半导体装置相同的工作进行信息的写入及保持工作。作为晶体管3400，可以使用与上述晶体管3300同样的晶体管。
第六布线3006与晶体管3400的栅极电连接，晶体管3400的源极和漏极中的一个与晶体管3300的漏极电连接，晶体管3400的源极和漏极中的另一个与第三布线3003电连接。
<存储装置2>
参照图71所示的电路图对半导体装置(存储装置)的变形例子进行说明。
图71所示的半导体装置包括晶体管4100至晶体管4400、电容器4500及电容器4600。在此，作为晶体管4100可以使用与上述晶体管3300同样的晶体管，作为晶体管4200至4400可以使用与上述晶体管3200同样的晶体管。在此，作为电容器4500及电容器4600，可以使用与上述电容器3100同样的电容器。注意，虽然在图71中省略示出，但是多个该图71所示的半导体装置被设置为矩阵状。图71所示的半导体装置可以根据供应到布线4001、布线4003、布线4005至4009的信号或电位而控制数据电压的写入及读出。
晶体管4100的源极和漏极中的一个连接于布线4003。晶体管4100的源极和漏极中的另一个连接于布线4001。虽然在图71中示出晶体管4100为p沟道晶体管的情况，但是该晶体管4100也可以为n沟道晶体管。
图71中的半导体装置包括两个数据保持部。例如，第一数据保持部在连接于节点FG1的晶体管4400的源极和漏极中的一个、电容器4600的一个电极以及晶体管4200的源极和漏极中的一个之间保持电荷。第二数据保持部在连接于节点FG2的晶体管4100的栅极、晶体管4200的源极和漏极中的另一个、晶体管4300的源极和漏极中的一个以及电容器4500的一个电极之间保持电荷。
晶体管4300的源极和漏极中的另一个连接于布线4003。晶体管4400的源极和漏极中的另一个连接于布线4001。晶体管4400的栅极连接于布线4005。晶体管4200的栅极连接于布线4006。晶体管4300的栅极连接于布线4007。电容器4600的另一个电极连接于布线4008。电容器4500的另一个电极连接于布线4009。
晶体管4200、4300及4400各自具有控制数据电压的写入及电荷的保持的开关的功能。注意，作为晶体管4200、4300及4400优选各自使用在非导通状态下流过源极与漏极之间的电流(关态电流)较低的晶体管。作为关态电流较低的晶体管的例子，优选使用在其沟道形成区域中包括氧化物半导体的晶体管(OS晶体管)。OS晶体管具有如下优点：关态电流较低、可以以与包含硅的晶体管重叠的方式制造等。虽然在图71中示出晶体管4200、4300及4400为n沟道晶体管的情况，但是该晶体管4200、4300及4400也可以为p沟道晶体管。
即便晶体管4200、晶体管4300及晶体管4400是包括氧化物半导体的晶体管，也优选将该晶体管4200及晶体管4300设置在与晶体管4400不同的层中。也就是说，在图71所示的半导体装置中，优选层叠晶体管4100、晶体管4200、晶体管4300以及晶体管4400。优选层叠包括晶体管的层。换言之，通过实现晶体管的集成化，能够缩小电路面积，而能够实现半导体装置的小型化。
接着，说明对图71所示的半导体装置进行的数据写入工作。
首先，说明对连接于节点FG1的数据保持部进行的数据电压的写入工作(以下称为写入工作1)。以下，写入到连接于节点FG1的数据保持部的数据电压为VD1，而晶体管4100的阈值电压为Vth。
在写入工作1中，在将布线4003的电位设定为VD1并将布线4001的电位设定为接地电位之后，使布线4001处于电浮动状态。将布线4005及4006的电位设定为高电平。将布线4007至4009的电位设定为低电平。然后，处于电浮动状态的节点FG2的电位上升，电流流过晶体管4100。通过电流流过，布线4001的电位上升。晶体管4400及晶体管4200成为导通状态。因此，随着布线4001的电位上升，节点FG1及FG2的电位就上升。当节点FG2的电位上升而晶体管4100的栅极与源极之间的电压(Vgs)成为晶体管4100的阈值电压Vth时，流过晶体管4100中的电流变小。因此，布线4001、节点FG1及FG2的电位上升停止，而节点FG1及FG2的电位被固定为比VD1低出Vth的“VD1-Vth”。
也就是说，当电流流过晶体管4100时，施加到布线4003的VD1被施加到布线4001，而节点FG1及FG2的电位上升。当由于电位的上升而节点FG2的电位成为“VD1-Vth”时，晶体管4100的Vgs成为Vth，所以电流停止。
接着，说明对连接于节点FG2的数据保持部进行的数据电压的写入工作(以下称为写入工作2)。在该说明中，写入到连接于节点FG2的数据保持部的数据电压为VD2。
在写入工作2中，在将布线4001的电位设定为VD2并将布线4003的电位设定为接地电位之后，使布线4003处于电浮动状态。将布线4007的电位设定为高电平。将布线4005、4006、4008及4009的电位设定为低电平。将晶体管4300处于导通状态，而将布线4003的电位设定为低电平。因此，节点FG2的电位也降低到低电平，而电流流过晶体管4100。通过电流流过，布线4003的电位上升。晶体管4300成为导通状态。因此，随着布线4003的电位上升，节点FG2的电位就上升。当节点FG2的电位上升而晶体管4100的Vgs成为晶体管4100的Vth时，流过晶体管4100中的电流变小。因此，布线4003及FG2的电位的上升停止，而FG2的电位被固定为比VD2低出Vth的“VD2-Vth”。
也就是说，当电流流过晶体管4100时，施加到布线4001的VD2被施加到布线4003，而节点FG2的电位上升。当由于电位的上升而节点FG2的电位成为“VD2-Vth”时，晶体管4100的Vgs成为Vth，所以电流停止。此时，晶体管4200和4400都处于非导通状态，而节点FG1的电位保持在写入工作1中写入的“VD1-Vth”。
在图71所示的半导体装置中，在将数据电压写入到多个数据保持部之后，将布线4009的电位设定为高电平，而使节点FG1及FG2的电位上升。然后，使各晶体管处于非导通状态以停止电荷移动，来保持所写入的数据电压。
通过如上所述的对节点FG1及FG2进行数据电压的写入工作，可以将数据电压保持在多个数据保持部。虽然作为所写入的电位的例子举出了“VD1-Vth”及“VD2-Vth”，但是这些电位是对应于多值的数据的数据电压。因此，当在各数据保持部中保持4位的数据时，可能会得到16个值的“VD1-Vth”及16个值的“VD2-Vth”。
接着，说明对图71所示的半导体装置进行的数据读出工作。
首先，说明从连接于节点FG2的数据保持部读出数据电压的工作(以下称为读出工作1)。
在读出工作1中，对预充电后处于电浮动状态的布线4003进行放电。将布线4005至4008的电位设定为低电平。当将布线4009的电位设定为低电平时，使处于电浮动状态的节点FG2的电位为“VD2-Vth”。当节点FG2的电位降低时，电流流过晶体管4100。通过电流流过，电浮动状态的布线4003的电位降低。随着布线4003的电位的降低，晶体管4100的Vgs就变小。当晶体管4100的Vgs成为晶体管4100的Vth时，流过晶体管4100的电流变小。也就是说，布线4003的电位成为比节点FG2的电位“VD2-Vth”高出Vth的值的“VD2”。该布线4003的电位对应于连接到节点FG2的数据保持部的数据电压。对所读出的模拟值的数据电压进行A/D转换，以取得连接于节点FG2的数据保持部的数据。
也就是说，使经预充电后的布线4003成为浮动状态，而将布线4009的电位从高电平换到低电平，由此电流流过晶体管4100。当电流流过时，处于浮动状态的布线4003的电位降低而成为“VD2”。在晶体管4100中，由于节点FG2的“VD2-Vth”与布线4003的“VD2”之间的Vgs成为Vth，因此电流停止。然后，在写入工作2中写入的VD2被读出到布线4003。
在取得连接于节点FG2的数据保持部的数据之后，使晶体管4300处于导通状态，而使节点FG2的“VD2-Vth”放电。
接着，将保持在节点FG1的电荷分配在节点FG1及节点FG2，而将连接于节点FG1的数据保持部的数据电压移动到连接于节点FG2的数据保持部。将布线4001及4003的电位设定为低电平。将布线4006的电位设定为高电平。将布线4005、布线4007至4009的电位设定为低电平。当使晶体管4200处于导通状态时，节点FG1的电荷被分配在节点FG1与节点FG2之间。
在此，电荷分配后的电位从所写入的电位“VD1-Vth”降低。因此，电容器4600的电容值优选大于电容器4500的电容值。或者，写入到节点FG1的电位“VD1-Vth”优选大于表示相同的数据的电位“VD2-Vth”。如此，通过改变电容值的比例而使预先写入的电位变大，可以抑制电荷分配后的电位下降。关于电荷分配所引起的电位变动，将在后面进行说明。
接着，说明从连接于节点FG1的数据保持部读出数据电压的工作(以下称为读出工作2)。
在读出工作2中，对预充电后处于电浮动状态的布线4003进行放电。将布线4005至4008的电位设定为低电平。布线4009的电位在预充电时被设定为高电平，之后被设定为低电平。当将布线4009的电位设定为低电平时，使处于电浮动状态的节点FG2的电位成为电位“VD1-Vth”。当节点FG2的电位降低时，电流流过晶体管4100。通过电流流过，电浮动状态的布线4003的电位降低。随着布线4003的电位的降低，晶体管4100的Vgs就变小。当晶体管4100的Vgs成为晶体管4100的Vth时，流过晶体管4100的电流变小。也就是说，布线4003的电位成为比节点FG2的电位“VD1-Vth”高出Vth的值的“VD1”。该布线4003的电位对应于连接到节点FG1的数据保持部的数据电压。对所读出的模拟值的数据电压进行A/D转换，以取得连接于节点FG1的数据保持部的数据。以上是从连接于节点FG1的数据保持部读出数据电压的工作。
也就是说，使经预充电后的布线4003成为浮动状态，而将布线4009的电位从高电平换到低电平，由此电流流过晶体管4100。当电流流过时，处于浮动状态的布线4003的电位降低而成为VD1。在晶体管4100中，由于节点FG2的“VD1-Vth”与布线4003的“VD1”之间的Vgs成为Vth，因此电流停止。然后，在写入工作1中写入的“VD1”被读出到布线4003。
通过如上所述的对节点FG1及FG2进行数据电压的读出工作，可以从多个数据保持部读出数据电压。例如，通过在节点FG1及节点FG2的每一个中保持4位(16个值)的数据，总共可以保持8位(256个值)的数据。虽然在图71所示的结构中设置有第一层4021至第三层4023，但是通过形成更多的层，能够实现存储容量的增大而无需增加半导体装置的面积。
注意，所读出的电位可以作为比所写入的数据电压高出Vth的电压被读出。因此，可以通过抵消在写入工作中写入的“VD1-Vth”或“VD2-Vth”的Vth而读出。其结果是，在可以提高每存储单元的存储容量的同时，还可以将所读出的数据接近于正确的数据，所以可以实现较高的数据可靠性。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而实施。
(实施方式8)
在本实施方式中，参照图72A至图72C、图73A至图73C、图74A及图74B以及图75A及图75B对能够应用上述实施方式所说明的OS晶体管的电路结构的一个例子进行说明。
图72A示出反相器的电路图。反相器5800将供应到输入端子IN的信号的逻辑被反转的信号从输出端子OUT输出。反相器5800包括多个OS晶体管。信号SBG是能够切换OS晶体管的电特性的信号。
图72B示出反相器5800的一个例子。反相器5800包括OS晶体管5810及OS晶体管5820。反相器5800可以使用n沟道型晶体管，所以与使用CMOS(Complementary Metal OxideSemiconductor：互补金属氧化物半导体)制造反相器(CMOS反相器)的情况相比，可以以低成本制造反相器5800。
注意，本发明的晶体管3200可以被用作OS晶体管5810。
注意，包括OS晶体管的反相器5800也可以设置在包括Si晶体管的CMOS上。因为反相器5800可以与CMOS电路重叠，所以可以抑制追加反相器5800导致的电路面积的增大。
OS晶体管5810、5820各自包括被用作前栅极的第一栅极、被用作背栅极的第二栅极、被用作源极和漏极中的一个的第一端子以及被用作源极和漏极中的另一个的第二端子。
OS晶体管5810的第一栅极与第二端子连接。OS晶体管5810的第二栅极与供应信号SBG的布线连接。OS晶体管5810的第一端子与供应电压VDD的布线连接。OS晶体管5810的第二端子与输出端子OUT连接。
OS晶体管5820的第一栅极与输入端子IN连接。OS晶体管5820的第二栅极与输入端子IN连接。OS晶体管5820的第一端子与输出端子OUT连接。OS晶体管5820的第二端子与供应电压VSS的布线连接。
图72C是说明反相器5800的工作的时序图。图72C的时序图示出输入端子IN的信号波形、输出端子OUT的信号波形、信号SBG的信号波形以及OS晶体管5810(FET5810)的阈值电压的变化。
通过将信号SBG施加到OS晶体管5810的第二栅极，可以控制OS晶体管5810的阈值电压。
信号SBG具有用来使阈值电压向负方向漂移的电压VBG_A以及用来使阈值电压向正方向漂移的电压VBG_B。当对第二栅极施加电压VBG_A时，可以使OS晶体管5810的阈值电压向负方向漂移而成为阈值电压VTH_A。通过对第二栅极施加电压VBG_B，可以使OS晶体管5810的阈值电压向正方向漂移而成为阈值电压VTH_B。
为了使上述说明可视化，图73A示出晶体管的电特性之一的Vg-Id曲线。
当将第二栅极的电压提高到电压VBG_A时，可以将示出上述OS晶体管5810的电特性的曲线向图73A中的以虚线5840表示的曲线漂移。当将第二栅极的电压降低到电压VBG_B时，可以将示出上述OS晶体管5810的电特性的曲线向图73A中的以实线5841表示的曲线漂移。通过将信号SBG切换为电压VBG_A或电压VBG_B，如图73A所示，可以使OS晶体管5810的阈值电压向正方向漂移或向负方向漂移。
通过使阈值电压向正方向漂移而成为阈值电压VTH_B，可以使OS晶体管5810处于电流不容易流过的状态。图73B视觉性地示出此时的状态。如图73B所示，可以使流过OS晶体管5810的电流IB极低。因此，在施加到输入端子IN的信号为高电平而OS晶体管5820成为开启状态(ON)时，可以急剧降低输出端子OUT的电压。
如图73B所示，可以使OS晶体管5810处于电流不容易流过的状态，所以可以在图72C所示的时序图中使输出端子的信号波形5831产生急剧的变化。因为可以减少流过供应电压VDD的布线与供应电压VSS的布线之间的贯通电流，所以可以以低功耗进行工作。
通过使阈值电压向负方向漂移而成为阈值电压VTH_A，可以使OS晶体管5810处于电流容易流过的状态。图73C视觉性地示出此时的状态。如图73C所示，可以将此时流过的电流IA设定为至少高于电流IB的值。因此，在施加到输入端子IN的信号为低电平而OS晶体管5820成为关闭状态(OFF)时，可以急剧提高输出端子OUT的电压。
如图73C所示，可以使OS晶体管5810处于电流容易流过的状态，所以可以在图72C所示的时序图中使输出端子的信号波形5832产生急剧的变化。
注意，信号SBG对OS晶体管5810的阈值电压的控制优选在切换OS晶体管5820的状态之前，即在时刻T1或T2之前进行。例如，如图72C所示，优选在将施加到输入端子IN的信号切换为高电平的时刻T1之前将OS晶体管5810的阈值电压从阈值电压VTH_A切换为阈值电压VTH_B。另外，如图72C所示，优选在将施加到输入端子IN的信号切换为低电平的时刻T2之前将OS晶体管5810的阈值电压从阈值电压VTH_B切换为阈值电压VTH_A。
虽然图72C的时序图示出根据施加到输入端子IN的信号切换信号SBG的结构，但是也可以采用别的结构。例如，可以采用使处于浮动状态的OS晶体管5810的第二栅极保持用来控制阈值电压的电压的结构。图74A示出该电路结构的一个例子。
在图74A中，除了图72B所示的电路结构之外还包括OS晶体管5850。OS晶体管5850的第一端子与OS晶体管5810的第二栅极连接。OS晶体管5850的第二端子与供应电压VBG_B(或电压VBG_A)的布线连接。OS晶体管5850的第一栅极与供应信号SF的布线连接。OS晶体管5850的第二栅极与供应电压VBG_B(或电压VBG_A)的布线连接。
参照图74B的时序图对图74A中的电路结构的工作进行说明。
在将施加到输入端子IN的信号的电平切换为高电平的时刻T3之前，将用来控制OS晶体管5810的阈值电压的电压施加到OS晶体管5810的第二栅极。将信号SF设定为高电平而OS晶体管5850成为开启状态，对节点NBG施加用来控制阈值电压的电压VBG_B。
在节点NBG成为电压VBG_B之后，使OS晶体管5850处于关闭状态。因为OS晶体管5850的关态电流极低，所以通过使OS晶体管5850维持关闭状态，可以使节点NBG成为非常近于浮动状态的状态，而保持节点NBG所保持的电压VBG_B。因此，对OS晶体管5850的第二栅极施加电压VBG_B的工作的次数减少，所以可以减少改写电压VBG_B所需要的功耗。
虽然在图72B及图74A的电路结构中都示出通过外部控制对OS晶体管5810的第二栅极施加电压的结构，但是也可以采用别的结构。例如，也可以采用基于施加到输入端子IN的信号生成用来控制阈值电压的电压而将其施加到OS晶体管5810的第二栅极的结构。图75A示出该电路结构的一个例子。
图75A示出在图72B所示的电路结构中的输入端子IN与OS晶体管5810的第二栅极之间追加CMOS反相器5860的结构。CMOS反相器5860的输入端子与输入端子IN连接。CMOS反相器5860的输出端子与OS晶体管5810的第二栅极连接。
参照图75B的时序图对图75A中的电路结构的工作进行说明。图75B的时序图示出输入端子IN的信号波形、输出端子OUT的信号波形、CMOS反相器5860的输出波形IN_B以及OS晶体管5810(FET5810)的阈值电压的变化。
作为使施加到输入端子IN的信号的逻辑反转的信号的输出波形IN_B可以被用作用来控制OS晶体管5810的阈值电压的信号。因此，如图72A至图72C所说明，可以控制OS晶体管5810的阈值电压。例如，在图75B所示的时刻T4，施加到输入端子IN的信号为高电平而OS晶体管5820成为开启状态。此时，输出波形IN_B为低电平。因此，可以使OS晶体管5810处于电流不容易流过的状态，所以可以急剧降低输出端子OUT的电压。
另外，在图75B所示的时刻T5，施加到输入端子IN的信号为低电平而OS晶体管5820成为关闭状态。此时，输出波形IN_B为高电平。因此，可以使OS晶体管5810处于电流容易流过的状态，所以可以急剧提高输出端子OUT的电压。
如上所述，在本实施方式的包括OS晶体管的反相器的结构中，根据输入端子IN的信号的逻辑而切换背栅极的电压。通过采用该结构，可以控制OS晶体管的阈值电压。通过根据施加到输入端子IN的信号控制OS晶体管的阈值电压，可以使输出端子OUT的电压产生急剧的变化。另外，可以减少供应电源电压的布线之间的贯通电流。因此，可以实现低功耗化。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而实施。
(实施方式9)
在本实施方式中，参照图76A至图76E、图77A及图77B、图78A及图78B、图79A至图79C、图80A及图80B、图81A至图81C以及图82A及图82B对具有多个上述实施方式所说明的包括OS晶体管的电路的半导体装置的例子进行说明。
图76A是半导体装置5900的框图。半导体装置5900包括电源电路5901、电路5902、电压生成电路5903、电路5904、电压生成电路5905及电路5906。
电源电路5901是生成基准电位VORG的电路。电压VORG不局限于一个电压，也可以为多个电压。电压VORG是可以基于从半导体装置5900的外部被施加的电压V0而生成的。半导体装置5900可以基于从外部被施加的一个电源电压而生成电压VORG。因此，即使不从外部输入多个电源电压，半导体装置5900也可以工作。
电路5902、5904及5906基于不同的电源电压而工作。例如，电路5902的电源电压是基于电压VORG和电压VSS(VORG>VSS)而被施加的电压。例如，电路5904的电源电压是基于电压VPOG和电压VSS(VPOG>VORG)而被施加的电压。例如，电路5906的电源电压是基于电压VORG和电压VSS和电压VNEG(VORG>VSS>VNEG)而被施加的电压。当将电压VSS设定为与接地(GND)电位同等的电位时，可以减少电源电路5901生成的电压的种类。
电压生成电路5903是生成电压VPOG的电路。电压生成电路5903可以基于从电源电路5901被施加的电压VORG而生成电压VPOG。因此，包括电路5904的半导体装置5900可以基于从外部被施加的一个电源电压而工作。
电压生成电路5905是生成电压VNEG的电路。电压生成电路5905可以基于从电源电路5901被施加的电压VORG而生成电压VNEG。因此，包括电路5906的半导体装置5900可以基于从外部被施加的一个电源电压而工作。
图76B是基于电压VPOG而工作的电路5904的一个例子，图76C是用来使电路5904工作的信号波形的一个例子。
图76B示出晶体管5911。施加到晶体管5911的栅极的信号例如基于电压VPOG和电压VSS而生成。该信号在进行使晶体管5911成为导通状态的工作时基于电压VPOG而生成，在进行使其成为非导通状态的工作时基于电压VSS而生成。如图76C所示，电压VPOG高于电压VORG。因此，晶体管5911可以更确实地使源极(S)与漏极(D)之间成为导通状态。其结果，可以实现误动作得到减少的电路5904。
图76D是基于电压VNEG而工作的电路5906的一个例子，图76E是用来使电路5906工作的信号波形的一个例子。
图76D示出具有背栅极的晶体管5912。施加到晶体管5912的栅极的信号例如基于电压VORG和电压VSS而生成。该信号在进行使晶体管5911成为导通状态的工作时基于电压VORG而生成，且在进行使其成为非导通状态的工作时基于电压VSS而生成。施加到晶体管5912的背栅极的信号基于电压VNEG而生成。如图76E所示，电压VNEG低于电压VSS(GND)。因此，可以使晶体管5912的阈值电压向正方向漂移。所以，可以更确实地使晶体管5912成为非导通状态，由此可以减少流过源极(S)与漏极(D)之间的电流。其结果，可以实现误动作得到减少且功耗低的电路5906。
电压VNEG也可以直接被施加到晶体管5912的背栅极。或者，可以基于电压VORG和电压VNEG生成施加到晶体管5912的栅极的信号，而将该信号施加到晶体管5912的背栅极。
图77A和图77B示出图76D和图76E的变形例子。
在图77A所示的电路图中，在电压生成电路5905与电路5906之间包括能够通过控制电路5921控制其导通状态的晶体管5922。晶体管5922是n沟道型OS晶体管。控制电路5921所输出的控制信号SBG是控制晶体管5922的导通状态的信号。电路5906所包括的晶体管5912A、5912B是与晶体管5922相同的OS晶体管。
图77B的时序图示出控制信号SBG的电位变化及节点NBG的电位变化。节点NBG的电位变化示出晶体管5912A、5912B的背栅极的电位的状态。在控制信号SBG为高电平时，晶体管5922成为导通状态，节点NBG成为电压VNEG。然后，在控制信号SBG为低电平时，节点NBG处于电浮动状态。因为晶体管5922是OS晶体管，所以关态电流低。因此，即使节点NBG处于电浮动状态，也可以保持被施加的电压VNEG。
图78A示出能够应用于上述电压生成电路5903的电路结构的一个例子。图78A所示的电压生成电路5903是包括二极管D1至D5、电容器C1至C5及反相器INV的5级电荷泵。时钟信号CLK直接或者通过反相器INV被施加到电容器C1至C5。当反相器INV的电源电压基于电压VORG和电压VSS而被施加时，通过施加时钟信号CLK可以得到升压到电压VORG的5倍的正电压的电压VPOG。注意，二极管D1至D5的正向电压为0V。当改变电荷泵的级数时，可以得到所希望的电压VPOG。
图78B示出能够应用于上述电压生成电路5905的电路结构的一个例子。图78B所示的电压生成电路5905是包括二极管D1至D5、电容器C1至C5及反相器INV的4级电荷泵。时钟信号CLK直接或者通过反相器INV被施加到电容器C1至C5。当反相器INV的电源电压基于电压VORG和电压VSS而被施加时，通过施加时钟信号CLK可以得到从GND(即电压VSS)降压到电压VORG的4倍的负电压的电压VNEG。注意，二极管D1至D5的正向电压为0V。当改变电荷泵的级数时，可以得到所希望的电压VNEG。
上述电压生成电路5903的电路结构不局限于图78A所示的电路图的结构。图79A至图79C、图80A和图80B示出电压生成电路5903的变形例子。
图79A所示的电压生成电路5903A包括晶体管M1至M10、电容器C11至C14以及反相器INV1。时钟信号CLK直接或通过反相器INV1被供应到晶体管M1至M10的栅极。通过施加时钟信号CLK可以得到升压到电压VORG的4倍的正电压的电压VPOG。当改变电荷泵的级数时，可以得到所希望的电压VPOG。在图79A所示的电压生成电路5903A中，当晶体管M1至M10为OS晶体管时可以减少晶体管M1至M10的关态电流，而可以抑制保持在电容器C11至C14中的电荷的泄漏。因此，可以将电压VORG高效地升压到电压VPOG。
图79B所示的电压生成电路5903B包括晶体管M11至M14、电容器C15、C16以及反相器INV2。时钟信号CLK直接或通过反相器INV2被供应到晶体管M11至M14的栅极。通过施加时钟信号CLK可以得到升压到电压VORG的2倍的正电压的电压VPOG。在图79B所示的电压生成电路5903B中，当晶体管M11至M14为OS晶体管时可以减少晶体管M11至M14的关态电流，而可以抑制保持在电容器C15、C16中的电荷的泄漏。因此，可以将电压VORG高效地升压到电压VPOG。
图79C中的电压生成电路5903C包括电感器I11、晶体管M15、二极管D6及电容器C17。晶体管M15的导通状态被控制信号EN控制。可以得到通过控制信号EN使电压VORG升压的电压VPOG。因为在图79C所示的电压生成电路5903C中使用电感器I11进行升压，所以可以以高转换效率进行升压。
图80A中的电压生成电路5903D的结构相当于在图78A中的电压生成电路5903中设置二极管连接的晶体管M16至M20代替二极管D1至D5的结构。在图80A中的电压生成电路5903D中，当晶体管M16至M20为OS晶体管时可以减少晶体管M16至M20的关态电流，而可以抑制保持在电容器C1至C5中的电荷的泄漏。因此，可以将电压VORG高效地升压到电压VPOG。
图80B中的电压生成电路5903E的结构相当于在图80A所示的电压生成电路5903D中设置包括背栅极的晶体管M21至M25代替晶体管M16至M20的结构。因为在图80B所示的电压生成电路5903E中，可以对背栅极施加与栅极相同的电压，所以可以增大流过晶体管的电流的量。因此，可以将电压VORG高效地升压到电压VPOG。
注意，电压生成电路5903的变形例子也可以应用于图78B所示的电压生成电路5905。图81A至图81C、图82A和图82B示出此时的电路图的结构。在图81A所示的电压生成电路5905A中，可以得到通过时钟信号CLK从电压VSS降压到电压VORG的3倍的负电压的电压VNEG。在图81B所示的电压生成电路5905B中，可以得到通过时钟信号CLK从电压VSS降压到电压VORG的2倍的负电压的电压VNEG。
图81A至图81C、图82A和图82B所示的电压生成电路5905A至5905E的结构相当于在图79A至图79C、图80A和图80B所示的电压生成电路5903A至5903E中改变施加到各布线的电压或者改变元件的配置的结构。与电压生成电路5903A至5903E同样，在图81A至图81C、图82A和图82B所示的电压生成电路5905A至5905E中可以将电压VSS高效地降压到电压VNEG。
如上所述，在本实施方式的结构的任一个中，可以在半导体装置内部生成包括在该半导体装置中的电路所需要的电压。因此，可以减少从半导体装置的外部被施加的电源电压的种类。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而实施。
(实施方式10)
在本实施方式中，对包括本发明的一个实施方式的晶体管及上述存储装置等半导体装置的CPU的例子进行说明。
<CPU的结构>
图83所示的半导体装置5400包括CPU核5401、电源管理单元5421及外围电路5422。电源管理单元5421包括功率控制器5402及功率开关5403。外围电路5422包括具有高速缓冲存储器的高速缓存5404、总线接口(BUS I/F)5405及调试接口(Debug I/F)5406。CPU核5401包括数据总线5423、控制装置5407、PC(程序计数器)5408、流水线寄存器5409、流水线寄存器5410、ALU(Arithmetic logic unit：算术逻辑单元)5411及寄存器堆5412。经过数据总线5423进行CPU核5401与高速缓存5404等外围电路5422之间的数据的发送和接收。
半导体装置(单元)可以被用于功率控制器5402、控制装置5407等的很多逻辑电路。尤其是，该半导体装置(单元)可以被用于能够使用标准单元构成的所有逻辑电路。其结果是，可以提供一种小型的半导体装置5400。另外，可以提供一种能够减少功耗的半导体装置5400。此外，可以提供一种能够提高工作速度的半导体装置5400。另外，可以提供一种能够减少电源电压的变动的半导体装置5400。
当将p沟道型Si晶体管、上述实施方式所记载的在沟道形成区域中包含氧化物半导体(优选为包含In、Ga及Zn的氧化物)的晶体管用于半导体装置(单元)，并且将该半导体装置(单元)用于半导体装置5400中时，可以提供一种小型的半导体装置5400。另外，可以提供一种能够减少功耗的半导体装置5400。此外，可以提供一种能够提高工作速度的半导体装置5400。尤其是，当作为Si晶体管只采用p沟道晶体管时，可以降低制造成本。
控制装置5407通过对PC5408、流水线寄存器5409、流水线寄存器5410、ALU5411、寄存器堆5412、高速缓存5404、总线接口5405、调试接口5406及功率控制器5402的工作进行整体控制，能够将被输入的应用软件等程序所包含的指令解码并执行。
ALU5411具有进行四则运算及逻辑运算等各种运算处理的功能。
高速缓存5404具有暂时储存使用次数多的数据的功能。PC5408是具有储存接下来执行的指令的地址的功能的寄存器。注意，虽然在图83中未图示，但是高速缓存5404还设置有控制高速缓冲存储器的工作的高速缓存控制器。
流水线寄存器5409具有暂时储存指令数据的功能。
寄存器堆5412具有包括常用寄存器的多个寄存器，而可以储存从主存储器读出的数据或者由ALU5411的运算处理的结果得出的数据等。
流水线寄存器5410具有暂时储存用于ALU5411的运算处理的数据或者由ALU5411的运算处理的结果得出的数据等的功能。
总线接口5405具有半导体装置5400与位于半导体装置5400的外部的各种装置之间的数据的路径的功能。调试接口5406具有用来将控制调试的指令输入到半导体装置5400的信号的路径的功能。
功率开关5403具有控制对半导体装置5400所包括的功率控制器5402以外的各种电路供应电源电压的功能。上述各种电路分别属于几个电源定域，属于同一电源定域的各种电路被功率开关5403控制是否供应电源电压。另外，功率控制器5402具有控制功率开关5403的工作的功能。
通过具有上述结构，半导体装置5400能够进行电源门控。对电源门控的工作流程的一个例子进行说明。
首先，CPU核5401将停止供应电源电压的时机设定在功率控制器5402的寄存器中。接着，从CPU核5401对功率控制器5402发送开始进行电源门控的指令。接着，半导体装置5400内的各种寄存器及高速缓存5404开始进行数据的备份。接着，利用功率开关5403停止对半导体装置5400所包括的功率控制器5402以外的各种电路的电源电压供应。接着，通过对功率控制器5402输入中断信号，开始对半导体装置5400所包括的各种电路的电源电压供应。注意，也可以对功率控制器5402设置计数器，不依靠输入中断信号而利用该计数器来决定开始供应电源电压的时机。接着，各种寄存器及高速缓存5404开始进行数据的恢复。接着，再次开始执行控制装置5407中的指令。
在处理器整体或者处理器所包括的一个或多个逻辑电路中能够进行这种电源门控。另外，即使在较短的时间内也可以停止供应电力。因此，可以以空间上或时间上微细的粒度减少功耗。
在进行电源门控时，优选在较短的期间中将CPU核5401或外围电路5422所保持的数据备份。由此，可以在较短的期间中进行电源的开启或关闭，从而可以实现低功耗化。
为了在较短的期间中将CPU核5401或外围电路5422所保持的数据备份，触发器电路优选在其电路内进行数据备份(将其称为能够备份的触发器电路)。另外，SRAM单元优选在单元内进行数据备份(将其称为能够备份的SRAM单元)。能够备份的触发器电路和SRAM单元优选包括在沟道形成区域中包含氧化物半导体(优选为包含In、Ga及Zn的氧化物)的晶体管。其结果是，晶体管具有低关态电流，由此能够备份的触发器电路或SRAM单元可以长期间保持数据而不需要电力供应。当晶体管的开关速度快时，能够备份的触发器电路和SRAM单元有时可以在较短的期间中进行数据备份及恢复。
参照图84对能够备份的触发器电路的例子进行说明。
图84所示的半导体装置5500是能够备份的触发器电路的一个例子。半导体装置5500包括第一存储电路5501、第二存储电路5502、第三存储电路5503以及读出电路5504。电位V1与电位V2的电位差作为电源电压被供应到半导体装置5500。电位V1和电位V2中的一个为高电平，另一个为低电平。下面，以电位V1为低电平而电位V2为高电平的情况为例，对半导体装置5500的结构例子进行说明。
第一存储电路5501具有在半导体装置5500被供应电源电压的期间中被输入包括数据的信号D时保持该数据的功能。而且，在半导体装置5500被供应电源电压的期间，从第一存储电路5501输出包括所保持的数据的信号Q。另一方面，在半导体装置5500没有被供应电源电压的期间中，第一存储电路5501不能保持数据。就是说，可以将第一存储电路5501称为易失性存储电路。
第二存储电路5502具有读取并储存(或备份)保持在第一存储电路5501中的数据的功能。第三存储电路5503具有读取并储存(或备份)保持在第二存储电路5502中的数据的功能。读出电路5504具有读取保持在第二存储电路5502或第三存储电路5503中的数据并将其储存(或恢复)在第一存储电路5501中的功能。
尤其是，第三存储电路5503具有即使在半导体装置5500没有被供应电源电压的期间中也读取并储存(或备份)保持在第二存储电路5502中的数据的功能。
如图84所示，第二存储电路5502包括晶体管5512及电容器5519。第三存储电路5503包括晶体管5513、晶体管5515以及电容器5520。读出电路5504包括晶体管5510、晶体管5518、晶体管5509以及晶体管5517。
晶体管5512具有将根据保持在第一存储电路5501中的数据的电荷充电到电容器5519并将该电荷从电容器5519放电的功能。晶体管5512优选将根据保持在第一存储电路5501中的数据的电荷高速地充电到电容器5519并将该电荷从电容器5519高速地放电。具体而言，晶体管5512优选在沟道形成区域中包含具有结晶性的硅(优选为多晶硅，更优选为单晶硅)。
晶体管5513的导通状态或非导通状态根据保持在电容器5519中的电荷被选择。晶体管5515具有在晶体管5513处于导通状态时将根据布线5544的电位的电荷充电到电容器5520并将该电荷从电容器5520放电的功能。优选晶体管5515的关态电流极低。具体而言，晶体管5515在沟道形成区域中包含氧化物半导体(优选为包含In、Ga及Zn的氧化物)。
以下，具体地说明各元件之间的连接关系。晶体管5512的源极和漏极中的一个与第一存储电路5501连接。晶体管5512的源极和漏极中的另一个与电容器5519的一个电极、晶体管5513的栅极及晶体管5518的栅极连接。电容器5519的另一个电极与布线5542连接。晶体管5513的源极和漏极中的一个与布线5544连接。晶体管5513的源极和漏极中的另一个与晶体管5515的源极和漏极中的一个连接。晶体管5515的源极和漏极中的另一个与电容器5520的一个电极及晶体管5510的栅极连接。电容器5520的另一个电极与布线5543连接。晶体管5510的源极和漏极中的一个与布线5541连接。晶体管5510的源极和漏极中的另一个与晶体管5518的源极和漏极中的一个连接。晶体管5518的源极和漏极中的另一个与晶体管5509的源极和漏极中的一个连接。晶体管5509的源极和漏极中的另一个与晶体管5517的源极和漏极中的一个及第一存储电路5501连接。晶体管5517的源极和漏极中的另一个与布线5540连接。在图84中，晶体管5509的栅极与晶体管5517的栅极连接，但是晶体管5509的栅极不一定必须与晶体管5517的栅极连接。
作为晶体管5515，可以使用上述实施方式所例示的晶体管。因为晶体管5515的关态电流低，所以半导体装置5500可以长期间保持数据而不需要电力供应。因为晶体管5515的开关特性良好，所以半导体装置5500可以高速地进行备份和恢复。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而实施。
(实施方式11)
在本实施方式中，对根据本发明的一个实施方式的半导体晶片、芯片及电子构件进行说明。
<半导体晶片、芯片>
图85A示出进行切割处理之前的衬底5711的俯视图。作为衬底5711，例如可以使用半导体衬底(也称为“半导体晶片”)。在衬底5711上设置有多个电路区域5712。在电路区域5712中，也可以设置根据本发明的一个实施方式的半导体装置、CPU、RF标签或图像传感器等。
多个电路区域5712的每一个都被分离区域5713围绕。分离线(也称为“切割线”)5714位于与分离区域5713重叠的位置上。通过沿着分离线5714切割衬底5711，可以从衬底5711切割出包括电路区域5712的芯片5715。图85B示出芯片5715的放大图。
另外，也可以在分离区域5713上设置导电层和半导体层。通过在分离区域5713上设置导电层和半导体层，可以缓和可能在切割工序中产生的ESD，而防止在切割工序中成品率下降。一般来说，为了冷却衬底、去除刨花、防止带电等，一边使溶解有碳酸气体等以降低了其电阻率的纯水流过切削部一边进行切割工序。通过在分离区域5713中设置导电层和半导体层，可以减少该纯水的使用量。因此，可以降低半导体装置的生产成本。另外，可以提高半导体装置的生产率。
作为设置在分离区域5713中的半导体层，优选使用带隙为2.5eV以上且4.2eV以下，优选为2.7eV以上且3.5eV以下的材料。通过使用这种材料，可以使所积蓄的电荷缓慢释放，所以可以抑制ESD导致的电荷的急剧的移动，而可以使静电损坏不容易产生。
<电子构件>
参照图86A及图86B对将芯片5715应用于电子构件的例子进行说明。注意，电子构件也被称为半导体封装或IC用封装。电子构件根据端子取出方向和端子的形状存在多个规格和名称。
在组装工序(后面的工序)中组合上述实施方式所示的半导体装置与该半导体装置之外的构件，来完成电子构件。
参照图86A中的流程图对后面的工序进行说明。在前面的工序中，包括上述实施方式所示的半导体装置的元件衬底完成之后，进行研磨该元件衬底的背面(没有形成半导体装置等的面)的背面研磨工序(步骤S5721)。当进行研磨来使元件衬底变薄时，可以减少元件衬底的翘曲等，而可以实现电子构件的小型化。
接着，进行将元件衬底分成多个芯片(芯片5715)的切割(dicing)工序(步骤S5722)。并且，进行如下芯片接合(die bonding)工序(步骤S5723)：拾取被切割的各芯片，并将其接合于引线框架上。芯片接合工序中的芯片与引线框架的接合可以适当地根据产品选择合适的方法，如利用树脂的接合或利用胶带的接合等。注意，也可以在插入物(interposer)衬底上安装芯片代替引线框架。
接着，进行将引线框架的引线与芯片上的电极通过金属细线(wire)电连接的“引线键合(wire bonding)工序”(步骤S5724)。作为金属细线可以使用银线或金线。此外，引线键合可以使用球键合(ball bonding)或楔键合(wedge bonding)。
进行由环氧树脂等密封被引线键合的芯片的“密封工序(模塑(molding)工序)”(步骤S5725)。通过进行密封工序，使电子构件的内部被树脂填充，可以保护安装于芯片内部的电路部及将芯片与引线连接的金属细线免受机械外力的影响，还可以降低因水分或灰尘而导致的特性劣化(可靠性的降低)。
接着，进行对引线框架的引线进行电镀处理的引线电镀工序(步骤S5726)。通过该电镀处理可以防止引线生锈，而在后面将引线安装于印刷电路板时，可以更加确实地进行焊接。接着，进行引线的切断及成型加工的成型工序(步骤S5727)。
接着，进行对封装表面进行印字处理(marking)的印字工序(步骤S5728)。并且经过调查外观形状的优劣或工作故障的有无的检验工序(步骤S5729)完成电子构件。
图86B示出完成的电子构件的透视示意图。在图86B中，作为电子构件的一个例子，示出四侧引脚扁平封装(QFP)的透视示意图。图86B中的电子构件5750包括引线5755及半导体装置5753。作为半导体装置5753，可以使用上述实施方式所示的半导体装置。
图86B中的电子构件5750例如安装于印刷电路板5752。通过组合多个这样的电子构件5750并使其在印刷电路板5752上彼此电连接，来完成安装有电子构件的衬底(电路板5754)。完成的电路板5754设置于电子设备等。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合而实施。
(实施方式12)
在本实施方式中，对上述实施方式的任一个中说明的半导体装置的应用进行说明。上述实施方式的任一个中说明的半导体装置优选用于能够承受高温的电子设备。例如，上述实施方式的任一个中说明的半导体装置用于电子设备中的电池的保护电路诸如能够显示图像的计算机显示器；以及设置在电磁烹调器或利用来自固定电源的电力驱动的交通工具(自行车等)中的电池的保护电路。
参照图87A至图87C对用作保护电路的半导体装置的应用例子进行说明。
图87A示出电磁烹调器1900作为用作保护电路的半导体装置的应用例子。电磁烹调器1900通过利用电流流过线圈部1901而产生的电磁感应使烹调器等加热。电磁烹调器1900包括用来供应流过线圈部1901的电流的电池1902、用作保护电路的半导体装置1903以及用来使电池1902充电的太阳能电池1904。注意，图87A示出太阳能电池1904作为使电池1902充电的单元，但是也可以使用其他单元使电池1902充电。用作保护电路的半导体装置1903即使在高温环境下也可以降低对电池1902施加的过电压。加上，在保护电路不工作时流过的关态电流极低，所以可以降低功耗。
图87B示出电动自行车1910作为用作保护电路的半导体装置的应用例子。电动自行车1910在电流流过发动部1911时得到电力。电动自行车1910包括用来供应流过发动部1911的电流的电池1912及用作保护电路的半导体装置1913。虽然在图87B中没有特别示出使电池1912充电的单元，但是电池1912也可以由另行设置的发电机等充电。用作保护电路的半导体装置1913即使在高温环境下也可以降低对电池1912施加的过电压。加上，在保护电路不工作时流过的关态电流极低，所以可以降低功耗。注意，在图87B中示出脚蹬踏板，但是也可以不设置脚蹬踏板。
图87C示出电动汽车1920作为用作保护电路的半导体装置的应用例子。电动汽车1920在电流流过发动部1921时得到电力。此外，电动汽车1920包括用来供应流过发动部1921的电流的电池1922及用作保护电路的半导体装置1923。虽然在图87C中没有特别示出使电池1922充电的单元，但是电池1922也可以由另行设置的发电机等充电。用作保护电路的半导体装置1923即使在高温环境下也可以降低对电池1922施加的过电压。加上，在保护电路不工作时流过的关态电流极低，所以可以降低功耗。
注意，在本实施方式中，可以自由地将各附图所述的内容与其他实施方式所述的内容适当地组合或替换等。
[实施例1]
在本实施例中，对利用上述实施方式所示的方法形成的In-Ga-Zn氧化物膜(以下，称为IGZO膜)的观察及元素分析的结果进行说明。
通过使用In-Ga-Zn氧化物(原子个数比In:Ga:Zn＝4:2:4.1)靶材的溅射法，在玻璃衬底上形成本实施例的样品的IGZO膜，其所希望的厚度为100nm。IGZO膜在包含180sccm的氩气体及20sccm的氧气体的气氛下将压力控制为0.6Pa，衬底温度为室温，施加2.5kW的交流电力形成。
通过HAADF-STEM对形成的样品的IGZO膜进行观察且进行使用EDX的测定。使用日本电子株式会社制造的原子分辨率分析电子显微镜JEM-ARM200F，在加速电压为200kV，照射束径大致为0.1nmφ的电子束的条件下取得HAADF-STEM图像且进行EDX测定。
在EDX测定中，作为元素分析装置使用能量分散型X射线分析装置JED-2300T。在检测从样品发射的X射线时，使用硅漂移探测器。
在EDX测定中，对样品的分析对象区域的各点照射电子束，并测定通过照射发生的样品的特性X射线的能量及发生次数，获得各点的EDX谱。在本实施例中，各点的EDX谱的峰值归属于In原子中的向L壳层的电子跃迁、Ga原子中的向K壳层的电子跃迁、Zn原子中的向K壳层的电子跃迁及O原子中的向K壳层的电子跃迁，并算出各点的各原子的比率。通过在样品的分析对象区域中进行上述步骤，可以获得示出各原子的比率分布的EDX面分析图像。
图88A至图88E及图89A至图89E示出样品的IGZO膜的HAADF-STEM图像及EDX面分析图像。图88A至图88E示出IGZO膜的平面的HAADF-STEM图像及EDX面分析图像，图89A至图89E示出IGZO膜的截面的HAADF-STEM图像及EDX面分析图像。图88A及图89A是样品的HAADF-STEM图像。图88B及图89B是O原子的EDX面分析图像，图88C及图89C是Zn原子的EDX面分析图像，图88D及图89D是Ga原子的EDX面分析图像，图88E及图89E是In原子的EDX面分析图像。注意，图88A至图88E及图89A至图89E的HAADF-STEM图像及EDX面分析图像的倍率为720万倍。
图88B至图88E及图89B至图89E所示的EDX面分析图像的上方的条(bar)表示IGZO膜的各点的各原子的比率[atomic％]。
图88B至图88E及图89B至图89E所示的EDX面分析图像示出表明IGZO膜中的原子具有分布的亮度的相对分布。这里，着眼于图88B至图88E所示的方框1A及方框1B以及图89B至图89E所示的方框2A及方框2B。
在图88E及图89E中，相对较亮的区域在方框1A及方框2A的每个中占较大的面积，而相对较暗的区域在方框1B及方框2B的每个中占较大的面积。也就是说，在由方框1A及方框2A表示的区域In原子的个数相对较大，而在由方框1B及方框2B表示的区域In原子的个数相对较小。在图88E及图89E中，相对较亮的区域相当于上述实施方式所示的区域A1，而相对较暗的区域相当于上述实施方式所示的区域B1。
与图88E及图89E对比，在图88D及图89D中，相对较暗的区域在方框1A及方框2A的每个中占较大的面积，而相对较亮的区域在方框1B及方框2B的每个中占较大的面积。也就是说，在由方框1A及方框2A表示的区域Ga原子的个数相对较小，而在由方框1B及方框2B表示的区域Ga原子的个数相对较大。如此，在In原子的个数相对较大的区域Ga原子的个数趋向于相对较小，而在In原子的个数相对较小的区域Ga原子的个数趋向于相对较大。因此，在图88D及图89D中，相对较亮的区域大致相当于上述实施方式所示的区域B1，相对较暗的区域大致相当于实施方式所示的区域A1。
在图88C及图89C中，相对较亮的区域在方框1B及方框2B的每个中占较大的面积，而方框1A及方框2A都包括较亮的区域，其面积不如方框1B及方框2B中相对较亮的区域的面积大。也就是说，在由方框1B及方框2B表示的区域Zn原子的个数相对较大，而在由方框1A及方框2A表示的区域Zn原子的个数不如由方框1B及方框2B表示的区域大。
同样地，关于图88B及图89B，在由方框1A、方框1B、方框2A及方框2B表示的区域氧原子的个数较大。
如此，IGZO膜的区域A1包括多个In原子及多个O原子，并包含比区域B1小的Zn原子。这表示区域A1例如具有高含量的铟、铟氧化物、In-Zn氧化物。因此，区域A1用作其导电性比区域B1高的区域，所以区域A1有助于晶体管的场效应迁移率及通态电流的增加。
这里，当对图88E及图89E所示的区域A1进行测定时，在区域A1观察到多个粒状部分。该粒状部分的观察示出它们具有0.5nm以上且1.5nm以下的直径。区域A1似乎由彼此连接的多个粒状部分形成。如此，区域A1以云状方式延伸。区域A1所包括的粒状部分相对于上述实施方式所示的区域A1的簇。
此外，IGZO膜的区域B1包括多个Ga原子、多个Zn原子及多个O原子，并包含比区域A1小的In原子。这表示区域B1例如具有高含量的In-Ga-Zn氧化物。因此，区域B1用作其半导体性比区域A1高的区域，所以区域B1有助于晶体管的开关特性。
这里，当对相当于图88D及图89D所示的区域B1的区域进行测定时，在区域B1观察到多个粒状部分。区域B1也似乎由彼此连接的多个粒状部分形成。如此，区域B1也以云状方式延伸。区域B1所包括的粒状部分相当于上述实施方式所示的区域B1的簇。
如此，在本实施例中制造的样品的IGZO膜是形成有In-rich的区域A1和In-poor的区域B1的复合氧化物半导体。区域A1有助于晶体管的通态电流及场效应迁移率，区域B1有助于晶体管的开关特性。因此通过使用该复合氧化物半导体可以制造具有高通态电流及高迁移率且S值小的电特性的晶体管。
本实施例的至少一部分可以与本说明书所记载的实施方式或其他实施例适当地组合而实施。
[实施例2]
在本实施例中，制造与实施方式1所示的样品S1A不同的样品(样品S2)，对样品S2的Id-Vg特性进行评价。
用于在本实施例中制造的样品S2的条件与样品S1A的不同之处只在于氧化物半导体膜108的形成条件。
用于样品S2的氧化物半导体膜在如下条件下形成：衬底温度为室温(25℃)；将流量为140sccm的氩气体和流量为60sccm的氧气体导入溅射装置的腔室中；将压力设定为0.6Pa；对包含铟、镓和锌的金属氧化物靶材(原子个数比为In：Ga：Zn＝4：2：4.1)施加2.5kw的交流电力。在本实施例中，氧化物半导体膜的沉积中的氧流量比为30％。
接着，对上述制造的样品S2的晶体管的Id-Vg特性进行测定。晶体管的Id-Vg特性的测定条件与实施方式1所示的样品S1A的Id-Vg特性的测定条件相同。
图90示出样品S2的Id-Vg特性。在图90中，第一纵轴表示Id(A)，第二纵轴表示场效应迁移率(μFE)(cm2/Vs)，横轴表示Vg(V)。注意，在Vd＝20V时测定场效应迁移率。
如图90所示，本发明的一个实施方式的半导体装置的晶体管具有良好的电特性。这里，表7示出图90所示的晶体管的特性。
[表7]
Figure BDA0001804237710001381
如表7所示，样品S2包括栅电压高于0V且10V以下的晶体管的场效应迁移率的最大值为40cm2/Vs以上且小于150cm2/Vs的第一区域、阈值电压为-1V以上且1V以下的第二区域、S值小于0.3V/decade的第三区域、关态电流低于1×10-12A/cm2的第四区域，在μFE(max)表示晶体管的场效应迁移率的最大值，μFE(Vg＝2V)表示晶体管的栅电压为2V的场效应迁移率的值时，μFE(max)/μFE(Vg＝2V)为1以上且小于1.5。
上述晶体管的特性可以通过使用实施方式1中说明的复合氧化物半导体或C/IGZO得到。因此，在晶体管的半导体层中使用复合氧化物半导体或C/IGZO，同时可以得到高载流子迁移率的功能及良好的开关特性的功能。
本实施例的至少一部分可以与本说明书所记载的实施方式或其他实施例适当地组合而实施。
符号说明
A1：区域，A2：区域，B1：区域，B2：区域，82：绝缘膜，84：绝缘膜，86：绝缘膜，88：氧化物半导体膜，90：结构体，100A：晶体管，100B：晶体管，100C：晶体管，100D：晶体管，100E：晶体管，100F：晶体管，100G：晶体管，100H：晶体管，100J：晶体管，102：衬底，104：绝缘膜，106：导电膜，108：氧化物半导体膜，108_1：氧化物半导体膜，108_2：氧化物半导体膜，108_3：氧化物半导体膜，108d：漏区域，108f：区域，108i：沟道区域，108s：源区域，110：绝缘膜，112：导电膜，112_1：导电膜，112_2：导电膜，116：绝缘膜，118：绝缘膜，120a：导电膜，120b：导电膜，122：绝缘膜，141a：开口部，141b：开口部，143：开口部，300A：晶体管，300B：晶体管，300C：晶体管，300D：晶体管，300E：晶体管，300F：晶体管，300G：晶体管，302：衬底，304：导电膜，306：绝缘膜，307：绝缘膜，308：氧化物半导体膜，308_1：氧化物半导体膜，308_2：氧化物半导体膜，308_3：氧化物半导体膜，312a：导电膜，312b：导电膜，312c：导电膜，314：绝缘膜，316：绝缘膜，318：绝缘膜，320a：导电膜，320b：导电膜，341a：开口部，341b：开口部，342a：开口部，342b：开口部，342c：开口部，351：开口部，352a：开口部，352b：开口部，501：像素电路，502：像素部，504：驱动电路部，504a：栅极驱动器，504b：源极驱动器，506：保护电路，507：端子部，550：晶体管，552：晶体管，554：晶体管，560：电容器，562：电容器，570：液晶元件，572：发光元件，700：显示装置，701：衬底，702：像素部，704：源极驱动电路部，705：衬底，706：栅极驱动电路部，708：FPC端子部，710：信号线，711：布线部，712：密封剂，716：FPC，730：绝缘膜，732：密封膜，734：绝缘膜，736：着色膜，738：遮光膜，750：晶体管，752：晶体管，760：连接电极，770：平坦化绝缘膜，772：导电膜，773：绝缘膜，774：导电膜，775：液晶元件，776：液晶层，778：结构体，780：各向异性导电膜，782：发光元件，783：液滴喷射装置，784：液滴，785：层，786：EL层，788：导电膜，790：电容器，791：触摸屏，792：绝缘膜，793：电极，794：电极，795：绝缘膜，796：电极，797：绝缘膜，1400：液滴喷射装置，1402：衬底，1403：液滴喷射单元，1404：摄像单元，1405：头，1406：虚线，1407：控制单元，1408：存储媒体，1409：图像处理单元，1410：计算机，1411：标记，1412：头，1413：材料供应源，1414：材料供应源，1900：电磁烹调器，1901：线圈部，1902：电池，1903：半导体装置，1904：太阳能电池，1910：电动自行车，1911：发动部，1912：电池，1913：半导体装置，1920：电动汽车，1921：发动部，1922：电池，1923：半导体装置，2190：等离子体，2192：阳离子，2194：溅射粒子，2196：簇，2198：簇，2500a：靶材，2500b：靶材，2501：沉积室，2502a：区域，2504a：区域，2510a：垫板，2510b：垫板，2520：靶材架，2520a：靶材架，2520b：靶材架，2530a：磁铁单元，2530b：磁铁单元，2530N1：磁铁，2530N2：磁铁，2530S：磁铁，2532：磁铁架，2542：构件，2560：衬底，2570：衬底架，2580a：磁力线，2580b：磁力线，3001：布线，3002：布线，3003：布线，3004：布线，3005：布线，3006：布线，3100：电容器，3112：导电体，3116：导电体，3130：绝缘体，3132：绝缘体，3134：绝缘体，3150：绝缘体，3200：晶体管，3205：导电体，3210：绝缘体，3212：绝缘体，3216：绝缘体，3218：导电体，3224：绝缘体，3272：绝缘体，3280：绝缘体，3282：绝缘体，3284：绝缘体，3285：导电体，3300：晶体管，3311：衬底，3312：半导体区域，3314：绝缘体，3316：导电体，3318a：低电阻区域，3318b：低电阻区域，3320：绝缘体，3322：绝缘体，3324：绝缘体，3326：绝缘体，3328：导电体，3330：导电体，3350：绝缘体，3352：绝缘体，3354：绝缘体，3356：导电体，3358：绝缘体，3400：晶体管，4001：布线，4003：布线，4005：布线，4006：布线，4007：布线，4008：布线，4009：布线，4021：层，4023：层，4100：晶体管，4200：晶体管，4300：晶体管，4400：晶体管，4500：电容器，4600：电容器，5400：半导体装置，5401：CPU核，5402：功率控制器，5403：功率开关，5404：高速缓存，5405：总线接口，5406：调试接口，5407：控制装置，5408：PC，5409：流水线寄存器，5410：流水线寄存器，5411：ALU，5412：寄存器堆，5421：电源管理单元，5422：外围电路，5423：数据总线，5500：半导体装置，5501：存储电路，5502：存储电路，5503：存储电路，5504：电路，5509：晶体管，5510：晶体管，5512：晶体管，5513：晶体管，5515：晶体管，5517：晶体管，5518：晶体管，5519：电容器，5520：电容器，5540：布线，5541：布线，5542：布线，5543：布线，5544：布线，5711：衬底，5712：电路区域，5713：分离区域，5714：分离线，5715：芯片，5750：电子构件，5752：印刷电路板，5753：半导体装置，5754：电路板，5755：引线，5800：反相器，5810：OS晶体管，5820：OS晶体管，5831：信号波形，5832：信号波形，5840：虚线，5841：实线，5850：OS晶体管，5860：CMOS反相器，5900：半导体装置，5901：电源电路，5902：电路，5903：电压生成电路，5903A：电压生成电路，5903B：电压生成电路，5903C：电压生成电路，5903D：电压生成电路，5903E：电压生成电路，5904：电路，5905：电压生成电路，5905A：电压生成电路，5906：电路，5911：晶体管，5912：晶体管，5912A：晶体管，5912B：晶体管，5921：控制电路，5922：晶体管，7000：显示模块，7001：上盖，7002：下盖，7003：FPC，7004：触摸屏，7005：FPC，7006：显示面板，7007：背光，7008：光源，7009：框架，7010：印刷电路板，7011：电池，8000：照相机，8001：外壳，8002：显示部，8003：操作按钮，8004：快门按钮，8006：镜头，8100：取景器，8101：外壳，8102：显示部，8103：按钮，8200：头戴显示器，8201：安装部，8202：透镜，8203：主体，8204：显示部，8205：电缆，8206：电池，8300：头戴显示器，8301：外壳，8302：显示部，8304：固定带，8305：透镜，9000：外壳，9001：显示部，9003：扬声器，9005：操作键，9006：连接端子，9007：传感器，9008：麦克风，9050：操作按钮，9051：信息，9052：信息，9053：信息，9054：信息，9055：铰链，9100：电视装置，9101：便携式信息终端，9102：便携式信息终端，9150：电视装置，9151：外壳，9152：显示部，9153：支架，9154：遥控操作机，9200：便携式信息终端，9201：便携式信息终端，9250：笔记本计算机，9251：外壳，9252：显示部，9253：键盘，9254：指向装置，9300：投币式游戏机，9301：外壳，9302：传感器，9303：显示部，9304：起动杆，9305：停止开关，9306：用于传感器的光源，9400：汽车，9401：车体，9402：车轮，9403：挡风玻璃，9404：灯，9405：雾灯，9410：显示部，9411：显示部，9412：显示部，9413：显示部，9414：显示部，9415：显示部，9416：显示部，9417：显示部，9500：显示装置，9501：显示面板，9502：显示区域，9503：区域，9511：轴部，9512：轴承部，9600：数字标牌，9601：显示部，9602：外壳，9603：扬声器。
本申请基于2016年3月22日提交到日本专利局的日本专利申请No.2016-057718、2016年3月22日提交到日本专利局的日本专利申请No.2016-057720以及2016年3月22日提交到日本专利局的日本专利申请No.2016-057716，通过引用将其完整内容并入在此。

Claims (21)

1.一种半导体装置，包括：
晶体管，包括：
绝缘膜；
第一导电膜；
第二导电膜；
第三导电膜；以及
氧化物半导体膜，包含结晶结构，
其中，所述第一导电膜包括与所述氧化物半导体膜接触的区域，
所述第二导电膜包括与所述氧化物半导体膜接触的区域，
所述第三导电膜包括与所述氧化物半导体膜重叠的区域，
所述绝缘膜设置于所述第三导电膜与所述氧化物半导体膜之间，
所述晶体管包括：
在源电压为0V，漏电压为20V时，栅电压高于0V且10V以下的所述晶体管的场效应迁移率的最大值为40cm2/Vs以上且小于150cm2/Vs的区域；
阈值电压为-1V以上且1V以下的区域；
S值小于0.3V/decade的区域；以及
关态电流低于1×10-12A/cm2的区域，
并且，在μFE(max)表示所述晶体管的所述场效应迁移率的所述最大值且μFE(Vg＝2V)表示栅电压为2V的所述晶体管的所述场效应迁移率的值时，μFE(max)/μFE(Vg＝2V)为1以上且小于1.5,
所述氧化物半导体膜是包括其中第一区域和第二区域混在一起的复合氧化物半导体的单层，所述第一区域散布在所述第二区域中，
所述第一区域包括至少含有铟的氧化物的多个第一簇，
所述第二区域包括以铟、元素M、锌和氧为主要成分的多个第二簇，所述第一区域包含的铟的的浓度高于所述第二区域包含的铟的浓度，
所述元素M为Al、Ga、Y和Sn中的一个，
所述第一区域包括所述多个第一簇彼此连接的部分，
并且所述第二区域包括所述多个第二簇彼此连接的部分。
2.根据权利要求1所述的半导体装置，
其中所述氧化物半导体膜包括浅缺陷态密度低于1.0×10-12cm-2的区域。
3.根据权利要求1所述的半导体装置，
其中在所述第二区域铟、所述元素M及锌的原子个数比为In：M：Zn＝4：2：3，
并且在所述In为4时，所述M为1.5以上且2.5以下，且所述Zn为2以上且4以下。
4.根据权利要求1所述的半导体装置，
其中在所述第二区域铟、所述元素M及锌的原子个数比为In：M：Zn＝5：1：6，
并且在所述In为5时，所述M为0.5以上且1.5以下，且所述Zn为5以上且7以下。
5.根据权利要求1所述的半导体装置，
其中所述多个第一簇具有电导电性，
并且所述多个第二簇具有电半导体性。
6.根据权利要求1所述的半导体装置，
其中所述多个第一簇都包括0.5nm以上且1.5nm以下的部分。
7.一种显示装置，包括：
权利要求1所述的半导体装置；以及
显示元件。
8.一种显示模块，包括：
权利要求7所述的显示装置；以及
触摸传感器。
9.一种电子设备，包括：
权利要求1所述的半导体装置，以及
操作键和电池中的至少一个。
10.一种半导体装置，包括：
晶体管，包括：
绝缘膜；
第一导电膜；
第二导电膜；
第三导电膜；以及
氧化物半导体膜，包含结晶结构，
其中，所述第一导电膜包括与所述氧化物半导体膜接触的区域，
所述第二导电膜包括与所述氧化物半导体膜接触的区域，
所述第三导电膜包括与所述氧化物半导体膜重叠的区域，
所述绝缘膜设置于所述第三导电膜与所述氧化物半导体膜之间，
所述晶体管包括：
在源电压为0V，漏电压为20V时，栅电压高于0V且10V以下的所述晶体管的场效应迁移率的最大值为40cm2/Vs以上且小于150cm2/Vs的区域；
阈值电压为-1V以上且1V以下的区域；
S值小于0.3V/decade的区域；以及
关态电流低于1×10-12A/cm2的区域，
并且，在μFE(max)表示所述晶体管的所述场效应迁移率的所述最大值且μFE(Vg＝2V)表示栅电压为2V的所述晶体管的所述场效应迁移率的值时，μFE(max)/μFE(Vg＝2V)为1.5以上且小于3，
所述氧化物半导体膜是包括其中第一区域和第二区域混在一起的复合氧化物半导体的单层，所述第一区域散布在所述第二区域中，
所述第一区域包括至少含有铟的氧化物的多个第一簇，
所述第二区域包括以铟、元素M、锌和氧为主要成分的多个第二簇，所述第一区域包含的铟的的浓度高于所述第二区域包含的铟的浓度，
所述元素M为Al、Ga、Y和Sn中的一个，
所述第一区域包括所述多个第一簇彼此连接的部分，
并且所述第二区域包括所述多个第二簇彼此连接的部分。
11.根据权利要求10所述的半导体装置，
其中所述氧化物半导体膜包括浅缺陷态密度为1.0×10-12cm-2以上且低于2.0×10- 12cm-2的区域。
12.根据权利要求10所述的半导体装置，
其中在所述第二区域铟、所述元素M及锌的原子个数比为In：M：Zn＝4：2：3，
并且在所述In为4时，所述M为1.5以上且2.5以下，且所述Zn为2以上且4以下。
13.根据权利要求10所述的半导体装置，
其中在所述第二区域铟、所述元素M及锌的原子个数比为In：M：Zn＝5：1：6，
并且在所述In为5时，所述M为0.5以上且1.5以下，且所述Zn为5以上且7以下。
14.根据权利要求10所述的半导体装置，
其中所述多个第一簇具有电导电性，
并且所述多个第二簇具有电半导体性。
15.根据权利要求10所述的半导体装置，
其中所述多个第一簇都包括0.5nm以上且1.5nm以下的部分。
16.一种显示装置，包括：
权利要求10所述的半导体装置；以及
显示元件。
17.一种显示模块，包括：
权利要求16所述的显示装置；以及
触摸传感器。
18.一种电子设备，包括：
权利要求10所述的半导体装置，以及
操作键和电池中的至少一个。
19.一种半导体装置，包括：
晶体管，包括：
绝缘膜；
第一导电膜；
第二导电膜；
第三导电膜；以及
氧化物半导体膜，包含结晶结构，
其中，所述第一导电膜包括与所述氧化物半导体膜接触的区域，
所述第二导电膜包括与所述氧化物半导体膜接触的区域，
所述第三导电膜包括与所述氧化物半导体膜重叠的区域，
所述绝缘膜设置于所述第三导电膜与所述氧化物半导体膜之间，
所述晶体管包括：
在源电压为0V，漏电压为20V时，栅电压高于0V且10V以下的所述晶体管的场效应迁移率的最大值为10cm2/Vs以上且小于100cm2/Vs的区域；
阈值电压为-1V以上且1V以下的区域；
S值小于0.3V/decade的区域；以及
关态电流低于1×10-12A/cm2的区域，
并且，在μFE(max)表示所述晶体管的所述场效应迁移率的所述最大值且μFE(Vg＝2V)表示栅电压为2V的所述晶体管的所述场效应迁移率的值时，μFE(max)/μFE(Vg＝2V)为3以上且小于10，
所述氧化物半导体膜是包括其中第一区域和第二区域混在一起的复合氧化物半导体的单层，所述第一区域散布在所述第二区域中，
所述第一区域包括至少含有铟的氧化物的多个第一簇，
所述第二区域包括以铟、元素M、锌和氧为主要成分的多个第二簇，所述第一区域包含的铟的的浓度高于所述第二区域包含的铟的浓度，
所述元素M为Al、Ga、Y和Sn中的一个，
所述第一区域包括所述多个第一簇彼此连接的部分，
并且所述第二区域包括所述多个第二簇彼此连接的部分。
20.根据权利要求19所述的半导体装置，
其中所述氧化物半导体膜包括浅缺陷态密度为2.0×10-12cm-2以上且低于3.0×10- 12cm-2的区域。
21.一种电子设备，包括：
权利要求19所述的半导体装置；以及
反相器和转换器中的至少一个。
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