CN108242408B - 制造半导体装置的方法 - Google Patents
制造半导体装置的方法 Download PDFInfo
- Publication number
- CN108242408B CN108242408B CN201711425972.5A CN201711425972A CN108242408B CN 108242408 B CN108242408 B CN 108242408B CN 201711425972 A CN201711425972 A CN 201711425972A CN 108242408 B CN108242408 B CN 108242408B
- Authority
- CN
- China
- Prior art keywords
- pad
- wire
- electrode pads
- pad group
- corner
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/4952—Additional leads the additional leads being a bump or a wire
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
- B29C—SHAPING OR JOINING OF PLASTICS; SHAPING OF MATERIAL IN A PLASTIC STATE, NOT OTHERWISE PROVIDED FOR; AFTER-TREATMENT OF THE SHAPED PRODUCTS, e.g. REPAIRING
- B29C45/00—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor
- B29C45/0046—Details relating to the filling pattern or flow paths or flow characteristics of moulding material in the mould cavity
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
- B29C—SHAPING OR JOINING OF PLASTICS; SHAPING OF MATERIAL IN A PLASTIC STATE, NOT OTHERWISE PROVIDED FOR; AFTER-TREATMENT OF THE SHAPED PRODUCTS, e.g. REPAIRING
- B29C45/00—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor
- B29C45/14—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor incorporating preformed parts or layers, e.g. injection moulding around inserts or for coating articles
- B29C45/14639—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor incorporating preformed parts or layers, e.g. injection moulding around inserts or for coating articles for obtaining an insulating effect, e.g. for electrical components
- B29C45/14655—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor incorporating preformed parts or layers, e.g. injection moulding around inserts or for coating articles for obtaining an insulating effect, e.g. for electrical components connected to or mounted on a carrier, e.g. lead frame
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
- B29C—SHAPING OR JOINING OF PLASTICS; SHAPING OF MATERIAL IN A PLASTIC STATE, NOT OTHERWISE PROVIDED FOR; AFTER-TREATMENT OF THE SHAPED PRODUCTS, e.g. REPAIRING
- B29C45/00—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor
- B29C45/14—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor incorporating preformed parts or layers, e.g. injection moulding around inserts or for coating articles
- B29C45/14836—Preventing damage of inserts during injection, e.g. collapse of hollow inserts, breakage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/43—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/78—Apparatus for connecting with wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/29139—Silver [Ag] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/29144—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/4501—Shape
- H01L2224/45012—Cross-sectional shape
- H01L2224/45015—Cross-sectional shape being circular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45147—Copper (Cu) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/4905—Shape
- H01L2224/49051—Connectors having different shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/78—Apparatus for connecting with wire connectors
- H01L2224/7825—Means for applying energy, e.g. heating means
- H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
- H01L2224/78301—Capillary
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/83801—Soldering or alloying
- H01L2224/83805—Soldering or alloying involving forming a eutectic alloy at the bonding interface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8512—Aligning
- H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
- H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
- H01L2224/8518—Translational movements
- H01L2224/85181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/852—Applying energy for connecting
- H01L2224/85201—Compression bonding
- H01L2224/85203—Thermocompression bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/852—Applying energy for connecting
- H01L2224/85201—Compression bonding
- H01L2224/85205—Ultrasonic bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
- H01L24/92—Specific sequence of method steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Mechanical Engineering (AREA)
- Geometry (AREA)
- Wire Bonding (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
本公开涉及制造半导体装置的方法。实现了一个紧凑和高可靠性的半导体装置。在模塑步骤中位于浇口附近的接合线以及位于跨越半导体芯片的中心面对浇口的通气口附近的接合线具有向半导体芯片内下降的环形形状,具有比其它接合线弱的拉力(张力),并且以一定的余量被松弛地拉伸。在模塑步骤中位于浇口附近的接合线例如是分别要与第一电极焊盘和第五电极焊盘连接的第一导线和第五导线。而在模塑步骤中位于通气口附近的接合线例如是分别要与第三电极焊盘和第七电极焊盘连接的第三导线和第七导线。
Description
相关申请的交叉引用
2016年12月27日提交的日本专利申请No.2016-252468的公开内容(包括说明书、附图和摘要)通过引用整体并入本文。
技术领域
本发明涉及制造半导体装置的方法,并且优选适用于例如通过转移模具法树脂密封使用接合线的半导体装置的封装技术。
背景技术
专利文献1公开了以下技术:在布线基板的上表面上安装有芯片并且布线基板的接合引线和芯片的接合焊盘分别通过导线电连接的半导体装置中,布置在距离芯片的角部最近的位置且具有最长的导线长度的导线的直径被设定为大于其它导线的直径;结果,邻近导线之间的短路受到抑制。
引用文献
专利文献
[专利文献1]日本未审查专利申请公开No.2012-28429
发明内容
作为实现使用接合线的半导体装置的尺寸减小和成本降低的手段,考虑减小接合线的线直径。然而,本发明人的研究揭示了如下情况:例如,如同QFP(四面扁平封装)和HQFP(带有散热器的四面扁平封装)一样,对于其中半导体芯片被树脂密封的封装,当减小接合线的线直径时,诸如(1)接合线与电极焊盘之间的结合部的剥离以及(2)接合线的球部与核心部之间的结合部(颈部)的切断等的问题例如更容易发生在可靠性测试中。
根据本说明书和附图的描述,其它目的和新颖特征将变得明显。
根据一个实施例,在模塑步骤中位于模塑模具的浇口附近的接合线以及位于跨越半导体芯片的中心面对浇口的模塑模具的通气口附近的接合线中的每一个具有使得接合线的一部分从接合线的球部与半导体芯片的电极焊盘之间的结合部向内位于半导体芯片的这样的环形形状。
根据一个实施例,可以实现紧凑和高可靠性的半导体装置。
附图说明
图1是根据实施例的半导体装置的俯视图;
图2是沿着图1的线X-X'的截面图;
图3A是沿着图1的线X1-X1'的截面图;图3B是沿着图1的线X2-X2'的截面图;以及图3C是从沿着图1的线X1-X1'的截面以及沿着图1的线X2-X2'的截面的叠加得到的截面图;
图4A和图4B分别是各自示出根据实施例的引线框架(单元框架)的一个示例的平面图和截面图;
图5A和图5B分别是各自示出根据实施例的管芯接合步骤中的半导体装置的平面图和截面图;
图6A和图6B分别是各自示出根据实施例的线接合步骤中的半导体装置的平面图和截面图;
图7是用于说明根据实施例的毛细管的轨迹的一个示例的示意图;
图8A和图8B分别是各自示出根据实施例的模塑步骤中的半导体装置的平面图和截面图;
图9是示出根据实施例的模塑步骤中的树脂的流动的平面图;
图10A和图10B分别是各自示出根据实施例的引线切断步骤中的半导体装置的平面图和截面图;
图11A和图11B分别是各自示出根据实施例的引线形成步骤中的半导体装置的平面图和截面图;
图12A是用于说明模塑步骤中树脂从浇口到通气口中的的流动的截面图;并且图12B是用于说明在模塑步骤中分别位于浇口附近和通气口附近的接合线周边的树脂的流动的截面图;
图13A和图13B各自都是第一问题的解释图,其中图13A是模塑步骤中位于浇口附近的接合线所受到的应力的状态图,并且图13B是用于说明接合线的球部的剥离的示意图;
图14A和图14B各自都是第二问题的解释图,其中图14A是模塑步骤中位于通气口附近的接合线所受到的应力的状态图,并且图14B是用于说明接合线的球部与核心部之间的结合部(颈部)的切断的示意图;
图15是第三问题的解释图,并且是用于说明模塑步骤中从浇口到通气口中的树脂的流动的平面图;
图16是用于说明需要解决第一及第二问题的接合线的一个示例的平面图;
图17是用于说明需要解决第一及第二问题的接合线的另一个示例的平面图;
图18是根据实施例的变形例1的半导体装置实施例的俯视图;
图19是根据实施例的变形例2的半导体装置的俯视图;
图20是根据实施例的变形例3的半导体装置的截面图;
图21是根据实施例的变形例4的半导体装置的俯视图;以及
图22是根据实施例的变形例5的半导体装置的俯视图。
具体实施方式
在以下实施例的描述中,在需要时为了方便起见,可以在多个分开的部分或实施例中描述该实施例。然而,除非另有指定,否则这些部分或实施例并非彼此独立,而是处于它们中的一个是另一个的部分或整体的变形例、应用示例、细节描述、补充解释等的关系中。此外,在以下实施例中,在提及元件的数量等(包括数量、数值、量、范围等)时,除非另有指定或除了原理上数量明显地限于指定数量的情况或者除了其它情况之外,该元件的数量等不限于指定数量,而是可以大于或小于指定数量。
此外,在以下实施例中,除非另有指定或除了原理上明显被认为是必需的的情况或者除了其它情况之外,构成元件(包括元件步骤等)不一定是必需的。类似地,在以下实施例中,当提及构成元件的形状、位置关系等时,应该理解,除非另有指定以及除非原理上被认为明显不是或者除了其它情况之外,它们也包括与这种形状等基本上近似或类似的形状等。这对于上述数量等(包括数量、数值、量、范围等)也是如此。
在下文中,将通过引用附图详细地描述实施例。顺便提及,在用于描述实施例的所有附图中,给予具有相同功能的构件相同或相关的附图标记和标号,并且省略重复的描述。此外,当存在多个类似构件(部分)时,可以向通用名字的附图标号添加附图标记以指示独立的或特定部分。此外,在以下的实施例中,除非另有需要,否则原则上不重复描述相同或相似的部分。
此外,在用于实施例的附图中,为了便于理解附图,即使在截面中也可以省略阴影线。而为了便于理解附图,即使在平面图中也可以添加阴影线。
此外,在截面图和平面图中,每个部分的尺寸并不旨在对应于实际装置的尺寸。为了便于理解附图,可以以相对较大的比例示出特定部分。此外,在截面图和平面图彼此对应的情况下,为了便于理解附图,也可以以相对较大的比例示出特定部分。
实施例
根据本实施例的半导体装置的构造
将参考图1至图3A至图3C来描述根据本实施例的半导体装置的构造。
图1是根据本实施例的半导体装置的俯视图。图2是沿着图1的线X-X'的截面图。图3A是沿着图1的线X1-X1'的截面图。图3B是沿着图1的线X2-X2'的截面图。图3C是沿着图1的线X1-X1'的截面和沿着图1的线X2-X2'的截面的叠加得到的截面图。顺便提及,图1示出了通过密封体看到的状态。此外,在图1中,为了便于理解附图,以减少的数量示出了端子。端子的数量是例如100以上的数量。
如图1和图2所示,根据本实施例的半导体装置SM具有管芯焊盘(标签部(tab)或芯片安装部)DP、多个悬置引线(支撑引线)HL、多个引线(外部端子)LE、半导体芯片SC、多个接合线(导电线或导线)BW和密封体(密封树脂)RE。
特别地,管芯焊盘DP具有四边形,并且具有用于在其之上安装半导体芯片SC的上表面(芯片安装表面)Da以及与上表面Da相对的下表面(暴露表面)Db。然后,管芯焊盘DP的下表面Db从密封体RE的下表面(安装表面)Rb暴露。
悬置引线HL分别与管芯焊盘DP的四个角部连接,从而支撑管芯焊盘DP。
引线LE的相应部分(内引线或内部分)被密封体RE覆盖。换句话说,引线LE的其它部分(外引线或外部分)从密封体RE暴露。然后,引线LE的从密封体RE暴露的部分(其它部分、外引线或外部分)从分别垂直于沿着管芯焊盘DP的四边的方向的四个方向突出,并且进一步从密封体RE的上表面Ra侧朝向下表面Rb侧弯曲。即,半导体装置SM是所谓QHP或HQFP的表面安装型半导体装置,其外部形状为四边形,并且多个引线LE的其它部分(外引线或外部分)从其四个侧面呈鸥翼形状突出,并且在其底表面处暴露管芯焊盘DP的下表面。
半导体芯片SC具有四边形、主表面(第一主表面或前表面)Sa以及与主表面Sa相对的背表面(第二主表面)Sb。即,半导体芯片SC在平面图中具有第一边S1、面对第一边S1的第二边S2、与第一边S1和第二边S2中的每一个相交的第三边S3以及与第一边S1和第二边S2中的每一个相交并面对第三边S3的第四边S4。此外,半导体芯片SC具有第一边S1和第三边S3彼此交叉处的第一角部C1、第二边S2和第四边S4彼此交叉处的第二角部C2、第三边S3和第二边S2彼此交叉处的第三角部C3以及第四边S4和第一边S1彼此交叉处的第四角部C4。
在半导体芯片SC的背表面Sb面对管芯焊盘DP的上表面Da的情况下,半导体芯片SC经由管芯接合材料(粘合剂)CR布置在管芯焊盘DP的上表面Da上。在半导体芯片SC的主表面Sa侧上,形成有集成电路,该集成电路例如包括多个半导体元件和其中分别包括多层堆叠的绝缘层和布线层的多层布线以及以覆盖多层布线的方式形成的表面保护膜。顺便提及,芯片接合材料CR包括例如糊状或膜状导电构件。可替换地,也可以使用由非导电构件(例如,树脂材料)形成的芯片接合材料。使用导电构件可以改善半导体芯片SC的散热性能。
此外,在半导体芯片SC的主表面Sa侧上形成有多个电极焊盘(接合焊盘或表面电极)BP。多个电极焊盘BP各自包括形成在集成电路中的多层布线的最上层布线(例如,铝(Al)),并且分别从形成在表面保护膜中的开口暴露。
多个电极焊盘BP包括在平面图中的位置相比半导体芯片SC的第二边S2更靠近第一边S1且沿着第一边S1布置的第一焊盘组G1,以及位置相比半导体芯片SC的第一边S1更靠近第二边S2且沿着第二边S2布置的第二焊盘组G2。此外,多个电极焊盘BP包括第三焊盘组G3和第四焊盘组G4,在平面图中,第三焊盘组G3的位置相比半导体芯片SC的第四边S4更靠近第三边S3且沿着第三边S3布置,并且第四焊盘组G4的位置相比半导体芯片SC的第三边S3更靠近第四边S4且沿着第四边S4布置。
然后,多个电极焊盘BP和多个引线LE的相应部分分别通过多个导电构件彼此电连接。导电构件是导线,即接合线BW。其线直径例如为大约15μm至20μm。接合线BW包括含有例如金(Au)或铜(Cu)作为主要成分的材料。但是,当使用铜(Cu)作为接合线BW时,与使用金(Au)作为接合线BW相比,接合线BW与电极焊盘BP的结合部更容易例如在可靠性测试特别是温度循环测试中被剥离。为此,期望使用包括含有金(Au)作为主要成分的材料的接合线BW。
此外,在从密封体RE暴露的管芯焊盘DP的下表面Db和每个引线LE的部分的表面上形成镀膜(镀层)PF。结果,在半导体装置SM的安装步骤中,可以改善从密封体RE暴露的管芯焊盘DP的下表面Db和引线LE的部分的润湿性(结合性质)。也就是说,可以改善从密封体RE暴露的管芯焊盘DP的下表面Db和引线LE的部分的每一个上的包括用于电连接从密封体RE暴露的管芯焊盘DP的下表面Db和引线LE的部分与安装基板(母板)的电极焊盘的导电构件(焊接材料)的接合材料的润湿性。
顺便提及,管芯焊盘DP不一定需要与安装基板的电极焊盘接合。但是,当期望改善半导体装置SM的散热性时,或者当将管芯焊盘DP用作信号或电源(电源电位或基准电位)的路径时,优选在安装基板上设置到管芯焊盘DP的电极焊盘,使得安装基板的电极焊盘和管芯焊盘DP经由接合材料彼此电连接。
然后,将更详细地描述接合线BW的构造。
如上所述,在半导体芯片SC的主表面Sa侧形成有多个电极焊盘BP。接着,可以将多个电极焊盘BP分别划分为沿着半导体芯片SC的第一边S1、第二边S2、第三边S3和第四边S4布置的第一焊盘组G1、第二焊盘组G2、第三焊盘组G3和第四焊盘组G4。
要与包括在第一焊盘组G1中的多个电极焊盘BP中的位置最靠近半导体芯片SC的第一角部C1的第一电极焊盘B1连接的第一导线W1的环形形状不同于要与位置最靠近半导体芯片SC的第四角部C4的第二电极焊盘B2连接的第二导线W2的环形形状。
此外,要与包括在第二焊盘组G2中的多个电极焊盘BP中的位置最靠近半导体芯片SC的第二角部C2的第三电极焊盘B3连接的第三导线W3的环形形状不同于要与位置最靠近半导体芯片SC的第三角部C3的第四电极焊盘B4连接的第四导线W4的环形形状。
此外,要与包括在第三焊盘组G3中的多个电极焊盘BP中的位置最靠近半导体芯片SC的第一角部C1的第五电极焊盘B5连接的第五导线W5的环形形状不同于要与位置最靠近半导体芯片SC的第三角部C3的第六电极焊盘B6连接的第六导线W6的环形形状。
此外,要与包括在第四焊盘组G4中的多个电极焊盘BP中的位置最靠近半导体芯片SC的第二角部C2的第七电极焊盘B7连接的第七导线W7的环形形状不同于要与位置最靠近半导体芯片SC的第四角部C4的第八电极焊盘B8连接的第八导线W8的环形形状。
另外,当在平面图中半导体芯片SC的主表面Sa被分别将半导体芯片SC的第一边S1和第二边S2划分成两个相等的部分的第一假想线IL1和分别将半导体芯片SC的第三边S3和第四边S4划分成两个相等的部分的第二假想线IL2划分时,半导体芯片SC的主表面Sa被划分成四个区域。即,半导体芯片SC的主表面Sa具有包括半导体芯片SC的第一角部C1的第一区域A1、包括半导体芯片SC的第二角部C2的第二区域A2、包括半导体芯片SC的第三角部C3的第三区域A3以及包括半导体芯片SC的第四角部C4的第四区域A4。
然后,要与包括在第一焊盘组G1中的多个电极焊盘BP中的位置最靠近半导体芯片SC的第一角部C1的第一电极焊盘B1连接的第一导线W1的环形形状不同于分别要与位于第四区域A4中的多个电极焊盘BP连接的多个接合线BW的每个环形形状。此外,分别要与包括在第一焊盘组G1中的多个电极焊盘BP中的位于第一区域A1的多个电极焊盘BP连接的多个接合线BW的每个环形形状不同于分别要与位于第四区域A4中的多个电极焊盘BP连接的多个接合线BW的每个环形形状。
然而,要与包括在第二焊盘组G2中的多个电极焊盘BP中的位置最靠近半导体芯片SC的第二角部C2的第三电极焊盘B3连接的第三导线W3的环形形状不同于分别要与位于第三区域A3中的多个电极焊盘BP连接的多个接合线BW的每个环形形状。此外,分别要与包括在第二焊盘组G2中的多个电极焊盘BP中的位于第二区域A2的多个电极焊盘BP连接的多个接合线BW的每个环形形状不同于分别要与位于第三区域A3中的多个电极焊盘BP连接的多个接合线BW的每个环形形状。
此外,要与包括在第三焊盘组G3中的多个电极焊盘BP中的位置最靠近半导体芯片SC的第一角部C1的第五电极焊盘B5连接的第五导线W5的环形形状不同于分别要与位于第三区域A3中的多个电极焊盘BP连接的多个接合线BW的每个环形形状。此外,分别要与包括在第三焊盘组G3中的多个电极焊盘BP中的位于第一区域A1的多个电极焊盘BP连接的多个接合线BW的每个环形形状不同于分别要与位于第三区域A3中的多个电极焊盘BP连接的多个接合线BW的每个环形形状。
更进一步的,要与包括在第四焊盘组G4中的多个电极焊盘BP中的位置最靠近半导体芯片SC的第二角部C2的第七电极焊盘B7连接的第七导线W7的环形形状不同于分别要与位于第四区域A4中的多个电极焊盘BP连接的多个接合线BW的每个环形形状。此外,分别要与包括在第四焊盘组G4中的多个电极焊盘BP中的位于第二区域A2的多个电极焊盘BP连接的多个接合线BW的每个环形形状不同于分别要与位于第四区域A4中的多个电极焊盘BP连接的多个接合线BW的每个环形形状。
多个接合线BW利用正向接合方法分别与多个电极焊盘BP和多个引线LE的相应部分连接。即,在将形成于半导体芯片SC的主表面Sa侧上的电极焊盘BP与接合线BW的一部分连接之后,将引线LE的一部分与接合线BW的另一部分彼此连接。
如图3A和图3B所示,要与电极焊盘BP连接的接合线BW具有与电极焊盘BP接触的球部BWa和与球部BWa连接的核心部BWb。
然后,如图3A所示,在第五导线W5中,在球部BWa和与球部BWa连接的核心部BWb之间的结合部(颈部)处,核心部BWb在半导体芯片SC的向内方向上从结合部引出。换句话说,在第五导线W5中,在球部BWa和与球部BWa连接的核心部BWb之间的结合部(颈部)处,核心部BWb在和与第五导线W5连接的引线LE的相反方向上引出。
另一方面,如图3B所示,在第六导线W6中,在球部BWa和与球部BWa连接的核心部BWb之间的结合部(颈部)处,核心部BWb在结合部的几乎正向上方向上引出。
因此,如图3A和图3B中所示,弯曲角度θ1大于弯曲角度θ2,其中θ1表示第五导线W5处的核心部BWb相对于球部BWa与核心部BWb之间的结合部(颈部)处的法线方向的弯曲角度,并且θ2表示第六导线W6处的核心部BWb相对于球部BWa与核心部BWb之间的结合部(颈部)处的法线方向的弯曲角度。
另外,如图3C中所示,第五导线W5比第六导线W6长。
但是,例如,如图3C中所示,第五导线W5从电极焊盘BP(或半导体芯片SC的主表面)起的环高度H1等于第六导线W6从电极焊盘BP(或半导体芯片SC的主表面)起的环高度H2。
虽然在此省略了参考附图的描述,但是第一导线W1、第三导线W3和第七导线W7各自具有与第五导线W5相同的环形形状。此外,第二导线W2、第四导线W4和第八导线W8各自具有与第六导线W6相同的环形形状。
因此,第一导线W1、第三导线W3、第五导线W5和第七导线W7的每个核心部的弯曲角度大于第二导线W2、第四导线W4、第六导线W6和第八导线W8的每个核心部的弯曲角度。
但是,第一导线W1、第三导线W3、第五导线W5以及第七导线W各自的长度大于第二导线W2、第四导线W4、第六导线W6以及第八导线W8各自的长度。
然而,第一导线W1、第三导线W3、第五导线W5以及第七导线W7从其相应的电极焊盘BP起各自的高度等于第二导线W2、第四导线W4、第六导线W6和第八导线W8从其相应的电极焊盘BP起各自的环高度。
结果,例如,如图1所示,第一导线W1、第三导线W3、第五导线W5以及第七导线W7在平面图中可以半导体芯片SC的向内方向上延伸超出球部BWa和与球部BWa连接的核心部BWb之间的结合部(颈部)。
根据本实施例的制造半导体装置的方法
将通过参考图4A和图4B至图11A和图11B来描述根据本实施例的制造半导体装置的方法。
图4A和图4B分别是各自示出根据本实施例的引线框架(单元框架)的一个示例的平面图和截面图。图5A和图5B分别是各自示出根据本实施例的线接合步骤中的半导体装置的平面图和截面图。图6A和图6B分别是各自示出根据本实施例的管芯接合步骤中的半导体装置的平面图和截面图。图7是用于说明根据本实施例的毛细管的轨迹的一个示例的示意图。图8A和图8B分别是各自示出根据本实施例的模塑步骤中的半导体装置的平面图和截面图。图9是用于说明根据本实施例的模塑步骤中的树脂的流动的平面图。图10A和图10B分别是各自示出根据本实施例的引线切断步骤中的半导体装置的平面图和截面图。图11A和图11B分别是各自示出引线模塑步骤中的半导体装置的平面图和截面图。
顺便提及,在制造半导体装置的方法的一个示例的描述中使用的图4A和图4B至图6A和图6B、图8A和图8B、图10A和图10B以及图11A和图11B中,仅示出对应于一个单元框架SF的区域。此外,图9示出了通过模塑模具看到的状态,其中在附图中,用阴影剖面线指示的箭头指示树脂的流动。
1.半导体芯片提供步骤
在半导体晶片的电路形成表面上形成集成电路。根据被称作前置步骤或扩散步骤的制造步骤中的规定制造工艺,在半导体晶片处的每个芯片单元基础上形成集成电路。随后,确定在半导体晶片上形成的每个半导体芯片是好还是坏。然后,切割半导体晶片,从而将其分割成相应的半导体芯片。
半导体芯片具有主表面和与主表面相对的背表面。在半导体芯片的主表面之上,多个电极焊盘形成为从绝缘膜暴露。
2.基础材料(引线框架)提供步骤
提供具有第一表面(上表面或前表面)和与第一表面相对的第二表面(下表面或背表面)的引线框架(布线板或布线构件),并且该引线框架是由包含例如铜(Cu)作为主要材料的金属制成的框架。
如图4A和图4B中所示,引线框架LF包括在多个行和多个列(所谓的矩阵)中布置的对应于一个半导体产品的单元框架SF,例如当引线框架LF的第一方向是列,则与列正交的第二方向是行。
在位于引线框架LF的第一表面处的多个单元框架SF的相应的中心部处,提供有用于在其之上安装半导体芯片的大致四边形的管芯焊盘DP。管芯焊盘DP经由悬置引线HL与引线框架LF一体连接。用于支撑管芯焊盘DP的悬置引线HL分别与管芯焊盘DP的四个角部相接。
然而,多个引线LE分别面对管芯焊盘DP的不与悬置引线HL相接的四个侧面设置,并与四个侧面间隔开。多个引线LE通过分别在第一方向或第二方向上延伸的连杆TB连接。另外,虽然未图示,但在引线框架LF的周边设置有用于定位引线框架LF或用于缓和与树脂密封相关联的引线框架LF的变形的多个孔。
3.管芯接合步骤
如图5A和图5B中所示,在多个单元框架SF(引线框架LF的第一表面)的每个管芯焊盘DP的上表面上,安装被确定为好产品的半导体芯片SC。在该步骤,使用诸如糊状粘合剂(例如,银(Ag)糊)的管芯接合材料CR结合管芯焊盘DP的上表面和半导体芯片SC的背表面Sb。顺便提及,管芯焊盘DP的上表面和半导体芯片SC的背表面Sb之间的结合不限于通过糊状粘合剂进行结合。例如,使用金-锡(Au-Sn)共熔合金(eutectic)的结合也是可接受的。
如前所述,半导体芯片SC具有四边形,并且具有主表面Sa和与主表面Sa相对的背表面Sb。即,半导体芯片SC在平面图中具有第一边S1、面对第一边S1的第二边S2、与第一边S1和第二边S2中的每一个相交的第三边S3以及与第一边S1和第二边S2中的每一个相交且面对第三边S3的第四边S4。此外,半导体芯片SC具有第一边S1和第三边S3彼此交叉处的第一角部C1、第二边S2和第四边S4彼此交叉处的第二角部C2、第三边S3和第二边S2彼此交叉处的第三角部C3以及第四边S4和第一边S1彼此交叉处的第四角部C4。
4.线接合步骤
如图6A和图6B中所示,例如通过结合使用热压缩和超声波振动的钉头接合(nailhead bonding)(球接合)方法,使用诸如接合线BW的多个导电构件,分别将形成在半导体芯片SC的主表面Sa上的多个电极焊盘BP和多个引线LE彼此电连接。具体而言,接合线BW的末端通过电弧放电而熔融,由此通过表面张力形成球部BWa。所得到的球部BWa在施加例如120kHz的超声波振动的同时通过毛细管(即,柱形耦合夹)被热压缩到电极焊盘BP和引线LE。
作为接合线BW的材料,可以提及诸如金(Au)、铜(Cu)和铝(Al)的金属材料。例如,在金(Au)的情况下,经常使用直径为15μm至20μm的金(Au)线。
另外,如图7中所示,对于线接合步骤,使用正向接合方法,即,在连接形成在半导体芯片SC的主表面Sa上的电极焊盘BP和接合线BW的一部分之后,连接引线LE和接合线BW的另一部分的方法。
这里,如图6A中所示,对于要与半导体芯片SC的主表面Sa上形成的多个电极焊盘BP中的分别位置最靠近第一角部C1的第一电极焊盘B1和第五电极焊盘B5连接的第一导线W1和第五导线W5,使用图7中所示的第二线接合方法(II-1、II-2、II-3和II-4的轨迹)。此外,不限于第一导线W1和第五导线W5,图7中所示的第二接合方法也可以用于例如分别与沿着第一边S1的位于邻近第一电极焊盘B1的电极焊盘BP和沿着第三边S3的位于邻近第三电极焊盘B3的电极焊盘BP连接的接合线BP。
而对于要与半导体芯片SC的主表面Sa上形成的多个电极焊盘BP中的分别位置最靠近跨越半导体芯片SC的中心面对第一角部C1的第二角部C2的第三电极焊盘B3和第七电极焊盘B7连接的第三导线W3和第七导线W7,使用图7中所示的第二线接合方法(II-1、II-2、II-3和II-4的轨迹)。此外,不限于第三导线W3和第七导线W7,图7中所示的第二接合方法也可以用于例如分别与沿着第二边S2的位于邻近第三电极焊盘B3的电极焊盘BP和沿着第四边S4的位于邻近第七电极焊盘B7的电极焊盘BP连接的接合线BP。
对比之下,对于要与半导体芯片SC的主表面Sa上形成的多个电极焊盘BP中的分别位置最靠近第三角部C3的第四电极焊盘B4和第六电极焊盘B6连接的第四导线W4和第六导线W6,使用图7中所示的第一线接合方法(I-1、I-2、I-3和I-4的轨迹)。
此外,对于要与半导体芯片SC的主表面Sa上形成的多个电极焊盘BP中的分别位置最靠近跨越半导体芯片SC的中心面对第三角部C3的第四角部C4的第二电极焊盘B2和第八电极焊盘B8连接的第二导线W2和第八导线W8,使用图7中所示的第一线接合方法(I-1、I-2、I-3和I-4的轨迹)。
另外,如图6A中所示,当在平面图中半导体芯片SC的主表面Sa被分别将半导体芯片SC的第一边S1和第二边S2划分成两个相等的部分的第一假想线IL1和分别将半导体芯片SC的第三边S3和第四边S4划分成两个相等的部分的第二假想线IL2划分时,半导体芯片SC的主表面Sa被划分成四个区域。即,半导体芯片SC的主表面Sa具有包括半导体芯片SC的第一角部C1的第一区域A1、包括半导体芯片SC的第二角部C2的第二区域A2、包括半导体芯片SC的第三角部C3的第三区域A3以及包括半导体芯片SC的第四角部C4的第四区域A4。
然后,对于分别与形成在半导体芯片SC的主表面Sa上的多个电极焊盘BP中的分别位于第一区域A1和第二区域A2中的多个电极焊盘BP连接的多个接合线BW,可以使用图7中示出的第二线接合方法(II-1、II-2、II-3和II-4的轨迹)。
相比之下,对于分别与形成在半导体芯片SC的主表面Sa上的多个电极焊盘BP中的分别位于第三区域A3和第四区域A4中的多个电极焊盘BP连接的多个接合线BW,可以使用图7中示出的第一线接合方法(I-1、I-2、I-3和I-4的轨迹)。
这里,将通过参考图7在以下描述第一线接合方法(I-1、I-2、I-3和I-4的轨迹)。
首先,从导线的末端处形成球的状态开始,导线夹具(wire clamp)打开,使得毛细管CA向下移动。在这个步骤,球陷入倒角,并与毛细管CA的末端表面的中心对齐。
然后,使毛细管CA向下移动,使得球与形成在半导体芯片SC的主表面Sa上的电极焊盘BP接触。然后,对球施加热量、负荷和超声波,从而将球接合到电极焊盘BP,从而形成球部BWa(第一接合或球接合)。
然后,毛细管CA从与球部BWa接合的电极焊盘BP向上移动到给定的高度。然后,将毛细管CA移动到要与导线连接的引线LE,同时将导线形成为环形。
然后,导线与引线LE接触。然后,向导线施加热量、负荷和超声波,从而将导线和引线LE接合(第二接合或针脚接合)。
然后,毛细管CA向上移动同时离开导线。在确保毛细管CA的末端处的给定长度的尾部之后,导线夹具闭合,从而切断导线。结果,形成接合线BW。
为了在第一接合点FBP处球与电极焊盘BP的接合与第二接合点SBP处导线与引线LE的接合之间将导线形成为期望形状的环形,毛细管CA沿着特定的轨迹移动,从而被操作来“改造”导线。
例如,如图7中所示,在从电极焊盘BP(第一接合点FBP)正向上拉动毛细管CA(I-1)之后,毛细管CA在半导体芯片SC的向内方向上移动(I-2),即在与要和导线连接的引线LE的相反的方向上移动。L1表示在该步骤在平面图中毛细管CA从第一接合点FBP的移动距离。随后,在更加正向上拉动毛细管CA(I-3)之后,毛细管CA在向下移动的同时朝向要与导线连接的引线LE移动,由此将导线按压到引线LE(第二接合点SBP)上(I-4)。
将通过参考图7在以下描述第二线接合方法(II-1、II-2、II-3和II-4的轨迹)。
第二线接合方法中的导线和形成在半导体芯片SC的主表面Sa上的电极焊盘BP之间的连接以及导线和引线LE之间的连接的操作基本上等于第一线接合方法中的导线和形成在半导体芯片SC的主表面Sa上的电极焊盘BP之间的连接以及导线和引线LE之间的连接的操作。
此外,为了在第一接合点FBP处球与电极焊盘BP的接合以及第二接合点SBP处导线与引线LE的接合之间将导线形成为期望形状的环形,毛细管CA沿着特定的轨迹移动,从而被操作来“改造”导线。
然而,第一线接合方法的毛细管CA的轨迹与第二线接合方法的毛细管CA的轨迹彼此不同。
例如,如图7中所示,在从电极焊盘BP(第一接合点FBP)正向上拉动毛细管CA(II-1)之后,毛细管CA在半导体芯片SC的向内方向上移动(II-2),即在与要和导线连接的引线LE相反的方向上移动。L2表示在该步骤在平面图中毛细管CA从第一接合点FBP的移动距离。第二线接合方法的移动距离L2大于第一线接合方法的移动距离L1。随后,在更加正向上拉动毛细管CA(II-3)之后,毛细管CA在向下移动的同时朝向要与导线连接的引线LE移动,从而将导线按压到引线LE(第二接合点SBP)上(II-4)。
因此,使用第一线接合方法形成的接合线BW的环形形状和使用第二线接合方法的接合线BW的环形形状彼此不同。
即,使用第二线接合方法形成的第一导线W1、第三导线W3、第五导线W5和第七导线W7中的每一个从球部BWa所位于的第一接合点FBP处在半导体芯片SC的向内方向(与分别要和第一导线W1、第三导线W3、第五导线W5和第七导线W7连接的引线LE相反的方向)上引出。
相比之下,使用第一线接合方法形成的第二导线W2、第四导线W4、第六导线W6和第八导线W8中的每一个从球部BWa所位于的第一接合点FBP不在半导体芯片SC的向内方向(与分别要和第二导线W2、第四导线W4、第六导线W6和第八导线W8连接的引线LE相反的方向)上引出。
因此,第一导线W1的核心部的弯曲角度大于第二导线W2的核心部的弯曲角度。第三导线W3的核心部的弯曲角度大于第四导线W4的核心部的弯曲角度。第五导线W5的核心部的弯曲角度大于第六导线W6的核心部的弯曲角度。另外,第七导线W7的核心部的弯曲角度大于第八导线W8的核心部的弯曲角度(参见图3C)。
此外,第一导线W1比第二导线W2长。第三导线W3比第四导线W4长。第五导线W5比第六导线W6长。另外,第七导线W7比第八导线W8长(参见图3C)。
顺便提及,在前面的描述中,向分别要与位置最靠近第一角部C1的第一电极焊盘B1和第五电极焊盘B5连接的第一导线W1和第五导线W5以及分别要与位置最靠近第二角部C2的第三电极焊盘B3和第七电极焊盘B7连接的第三导线W3和第七导线W7施加了第二线接合方法。但是,本发明不限于此。
即,考虑到稍后描述的模塑步骤中的树脂的流动来确定要施加第二线接合方法的接合线BW。
例如,如图6A中所示,第二线接合方法可应用于分别要与位置最靠近第一角部C1的第一电极焊盘B1和沿着第一边S1的位于邻近第一电极焊盘B1的电极焊盘BP连接的多个接合线BW。此外,第二线接合方法可应用于分别要与位置最靠近第一角部C1的第五电极焊盘B5和沿着第三边S3的位于邻近第五电极焊盘B5的电极焊盘BP连接的多个接合线BW。另外,第二线接合方法可应用于分别要与位置最靠近第二角部C2的第三电极焊盘B3和沿着第二边S2的位于邻近第三电极焊盘B3的电极焊盘BP连接的多个接合引线BW。此外,第二线接合方法可应用于分别要与位置最靠近第二角部C2的第七电极焊盘B7和沿着第四边S4的位于邻近第七电极焊盘B7的电极焊盘BP连接的多个接合线BW。
相比之下,第一线接合方法可应用于未采用第二线接合方法的电极焊盘BP。
另外,例如,如图6A中所示,第二线接合方法可应用于形成在半导体芯片SC的主表面Sa上的多个电极焊盘BP中的分别要与分别位于第一区域A1和第二区域A2中的多个电极焊盘BP连接的多个接合线BW。
相比之下,第一线接合方法可应用于形成在半导体芯片SC的主表面Sa上的多个电极焊盘BP中的分别要与分别位于第三区域A3和第四区域A4中的多个电极焊盘BP连接的多个接合线BW。
然而,第二线接合方法必须应用于分别要与位置最靠近半导体芯片SC的第一角部C1的第一电极焊盘B1和第五电极焊盘B5连接的第一导线W1和第五导线W5以及分别要与位置最靠近半导体芯片SC的第二角部C2的第三电极焊盘B3和第七电极焊盘B7连接的第三导线W3和第七导线W7。
因此,使用第一线接合方法或第二线接合方法,形成具有彼此不同的环形形状的多个接合线BW。这可以减少由模塑步骤中的树脂的流动引起的接合线BW的缺陷状况。接合线BW的缺陷状况包括例如(1)接合线BW从电极焊盘BP剥离、(2)接合线BW的球部BWa与核心部BWb之间的结合部(颈部)的切断或者(3)接合线BW的线扫。
顺便提及,将在“根据比较例的半导体装置的构造和问题”以及“根据本实施例的半导体装置的特征和效果”中描述根据本实施例的半导体装置的特征和效果。
5.模塑步骤
如图8A和图8B以及图9中所示,安装在引线框架LF上的多个半导体芯片SC中的每一个都被密封体RE进行树脂密封。
首先,将包括安装在其之上的多个线接合的半导体芯片SC的引线框架LF设置在包括在转移模塑装置中的模塑模具中。
模塑模具具有其之上布置引线框架LF的下模具MDa和位于下模具MDa上方的上模具MDb,并且上模具MDb与下模具MDa啮合以气密密封引线框架LF。引线框架LF布置在下模具MDa和上模具MDb之间。下模具MDa和上模具MDb分别包括形成在其中的多个腔体CVa和腔体CVb,每个腔体CVa和腔体CVb各自作为用于树脂密封半导体芯片SC的封装区域(或者也称为树脂密封区域)。
此外,在下模具MDa和上模具MDb中的每一个中形成作为用于允许树脂Rea从其流入腔体CVa和CVb中的入口的浇口GA。
如图9中所示,在四个悬置引线HL的给定的悬置引线HL(位于与第一导线W1连接的引线LE和与第五导线W5连接的引线LE之间的悬置引线HL)附近设置了浇口GA。如图12A和图12B中所示,树脂REa经由分别设置在上模具MDb(悬置引线HL的上侧)和下模具MDa(悬置引线HL的下侧)的浇口GA从模塑模具的罐部(未图示)注入到腔体CVa和CVb中。而且,在四个悬置引线HL的其余的三个悬置引线HL附近分别设置有通气口(也称为排气口)VE。因此,腔体CVa和CVb中的空气或气体通过分别在上模具MDb(其余的悬置引线HL的上侧上)和下模具MDa(其余的悬置引线HL的下侧上)处设置的通气口VE排出腔体CVa和CVb的外部(参见图12A)。
然后,闭合下模具MDa和上模具MDb,使得引线框架LF被下模具MDa和上模具MDb夹紧。在该步骤中,引线框架LF被紧密夹在下模具MDa和上模具MDb之间,以防止树脂REa泄漏,从而固定引线框架LF。半导体芯片SC、多个接合线BW、管芯焊盘DP、多个引线LE的部分以及多个悬置引线HL被布置在由腔体CVa和CVb形成的一个封装区域中。
然后,升高温度,从而迫使液化树脂REa通过浇口GA馈送并且注入腔体CVa和CVb中。结果,腔体CVa和CVb的内部被树脂Rea填充。填充压力例如为大约15MPa。
如图9中所示,树脂Rea通过浇口GA流入腔体CVa和CVb中,并在半导体芯片SC的上表面侧和侧表面侧流动,以在通气口VE的跨越半导体芯片SC的中心面对浇口GA的方向上流动。结果,通过树脂REa密封半导体芯片SC、多个接合线BW、管芯焊盘DP、多个引线LE的一部分以及多个悬置引线HL,从而形成密封体RE。为了降低应力,密封体RE由环氧类热固性绝缘树脂形成,所述环氧类热固性绝缘树脂例如包括酚类固化剂、硅橡胶和添加在其中的大量填料(例如,二氧化硅)。
之后,将包括形成在其中的多个密封体RE的引线框架LF从转移模塑装置中取出。
然后,将包括形成在其中的多个密封体RE的引线框架LF进行退火处理(烘烤处理或后固化)。退火处理在例如大约160℃至190℃的温度的温度下执行大约7小时。该热处理导致密封体RE的进一步固化促进,从而改善与引线框架LF的粘合性等。
6.镀敷步骤
然后,对引线框架LF进行镀敷处理。结果,在引线框架LF的未被树脂密封的第一表面和第二表面上形成由例如锡(Sn)、锡-银(Sn-Ag)型合金、锡-铜(Sn-Cu)型合金、锡-铋(Sn-Bi)型合金或锡-铅(Sn-Pb)型合金形成的厚度为10μm或更小的镀膜。
7.引线切断步骤
接着,如图10A和图10B中所示,使用切断装置来切断设置在多个引线LE之间的连杆TB。然后,从密封体RE中去除多余的树脂毛刺。此外,使用切断装置切断多个引线LE和多个悬置引线HL,从而将引线框架LF的主体切断成单独的单元框架SF。
为了切断,例如在包括在切断装置中的焊盘(支架)之上放置引线框架LF。首先,切断多个引线LE。然后,切断多个悬置引线HL。多个悬置引线HL悬置标签部DP和密封体RE。为此,在切断多个引线LE的阶段,密封体RE不会与引线框架LF的主体分离。在切断多个悬置引线HL的阶段,密封体RE与引线框架LF的主体分离。
8.引线模塑步骤
然后,如图11A和图11B中所示,从密封体RE暴露的多个引线LE通过模塑模具被模塑为规定的形状,例如鸥翼形状。结果,半导体装置SM基本完成。
在前面的描述中,按照镀敷步骤、引线切断步骤和引线模塑步骤的顺序执行半导体装置SM的制造。但是,可以在引线切断步骤之后顺序地执行镀敷步骤和引线模塑步骤。
9.检查步骤
然后,根据产品标准,通过诸如电气检查和视觉检查的测试步骤将半导体装置SM分类为好产品和差产品。
10.运输步骤
然后,根据产品标准对被确定为好产品的半导体装置SM进行分类,并进一步进行最终视觉检查,随后进行运输。
根据比较例的半导体装置的构造和问题
然后,将通过参考图12A和图12B至图17来描述根据本发明人研究的比较例的半导体装置的构造和问题。
图12A是用于说明模塑步骤中树脂从浇口到通气口中的流动的截面图。图12B是用于说明在模塑步骤中分别位于浇口附近和通气口附近的接合线周边的树脂的流动的截面图。图13A和图13B各自都是第一问题的解释图,其中图13A是模塑步骤中位于浇口附近的接合线所受到的应力的状态图,并且图13B是用于说明接合线的球部的剥离的示意图。图14A和图14B各自都是第二问题的解释图,其中图14A是模塑步骤中位于通气口附近的接合线所受到的应力的状态图,并且图14B是用于说明接合线的球部与核心部之间的结合部(颈部)的切断的示意图。图15是第三问题的解释图,并且是用于说明模塑步骤中树脂通过浇口到通气口的流动的平面图。图16是用于说明需要解决第一和第二问题的接合线的一个示例的平面图。图17是用于说明需要解决第一和第二问题的接合线的另一个示例的平面图。
顺便提及,在模塑步骤中使用的转移模塑装置中包括的模塑模具中设置了三个通气口。本文提及的术语“通气口”是指跨越半导体芯片SC的中心面对浇口的通气口,即三个通气口中的用于最终排出腔体CVa和CVb中的空气或气体的通气口。而且,在图12A和图12B以及图15中,阴影剖面线所指示的每个箭头示出了树脂的流动。
如图12A中所示,在下模具MDa和上模具MDb的每一个中形成有作为用于允许树脂从其流入腔体CVa和CVb中的入口的浇口GA。因此,树脂从悬置引线HL的上侧和下侧注入腔体CVa和CVb中。另外,在下模具MDa和上模具MDa中的每一个中的跨越半导体芯片SC的中心面对浇口GA的位置处形成作为用于将腔体CVa和CVb中的空气或气体从其排出的出口的通气口VE。
然后,如上所述,树脂通过浇口GA到悬置引线HL的上侧、下侧和侧表面侧以流入腔体CVa和CVb中,并流过半导体芯片SC的上表面侧和侧表面侧以在跨越半导体芯片SC的中心面对浇口GA的通气口VE的方向上流动(参见图15)。
但是,如图12B中所示,在位于浇口GA附近的接合线BW处,树脂分别通过接合线BW的上侧和下侧从上游向下游流动。流过接合线BW的下侧的树脂的流速比流过接合线BW的上侧的树脂的流速慢。
位于浇口GA附近的接合线BW例如是要与分别位置最靠近图1中所示的半导体芯片SC的第一角部C1的第一电极焊盘B1和第五电极焊盘B5连接的第一导线W1和第五导线W5。此外,除了第一导线W1和第五导线W5之外,位于浇口GA附近的接合线BW还可以包括例如如图1中所示的分别要与沿着第一边S1的位于邻近第一电极焊盘B1的电极焊盘BP和沿着第三边S3的位于邻近第五电极焊盘B5的电极焊盘BP连接的多个接合线BW。此外,除了第一导线W1和第五导线W5之外,位于浇口GA附近的接合线BW可以包括例如如图1中所示的分别要与位于第一区域A1中的多个电极焊盘BP连接的多个接合线BW。
另外,如图12B中所示,对于位于通气口VE附近的接合线BW,接合线BW的上侧作为上游,并且其下侧作为下游。因此,树脂从接合线BW的上侧朝向下侧流动。
位于通气口VE附近的接合线BW例如是如图1中所示的要与分别位置最靠近半导体芯片SC的第二角部C2的第三电极焊盘B3和第七电极焊盘B7连接的第三导线W3和第七导线W7。此外,除了第三导线W3和第七导线W7之外,位于通气口VA附近的接合线BW可以包括例如如图1中所示的分别要与沿着第二边S2的位于邻近第三电极焊盘B3的电极焊盘BP和沿着第四边S4的位于邻近第七电极焊盘B7的电极焊盘BP连接的多个接合线BW。此外,除了第三导线W3和第七导线W7之外,位于通气口VA附近的接合线BW可以包括例如如图1中所示的分别要与位于第二区域A2中的多个电极焊盘BP连接的多个接合线BW。
为此,如图13A中所示,在模塑步骤中,位于浇口GA附近的接合线BW在从其下侧朝向其上侧的方向上被施加负荷。
当位于浇口GA附近的接合线BW被施加向上的负荷时,如图13B中所示,例如在可靠性测试特别是温度循环测试中,树脂的热膨胀或者膨胀或收缩导致接合线BW的球部BWa和电极焊盘BP之间的结合部处的张力的增加。因此,更容易导致接合线BW从电极焊盘BP剥离(第一问题)。
另外,如图14B中所示,在模塑步骤中,位于通气口VE附近的接合线BW在从其上侧朝向其下侧的方向上被施加负荷。
当位于通气口VE附近的接合线BW被施加向下的负荷时,如图14B中所示,例如在可靠性测试特别是温度循环测试中,应力集中于接合线BW的球部BWa与核心部BWb之间的结合部(颈部)。因此,更容易导致结合部(颈部)的切断(剪切断裂或裂纹)(第二问题)。
此外,在模塑步骤中,在沿着树脂的流动的方向上具有环形形状的接合线BP数量较少。为此,多个接合线BW具有线扫问题(第三问题)。
本发明人进行的研究表明,如图15中所示,在其它接合线BW中比分别位于浇口GA附近和通气口VE附近的接合线BW趋于引起线扫。
然而,在模塑步骤中,与分别位于浇口GA附近和通气口VE附近的接合线BW相比,除了分别位于浇口GA附近和通气口VE附近的接合线BW以外的其它接合线BW不太可能被施加向上的负荷(参见图13A),因此不易引起接合线BW的剥离。
此外,在模塑步骤中,与分别位于浇口GA附近和通气口VE附近的接合线BW相比,除了分别位于浇口GA附近和通气口VE附近的接合线BW以外的其它接合线BW不太可能被施加向下的负荷(参见图14A),因此不易引起接合线BW的切断。
目前,接合线BW的线直径例如是15μm至20μm。然而,随着半导体装置的尺寸越来越小和密度越来越高,彼此邻近的电极焊盘BP之间的间隔已经快速减小。因此,接合线BW的线直径进一步减小。也期望对线直径为10μm或更小的接合线BW的需求。
因此,当接合线BW的线直径变为10μm或更小时,接合线BW的剥离(第一问题)、接合线BW的切断(第二问题)以及接合线BW的线扫(第三问题)变得更加严重。例如,在可靠性测试特别是温度循环测试中,接合线BW的剥离(第一问题)和接合线BW的切断(第二问题)可能是不可避免的。
图16示出了倾向于发生剥离(第一问题)或切断(第二问题)的接合线BW。
需要解决剥离问题的接合线BW是分别要与位置最靠近半导体芯片SC的第一角部C1的第一电极焊盘B1和第五电极焊盘B5、沿着第一边S1的位于邻近第一电极焊盘B1的电极焊盘BP以及沿着第三边S3的位于邻近第五电极焊盘B5的电极焊盘BP连接的多个接合线BW。此外,需要解决剥离问题的接合线BW可以包括当在平面图中半导体芯片SC的主表面被第一假想线IL1和第二假想线IL2划分时分别要与位于半导体芯片SC的包括第一角部C1的第一区域A1中的多个电极焊盘BP连接的多个接合线BW。
此外,需要解决切断问题的接合线BW是分别要位置最靠近半导体芯片SC的第二角部C2的第三电极焊盘B3和第七电极焊盘B7、和沿着第二边S2的位于邻近第三电极焊盘B3的电极焊盘BP以及沿着第四边S4的位于邻近第七电极焊盘B7的电极焊盘BP连接的多个接合线BW。此外,需要解决切断问题的接合线BW可以包括当在平面图中半导体芯片SC的主表面被第一假想线IL1和第二假想线IL2划分时分别要与位于半导体芯片SC的包括第二角部C2的第二区域A2中的多个电极焊盘BP连接的多个接合线BW。
图17示出了最有可能发生剥离(第一问题)和切断(第二问题)的接合线BW。
需要解决剥离问题的接合线BW是分别要与位置最靠近半导体芯片SC的第一角部C1的第一电极焊盘B1和第五电极焊盘B5连接的多个接合线BW。
此外,需要解决切断问题的接合线BW是分别要与位置最靠近半导体芯片SC的第二角部C2的第三电极焊盘B3和第七电极焊盘B7连接的多个接合线BW。
根据本实施例的半导体装置的特征和效果
在例如如图1中所示的根据本实施例的半导体装置中,在模塑步骤中分别位于浇口GA附近和通气口VE附近的接合线BW朝向半导体芯片SC的内侧大幅迂回(detour),并且具有落入半导体芯片SC的向内方向上的环形形状(以下可以称为向内下降的环形形状)。也就是说,在模塑步骤中分别位于浇口GA附近和通气口VE附近的接合线BW具有较弱的拉力(张力),并且有一定的余量松弛地拉伸。
相比之下,在模塑步骤中,除了位于浇口GA附近和通气口VE附近的接合线BW以外的接合线BW不会朝向半导体芯片SC的内侧方向迂回,并且具有不落入半导体芯片SC的向内方向上的环形形状。也就是说,在模塑步骤中,除了分别位于浇口GA附近和通气口VE附近的接合线BW以外的其它接合线BW具有较强的拉力(张力),并被紧紧拉伸。
这里,在模塑步骤中位于浇口GA附近的接合线BW是分别要与位置最靠近半导体芯片SC的第一角部C1的第一电极焊盘B1和第五电极焊盘B5连接的第一导线W1和第五导线W5。可替换地,除了第一导线W1和第五导线W5之外,在模塑步骤中位于浇口GA附近的接合线BW是要与沿着第一边S1的位于邻近第一电极焊盘B1的电极焊盘BP连接的接合线BW以及是要与沿着第三边S3的位于邻近第五电极焊盘B5的电极焊盘BP连接的接合线BW。仍然可替换地,在模塑步骤中位于浇口GA附近的接合线BW是当半导体芯片SC的主表面被第一假想线IL1和第二假想线IL2划分时,分别要与位于半导体芯片SC的包括第一角部C1的第一区域A1中的多个电极焊盘BP连接的多个接合线BW。
此外,在模塑步骤中位于通气口VE附近的接合线BW是要与分别位置最靠近半导体芯片SC的第二角部C2的第三电极焊盘B3和第七电极焊盘B7连接的第三导线W3和第七导线W7。可替换地,除了第三导线W3和第七导线W7之外,在模塑步骤中位于通气口VE附近的接合线BW是要与沿着第二边S2的位于邻近第三电极焊盘B3的电极焊盘BP连接的接合线BW以及要与沿着第四边S4的位于邻近第七电极焊盘B7的电极焊盘BP连接的接合线BW。仍然可替换地,在模塑步骤中位于浇口GA附近的接合线BW是当半导体芯片SC的主表面被第一假想线IL1和第二假想线IL2划分时,分别要与位于半导体芯片SC的包括第二角部C2的第二区域A2中的多个电极焊盘BP连接的多个接合线BW。
如前所述,在半导体装置的制造步骤之一的模塑步骤中,位于浇口GA附近的接合线BW在从其下侧朝向其上侧的方向上被施加负荷(参见图13A)。因此,例如通过可靠性测试特别是温度循环测试中的树脂的热膨胀或收缩,在模塑步骤中向上的负荷引起位于浇口GA附近的接合线BW的球部BWa和电极焊盘BP之间的结合部处的张力的增加。结果,接合线BW各自变得更易从电极焊盘BP剥离(第一问题)。
然而,在本实施例中,在模塑步骤中位于浇口GA附近的接合线BW各自形成为向内下降的环形形状。即,模塑步骤中位于浇口GA附近的接合线BW具有较弱的拉力(张力),并且有一定的余量松弛地拉伸。因此,即使在模塑步骤中,位于浇口GA附近的接合线BW被施加向上的负荷,例如在可靠性测试特别是温度循环测试中引起的位于浇口GA附近的接合线BW的球部BWa与电极焊盘BP之间的结合部处的拉力也小。为此,接合线BW各自变得不易从电极焊盘BP剥离(解决第一问题)。
另外,如上所述,在半导体装置的制造步骤之一的模塑步骤中,位于通气口VE附近的接合线BW在从其上侧朝向其下侧的方向上被施加负荷(参见图14A)。为此,例如通过可靠性测试特别是温度循环测试中的树脂的热膨胀或收缩,由于向下的负荷,在模塑步骤中位于通气口VE附近的每个接合线BW的球部BWa与核心部BWb之间的结合部(颈部)变得更易被切断(第二问题)。
然而,在本实施例中,在模塑步骤中位于通气口VE附近的接合线BW形成为向内下降的环形。即,在模塑步骤中位于通气口VE附近的接合线BW具有较弱的拉力(张力),并且有一定的余量松弛地拉伸。因此,即使在模塑步骤中,位于通气口VE附近的接合线BW被施加向下的负荷,例如在可靠性测试特别是温度循环测试中引起的应力也不集中于位于通气口VE附近的每个接合线BW的球部BWa与核心部BWb之间的结合部(颈部)。为此,接合线BW各自变得不易被切断(解决第二问题)。
另外,如前所述,在半导体装置的制造步骤之一的模塑步骤中,存在由树脂流动引起的线扫问题。在模塑步骤中,趋于经历线扫的接合线BW是除了分别位于浇口GA附近和通气口VE附近的接合线BW以外的其它接合线BW。可替换地,趋于经历线扫的接合线BW是当半导体芯片SC的主表面被第一假想线IL1和第二假想线IL2划分时,分别要与分别位于半导体芯片SC的包括第三角部C3的第三区域A3中和半导体芯片SC的包括第四角部C4的第四区域A4中的多个电极焊盘BP连接的多个接合线BW(第三问题)。
然而,在本实施例中,在模塑步骤中除了分别位于浇口GA附近和通气口VE附近的接合线BW以外的其它接合线BW具有较强的拉力(张力),并且被紧紧拉伸。可替换地,分别要与分别位于半导体芯片SC的包括第三角部C3的第三区域A3中以及半导体芯片SC的包括第四角部C4的第四区域A4中的多个电极焊盘BP连接的多个接合线BW具有较强的拉力(张力),并且被紧紧拉伸。结果,可以避免由树脂流动引起的接合线BW的线扫问题(解决第三问题)。
因此,根据本实施例,可以避免接合线BW的剥离(第一问题)、接合线BW的切断(第二问题)以及接合线BW的线扫(第三问题)。结果,即使为了实现半导体装置的小型化和低成本化而使接合线的线直径变细,也能够实现可靠性高的半导体装置。
顺便提及,在本实施例中,在半导体装置的制造步骤之一的模塑步骤中,使用其中在下模具MDa和上模具MDb中形成作为用于将树脂从其注入腔体CVa和CVb中的入口的浇口GA的模塑模具(参见图12A)。即,通过位于引线框架LF的上表面侧的上浇口和位于引线框架LF的下表面侧的下浇口,树脂被分别注入到腔体CVa和CVb中。然而,本实施例不限于此,并且还可应用于使用其中仅在下模具MDa中形成作为用于将树脂从其注入腔体CVa和CVb中的入口的浇口GA的模塑模具的模塑步骤。也就是说,当仅从位于引线框架LF的下表面侧的下浇口将树脂注入到腔体CVa和CVb中时,位于浇口GA附近的接合线BW也被施加在从其下侧朝向其上侧的方向上的负荷。因此,球部BWa变得更易从电极焊盘BP剥离(第一问题)。因此,当在使用仅包括下浇口的模塑模具的模塑步骤中制造半导体装置时,也能够有效地应用根据本实施例的接合线BW的环形形状。
变形例
到目前为止,通过实施例具体描述了本发明人完成的发明。然而,自然理解的是,本发明不限于这些实施例,并且可以在不脱离其主旨的范围内进行各种改变。
<变形例1>
将通过参考图18来描述根据本实施例的变形例1的半导体装置。
图18是根据本实施例的变形例1的半导体装置的俯视图。
顺便提及,根据变形例1的半导体装置SM1与根据本实施例的半导体装置SM之间的差异在于接合线的线直径和环形形状。它们之间其它构造几乎相等。以下主要描述这些差异。
如图18中所示,在根据变形例1的半导体装置SM1中,接合线BW不会朝向半导体芯片SC的内部迂回,并且全部的接合线BW具有较强的拉力(张力),并且被紧紧拉伸。
但是,在根据变形例1的半导体装置SM1中,多个接合线中的在模塑步骤中分别位于浇口GA附近和通气口VE附近的接合线BW各自具有比其它部分中的每个接合线BW的线直径大的线直径,并且各自具有例如比20μm大的直径。
这里,在模塑步骤中位于浇口GA附近的接合线BW是要与分别位置最靠近半导体芯片SC的第一角部C1的第一电极焊盘B1和第五电极焊盘B5连接的第一导线W1和第五导线W5。可替换地,除了第一导线W1和第五导线W5之外,在模塑步骤中位于浇口GA附近的接合线BW是要与沿着第一边S1的位于邻近电极焊盘B1的电极焊盘BP连接的接合线BW以及要与沿着第三边S3的位于邻近第五电极焊盘B5的电极焊盘BP连接的接合线BW。仍然可替换地,在模塑步骤中位于浇口GA附近的接合线BW是当半导体芯片SC的主表面被第一假想线IL1和第二假想线IL2划分时,分别要与位于半导体芯片SC的包括第一角部C1的第一区域A1中的多个电极焊盘BP连接的多个接合线BW。
此外,在模塑步骤中位于通气口VE附近的接合线BW是要与位置最靠近半导体芯片SC的第二角部C2的第三电极焊盘B3和第七电极焊盘B7连接的第三导线W3和第七导线W7。可替换地,除了第三导线W3和第七导线W7之外,在模塑步骤中位于通气口VE附近的接合线BW是要与沿着第二边S2的位于邻近第三电极焊盘B3的电极焊盘BP连接的接合线BW以及要与沿着第四边S4的位于邻近第七电极焊盘B7的电极焊盘BP连接的接合线BW。仍然可替换地,在模塑步骤中位于通气口VE附近的接合线BW是当半导体芯片SC的主表面被第一假想线IL1和第二假想线IL划分时,分别要与位于半导体芯片SC的包括第二角部C2的第二区域A2中的多个电极焊盘BP连接的多个接合线BW。
因此,根据变形例1,通过增加模塑步骤中位于浇口GA附近的每个接合线BW的线直径,在模塑步骤中减少了施加到位于浇口GA附近的每个接合线BW的向上的负荷。因此,例如即使在可靠性测试特别是温度循环测试中引起树脂的热膨胀或收缩时,也能够使模塑步骤中位于浇口GA附近的接合线BW的球部BWa与电极焊盘BP之间的结合部处的张力较小。为此,接合线WB变得不易从电极焊盘BP剥离(解决第一问题)。
另外,根据变形例1,通过增加模塑步骤中位于通气口VE附近的每个接合线BW的线直径,在模塑步骤中减少了施加到位于通气口VE附近的每个接合线BW的向下的负荷。因此,例如即使在可靠性测试特别是温度循环测试中引起树脂的热膨胀或收缩时,应力也不会集中在模塑步骤中位于通气口VE附近的接合线BW的球部BWa与核心部BWb之间的结合部(颈部)。为此,接合线BW变得不易被切断(解决第二问题)。
此外,根据变形例1,全部的接合线BW都具有较强的拉力(张力),并且被紧紧拉伸。这可以避免由树脂流动导致的线扫问题(解决第三问题)。
变形例2
将通过参考图19来描述根据本实施例的变形例2的半导体装置。
图19是根据本实施例的变形例2的半导体装置的俯视图。
顺便提及,根据变形例2的半导体装置SM2与根据本实施例的半导体装置SM之间的差异在于接合线的环形形状。它们之间的其它构造几乎相等。下面主要描述这个差异。
如图19中所示,在根据变形例2的半导体装置SM2中,全部的接合线BW朝向半导体芯片SC的内部迂回,具有较弱的拉力(张力),并且有一定的余量松弛地拉伸。
在半导体装置SM2的制造步骤之一的模塑步骤中,当本实施例中树脂的填充压力低时,所有的接合线BW具有较弱的拉力(张力),并且也能够有一定的余量松弛地拉伸。
结果,例如即使在可靠性测试特别是温度循环测试中引起树脂的热膨胀或收缩时,在模塑步骤中位于浇口GA附近的接合线BW的球部BWa与电极焊盘BP之间的结合部处的张力也小。为此,接合线BW各自变得不易从电极焊盘BP剥离(解决第一问题)。
另外,例如即使当可靠性测试特别是温度循环测试中引起树脂的热膨胀或收缩时,应力也不会集中在模塑步骤中位于通气口VE附近的接合线BW的球部BWa与核心部BWb之间的结合部(颈部)。为此,接合线BW变得不太可能被切断(解决第二问题)。
而当树脂的填充压力较低时,即使接合线BW的长度较长,也可以避免由于树脂的流动而导致的线扫问题(解决第三问题)。
然而,在模塑步骤中,直到树脂填充到腔体中的完成的时间变得更长。因此,在初始阶段注入的树脂可能会凝固。
变形例3
将通过参考图20来描述根据本实施例的变形例3的半导体装置。
图20是根据本实施例的变形例3的半导体装置的截面图。
根据本实施例的半导体装置SM是所谓的标签部暴露型半导体装置,其中管芯焊盘DP的下表面从密封体RE的底表面暴露。然而,根据变形例3的半导体装置SM3是其中管芯焊盘的下表面不从密封体RE的底表面暴露的所谓的标签部集成型半导体装置。
顺便提及,它们之间的其它构造几乎相等。也就是说,在模塑步骤中分别位于浇口GA附近和通气口VE附近的多个接合线BW与本实施例一样朝向半导体芯片SC的内部迂回,具有弱的拉力(张力),并且有一定的余量松弛地拉伸。下面主要描述差异。
在标签部集成型半导体装置SM3中,与标签部暴露型半导体装置SM相比,在半导体装置SM3的制造步骤之一的模塑步骤中,位于浇口附近的接合线BW变得不太可能在从其下侧朝向其上侧的方向上被施加负荷。因此,在标签部集成型半导体装置SM3中,与标签部暴露型半导体装置SM相比,即使在例如可靠性测试特别是温度循环测试中引起树脂的热膨胀或收缩时,在模塑步骤中位于浇口附近的接合线BW也不太可能从它们相应的电极焊盘BP剥离。
此外,与标签部暴露型半导体装置SM相比,在标签部集成型半导体装置SM3中,在半导体装置SM3的制造步骤之一的模塑步骤中,位于通气口附近的接合线BW在从其上侧朝向其下侧的方向上变得不太可能被施加负荷。因此,与标签部暴露型半导体装置SM相比,在标签部集成型半导体装置SM3中,即使当例如可靠性测试特别是温度循环测试中引起树脂的热膨胀或收缩时,应力也不会集中在模塑步骤中位于通气口附近的每个接合线BW的球部与核心部之间的结合部(颈部)。为此,接合线BW不太可能被切断。
因此,与标签部暴露型半导体装置SM相比,在标签部集成型半导体装置SM3中,不太可能造成接合线BW的剥离(第一问题)和接合线BW的切断(第二问题)。然而,在模塑步骤中分别位于浇口附近和通气口附近的多个接合线BW被以一定的余量松弛地拉伸。结果,变得仍然不太可能引起接合线BW的剥离(第一问题)和接合线BW的切断(第二问题)。
但是,当在模塑步骤中分别位于浇口附近和通气口附近的多个接合线BW无用地变为较长,可能会导致线扫。在这种情况下,在标签部集成型半导体装置SM3中,例如,分别要与位置最靠近半导体芯片SC的第一角部C1的第一电极焊盘B1和第五电极焊盘B5连接的第一导线W1和第五导线W5以一定的余量被期望地松弛地拉伸(参见图1)。此外,在标签部集成型半导体装置SM3中,例如,分别要与位置最靠近半导体芯片SC的第二角部C2的第三电极焊盘B3和第七电极焊盘B7连接的第三导线W3和第七导线W7以一定的余量被期望地松弛地拉伸(参见图1)。也就是说,只有第一导线W1、第五导线W5、第三导线W3和第七导线W7以一定的余量被松弛地拉伸。这可以防止其它接合线BW的线扫。
变形例4
将通过参考图21来描述根据本实施例的变形例4的半导体装置。
图21是根据本实施例的变形例4的半导体装置的俯视图。
顺便提及,根据变形例4的半导体装置SM4和根据实施例的半导体装置SM之间的差异在于形成在半导体芯片的主表面上的电极焊盘的布置。它们之间的其它构造几乎相等。下面主要描述这个差异。
如图21中所示,包括在第一焊盘组G1中的多个电极焊盘BP以与在前述实施例中描述的多个电极焊盘BP的间距相同的间距(例如第一间距)布置。然后,分别要与位置最靠近半导体芯片SC的第一角部C1的第一电极焊盘B1和沿着第一边S1的位于邻近第一电极焊盘B1的电极焊盘BP连接的多个接合线BW具有向内下降的环形形状。
而包括在第二焊盘组G2中的多个电极焊盘BP以与包括在第一焊盘组G1中的多个电极焊盘BP的间距相同的间距(例如,第一间距)布置。然后,分别要与位置最靠近半导体芯片SC的第二角部C2的第三电极焊盘B3和沿着第二边S2的位于邻近第三电极焊盘B3的电极焊盘BP连接的多个接合线BW具有向内下降的环形形状。
此外,包括在第三焊盘组G3中的多个电极焊盘BP包括由多个电极焊盘BP形成的第一子焊盘组GPa和由多个电极焊盘BP形成的第二子焊盘组GPb,第一子焊盘组GPa包括位置最靠近半导体芯片SC的第一角部C1的第五电极焊盘B5,第二子焊盘组GPb包括位置最靠近半导体芯片SC的第三角部C3的第六电极焊盘B6。
形成第一子焊盘组GPa的多个电极焊盘BP和形成第二子焊盘组GPb的多个电极焊盘BP分别以第一间距布置。另一方面,包括在第一子焊盘组GPa中的多个电极焊盘BP中的位置最靠近第二子焊盘组GPb的电极焊盘BP和包括在第二子焊盘组GPb中的多个电极焊盘BP中的位置最靠近第一子焊盘组GPa的电极焊盘BP以比第一间距大的间距布置。即,在前述实施例中,包括在第三焊盘组G3中的多个电极焊盘BP以相同的间距布置。相比之下,在变形例4中,如图21中所示,存在电极焊盘BP以比第一间距大的间距布置的部分。换句话说,第三焊盘组G3具有其中多个电极焊盘BP没有以相等间距布置的部分。然后,分别要与形成第一子焊盘组GPa的多个电极焊盘BP连接的接合线BW各自具有向内下降的环形形状。
顺便提及,为了便于理解,图21将一个电极焊盘BP示出作为形成第一子焊盘组GPa的多个电极焊盘BP。第一子焊盘组GPa由多个电极焊盘BP形成。然而,不排除由一个电极焊盘BP形成的第一子焊盘组GPa。
此外,包括在第四焊盘组G4中的多个电极焊盘BP具有由多个电极焊盘BP形成的第三子焊盘组GPc和由多个电极焊盘BP形成的第四子焊盘组GPd,第三子焊盘组GPc包括位置最靠近半导体芯片SC的第二角部C2的第七电极焊盘B7,第四子焊盘组GPd包括位置最靠近半导体芯片SC的第四角部C4的第八电极焊盘B8。
形成第三子焊盘组GPc的多个电极焊盘BP和形成第四子焊盘组GPd的多个电极焊盘BP分别以第一间距布置。另一方面,包括在第三子焊盘组GPc中的多个电极焊盘BP中的位置最靠近第四子焊盘组GPd的电极焊盘BP和包括在第四子焊盘组GPd中的多个电极焊盘BP中的位置最靠近第三子焊盘组GPc的电极焊盘BP以比第一间距大的间距布置。即,在前述实施例中,包括在第四焊盘组G4中的多个电极焊盘BP以相同的间距布置。相比之下,在变形例4中,如图21中所示,存在电极焊盘BP以比第一间距大的间距布置的部分。换句话说,第四焊盘组G4具有其中多个电极焊盘BP没有以相等间距布置的部分。然后,分别要与形成第三子焊盘组GPc的多个电极焊盘BP连接的多个接合线BW各自具有向内下降的环形形状。
顺便提及,为了便于理解,图21将一个电极焊盘BP示出作为形成第三子焊盘组GPc的多个电极焊盘BP。第三子焊盘组GPc由多个电极焊盘BP形成。然而,不排除由一个电极焊盘BP形成的第三子焊盘组GPc。
如根据变形例4的半导体装置SM4那样,通过将形成一个焊盘组(变形例4中的第三焊盘组G3和第四焊盘组G4)的多个电极焊盘BP中的电极焊盘BP之间具有不同的间隔的部分作为边界,可以确定具有向内下降的环形形状的接合线BW。
即,例如,在第三焊盘组G3中,分别要与位于第一边S1侧的形成第一子焊盘组GPa的多个电极焊盘BP连接的接合线BW形成为向内下降的环形形状。而例如在第四焊盘组G4中,分别要与位于第二边S2侧的形成第三子焊盘组GPc的多个电极焊盘BP连接的接合线BW形成为向内下降的环形形状。
结果,与前述实施例一样,可以避免接合线BW的剥离(第一问题)、接合线BW的切断(第二问题)以及接合线BW的线扫(第三问题)。
顺便提及,在变形例4中,具有彼此不同间隔的电极焊盘BP分别布置在第三焊盘组G3和第四焊盘组G4中。然而,当然可以理解,具有彼此不同间隔的电极焊盘BP可以分别布置在第一焊盘组G1和第二焊盘组G2中。同样在这种情况下,通过将形成第一焊盘组G1和第二焊盘组G2的多个电极焊盘BP中的电极焊盘BP之间具有不同的间隔的部分作为边界,可以确定具有向内下降的环形形状的接合线BW。
变形例5
将通过参考图22来描述根据本实施例的变形例5的半导体装置。
图22是根据本实施例的变形例5的半导体装置的俯视图。
顺便提及,根据变形例5的半导体装置SM5与根据前述实施例的半导体装置SM之间的差异在于接合线的存在或不存在。它们之间的其它构造几乎相等。下面主要描述这个差异。
如图22中所示,包括在第一焊盘组G1中的多个电极焊盘BP与变形例4一样例如以第一间距布置。然后,分别要与位置最靠近半导体芯片SC的第一角部C1的第一电极焊盘B1和沿着第一边S1的位于邻近第一电极焊盘B1的电极焊盘BP连接的多个接合线BW各自具有向内下降的环形形状。
此外,包括在第二焊盘组G2中的多个电极焊盘BP以例如第一间距布置。然后,分别要与位置最靠近半导体芯片SC的第二角部C2的第三电极焊盘B3和沿着第二边S2的位于邻近第三电极焊盘B3的电极焊盘BP连接的接合线BW各自具有向内下降的环形形状。
而包括在第三焊盘组G3中的多个电极焊盘BP例如以第一间距布置,并且包括布置在其中的不与接合线BW连接的电极焊盘B0。然后,分别要与位置最靠近半导体芯片SC的第一角部C1的第五电极焊盘B5以及位于第五电极焊盘B5和不与接合线BW连接的电极焊盘B0之间的电极焊盘BP连接的多个接合线BW各自具有向内下降的环形形状。
顺便提及,在图22中,为了易于理解,未示出第五电极焊盘B5和不与接合线BW连接的电极焊盘B0之间的电极焊盘BP。
此外,包括在第四焊盘组G4中的多个电极焊盘BP例如以第一间距布置,并且包括布置在其中的不与接合线BW连接的电极焊盘B0。然后,分别要与位置最靠近半导体芯片SC的第二角部C2的第七电极焊盘B7以及位于第七电极焊盘B7和不与接合线BW连接的电极焊盘B0之间的电极焊盘BP连接的多个接合线BW各自具有向内下降的环形形状。
顺便提及,在图22中,为了易于理解,未示出第七电极焊盘B7和不与接合线BW连接的电极焊盘B0之间的电极焊盘BP。
如根据变形例5的半导体装置SM5那样,在形成一个焊盘组(变形例5中的第三焊盘组G3和第四焊盘组G4)中,通过将不与接合线BW连接的电极焊盘BP作为边界,可以确定具有向内下降的环形形状的接合线BW。
即,例如,在第三焊盘组G3中,分别要与位于不与接合线BW连接的电极焊盘BP和第一边S1之间的多个电极焊盘BP连接的接合线BW被形成为向内下降的环形形状。此外,例如,在第四焊盘组G4中,分别要与位于不与接合线BW连接的电极焊盘和第二边S2之间的多个电极焊盘BP连接的接合线BW被形成为向内下降的环形形状。
结果,与前述实施例一样,可以避免接合线BW的剥离(第一问题)、接合线BW的切断(第二问题)以及接合线BW的线扫(第三问题)。
顺便提及,在变形例5中,在第三焊盘组G3和第四焊盘组G4中布置每个不与接合线BW连接的电极焊盘B0。然而,当然可以理解,可以在第一焊盘组G1和第二焊盘组G2中布置每个不与接合线BW连接的电极焊盘B0。同样在这种情况下,在分别形成第一焊盘组G1和第二焊盘组G2的多个电极焊盘BP中,通过将不与接合线BW连接的电极焊盘BP作为边界,可以确定具有向内下降的环形形状的接合线BW。
Claims (9)
1.一种制造半导体装置的方法,包括以下步骤:
(a)提供引线框架,所述引线框架包括具有上表面和与所述上表面相对的下表面并且由四边形构成的管芯焊盘、用于支撑所述管芯焊盘的多个支撑引线以及在平面图中布置在所述管芯焊盘周围的多个引线;
(b)在步骤(a)之后,将具有主表面、与所述主表面相对的背表面以及形成在所述主表面上的多个电极焊盘并且由四边形构成的半导体芯片安装在所述管芯焊盘的所述上表面上,使得所述背表面和所述管芯焊盘的所述上表面彼此面对;
(c)在步骤(b)之后,分别经由多个导线连接所述多个电极焊盘和所述多个引线;以及
(d)在步骤(c)之后,通过树脂密封所述半导体芯片和所述多个导线,
其中,在平面图中,所述半导体芯片具有第一边、面对所述第一边的第二边、与所述第一边和所述第二边中的每一个相交的第三边以及与所述第一边和所述第二边中的每一个相交且面对所述第三边的第四边、在所述第一边与所述第三边彼此交叉处的第一角部、在所述第二边与所述第四边彼此交叉处的第二角部、在所述第三边与所述第二边彼此交叉处的第三角部以及在所述第四边与所述第一边彼此交叉处的第四角部,
其中,在平面图中,所述多个电极焊盘包括第一焊盘组、第二焊盘组、第三焊盘组和第四焊盘组,所述第一焊盘组的位置相比所述第二边更靠近所述第一边且沿着所述第一边布置,所述第二焊盘组的位置相比所述第一边更靠近所述第二边且沿着所述第二边布置,所述第三焊盘组的位置相比所述第四边更靠近所述第三边且沿着所述第三边布置,所述第四焊盘组的位置相比所述第三边更靠近所述第四边且沿着所述第四边布置,
其中所述第一焊盘组包括位置最靠近所述第一角部的第一焊盘和位置相比所述第一焊盘远离所述第一角部的第二焊盘,
其中所述第二焊盘组包括位置最靠近所述第二角部的第三焊盘和位置相比所述第三焊盘远离所述第二角部的第四焊盘,
其中所述第三焊盘组包括位置最靠近所述第一角部的第五焊盘和位置相比所述第五焊盘远离所述第一角部的第六焊盘,
其中所述第四焊盘组包括位置最靠近所述第二角部的第七焊盘和位置相比所述第七焊盘远离所述第二角部的第八焊盘,
其中所述多个导线包括要与所述第一焊盘、所述第三焊盘、所述第五焊盘和所述第七焊盘中的每一个连接的第一导线,和要与所述第二焊盘、所述第四焊盘、所述第六焊盘和所述第八焊盘中的每一个连接的第二导线,
其中,在步骤(c)中,所述多个导线分别与所述多个电极焊盘连接,使得所述第一导线的第一核心部相对于所述第一核心部与第一球部之间的结合部处的法线方向的第一弯曲角度大于所述第二导线的第二核心部相对于所述第二核心部与第二球部之间的结合部处的法线方向的第二弯曲角度,
其中,在步骤(d)中,从第一角部侧朝向第二角部侧供应所述树脂,
其中所述第一焊盘组被划分为包括所述第一焊盘的第一子焊盘组和包括所述第二焊盘的第二子焊盘组,
其中所述第二焊盘组被划分为包括所述第三焊盘的第三子焊盘组和包括所述第四焊盘的第四子焊盘组,
其中所述多个电极焊盘中的形成所述第一子焊盘组的电极焊盘和形成所述第二子焊盘组的电极焊盘分别以第一间距布置,
其中所述多个电极焊盘中的形成所述第三子焊盘组的电极焊盘和形成所述第四子焊盘组的电极焊盘分别以第二间距布置,
其中形成所述第一子焊盘组的电极焊盘中的被布置为最靠近所述第二子焊盘组的电极焊盘与形成所述第二子焊盘组的电极焊盘中的被布置为最靠近所述第一子焊盘组的电极焊盘之间的间隔大于所述第一间距,
其中形成所述第三子焊盘组的电极焊盘中的被布置为最靠近所述第四子焊盘组的电极焊盘与形成所述第四子焊盘组的电极焊盘中的被布置为最靠近所述第三子焊盘组的电极焊盘之间的间隔大于所述第二间距,
其中形成所述第一子焊盘组的电极焊盘和形成所述第三子焊盘组的电极焊盘中的每一个与所述第一导线连接,以及
其中形成所述第二子焊盘组的电极焊盘和形成所述第四子焊盘组的电极焊盘中的每一个与所述第二导线连接。
2.根据权利要求1所述的制造半导体装置的方法,
其中,在步骤(c)中,在所述导线中的每一个中,在所述导线的一部分与所述电极焊盘连接之后,所述导线的另一部分与所述引线连接。
3.根据权利要求1所述的制造半导体装置的方法,
其中,从所述半导体芯片的所述主表面起的所述第一导线的环高度和从所述半导体芯片的所述主表面起的所述第二导线的环高度彼此相等。
4.根据权利要求1所述的制造半导体装置的方法,
其中,在平面图中,所述第一导线的长度大于所述第二导线的长度。
5.根据权利要求1所述的制造半导体装置的方法,
其中所述第二焊盘是所述第一焊盘组的位置最靠近所述半导体芯片的所述第四角部的电极焊盘,
其中所述第四焊盘是所述第二焊盘组的位置最靠近所述半导体芯片的所述第三角部的电极焊盘,
其中所述第六焊盘是所述第三焊盘组的位置最靠近所述半导体芯片的所述第三角部的电极焊盘,以及
其中所述第八焊盘是所述第四焊盘组的位置最靠近所述半导体芯片的所述第四角部的电极焊盘。
6.根据权利要求1所述的制造半导体装置的方法,
其中,在平面图中,所述半导体芯片的所述主表面具有被穿过所述第一边的中心和所述第二边的中心的第一假想线和穿过所述第三边的中心和所述第四边的中心的第二假想线划分的包括所述第一角部的第一区域、包括所述第二角部的第二区域、包括所述第三角部的第三区域以及包括所述第四角部的第四区域,
其中分别要与所述多个电极焊盘的位于所述第一区域和所述第二区域中的电极焊盘连接的每个导线是所述第一导线,以及
其中分别要与所述多个电极焊盘的位于所述第三区域和所述第四区域中的电极焊盘连接的每个导线是所述第二导线。
7.根据权利要求1所述的制造半导体装置的方法,
其中不与导线连接的电极焊盘被布置在形成所述第一子焊盘组的电极焊盘中的被布置为最靠近所述第二子焊盘组的电极焊盘与形成所述第二子焊盘组的电极焊盘中的被布置为最靠近所述第一子焊盘组的电极焊盘之间,以及
其中不与导线连接的电极焊盘被布置在形成所述第三子焊盘组的电极焊盘中的被布置为最靠近所述第四子焊盘组的电极焊盘与形成所述第四子焊盘组的电极焊盘中的被布置为最靠近所述第三子焊盘组的电极焊盘之间。
8.根据权利要求1所述的制造半导体装置的方法,
其中,在步骤(d)中,从设置在所述半导体芯片的第一角部侧的所述支撑引线的下表面侧或者从顶表面侧和下表面侧供应所述树脂。
9.根据权利要求1所述的制造半导体装置的方法,
其中,在步骤(d)中,所述管芯焊盘的所述下表面从所述树脂暴露。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016-252468 | 2016-12-27 | ||
JP2016252468A JP2018107296A (ja) | 2016-12-27 | 2016-12-27 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN108242408A CN108242408A (zh) | 2018-07-03 |
CN108242408B true CN108242408B (zh) | 2023-07-18 |
Family
ID=60888194
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201711425972.5A Active CN108242408B (zh) | 2016-12-27 | 2017-12-26 | 制造半导体装置的方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US10128130B2 (zh) |
EP (1) | EP3349240A1 (zh) |
JP (1) | JP2018107296A (zh) |
KR (1) | KR20180076318A (zh) |
CN (1) | CN108242408B (zh) |
HK (1) | HK1250281A1 (zh) |
TW (1) | TW201839943A (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020136331A (ja) * | 2019-02-14 | 2020-08-31 | 株式会社日産アーク | 半導体装置及びその製造方法 |
WO2023003595A1 (en) | 2021-07-19 | 2023-01-26 | Sas Institute Inc. | Quality prediction using process data |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08236564A (ja) * | 1995-02-28 | 1996-09-13 | Nec Kyushu Ltd | 半導体装置 |
CN102097409A (zh) * | 2009-11-05 | 2011-06-15 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
JP2012109435A (ja) * | 2010-11-18 | 2012-06-07 | Renesas Electronics Corp | 半導体装置の製造方法 |
WO2015080000A1 (ja) * | 2013-11-29 | 2015-06-04 | アオイ電子株式会社 | 半導体装置および半導体装置の製造方法 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01170034A (ja) * | 1987-12-25 | 1989-07-05 | Hitachi Ltd | リードフレーム及び半導体装置 |
JP3062192B1 (ja) * | 1999-09-01 | 2000-07-10 | 松下電子工業株式会社 | リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置の製造方法 |
IT1317559B1 (it) * | 2000-05-23 | 2003-07-09 | St Microelectronics Srl | Telaio di supporto per chip avente interconnessioni a bassa resistenza. |
JP2003338519A (ja) * | 2002-05-21 | 2003-11-28 | Renesas Technology Corp | 半導体装置及びその製造方法 |
JP2004095572A (ja) * | 2002-08-29 | 2004-03-25 | Hitachi Ltd | 半導体装置およびその製造方法 |
KR100555495B1 (ko) * | 2003-02-08 | 2006-03-03 | 삼성전자주식회사 | 칩 어레이 몰딩용 몰드 다이, 그것을 포함하는 몰딩 장치및 칩 어레이 몰딩 방법 |
JP4570868B2 (ja) * | 2003-12-26 | 2010-10-27 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP4307362B2 (ja) * | 2004-11-10 | 2009-08-05 | パナソニック株式会社 | 半導体装置、リードフレーム及びリードフレームの製造方法 |
US7464854B2 (en) * | 2005-01-25 | 2008-12-16 | Kulicke And Soffa Industries, Inc. | Method and apparatus for forming a low profile wire loop |
JP2009049072A (ja) * | 2007-08-15 | 2009-03-05 | Panasonic Corp | リードフレーム、半導体装置、リードフレームの製造方法、および半導体装置の製造方法 |
JP4957513B2 (ja) * | 2007-11-05 | 2012-06-20 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の製造方法 |
JP5467959B2 (ja) | 2010-07-21 | 2014-04-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP5795277B2 (ja) * | 2012-03-22 | 2015-10-14 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
JP6129645B2 (ja) * | 2013-05-29 | 2017-05-17 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
JP2015220248A (ja) * | 2014-05-14 | 2015-12-07 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
JP2018046242A (ja) * | 2016-09-16 | 2018-03-22 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
2016
- 2016-12-27 JP JP2016252468A patent/JP2018107296A/ja active Pending
-
2017
- 2017-12-01 US US15/829,250 patent/US10128130B2/en active Active
- 2017-12-13 TW TW106143636A patent/TW201839943A/zh unknown
- 2017-12-20 EP EP17208831.2A patent/EP3349240A1/en not_active Withdrawn
- 2017-12-21 KR KR1020170177023A patent/KR20180076318A/ko not_active Withdrawn
- 2017-12-26 CN CN201711425972.5A patent/CN108242408B/zh active Active
-
2018
- 2018-07-25 HK HK18109635.2A patent/HK1250281A1/zh unknown
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08236564A (ja) * | 1995-02-28 | 1996-09-13 | Nec Kyushu Ltd | 半導体装置 |
CN102097409A (zh) * | 2009-11-05 | 2011-06-15 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
JP2012109435A (ja) * | 2010-11-18 | 2012-06-07 | Renesas Electronics Corp | 半導体装置の製造方法 |
WO2015080000A1 (ja) * | 2013-11-29 | 2015-06-04 | アオイ電子株式会社 | 半導体装置および半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2018107296A (ja) | 2018-07-05 |
KR20180076318A (ko) | 2018-07-05 |
US20180182644A1 (en) | 2018-06-28 |
US10128130B2 (en) | 2018-11-13 |
EP3349240A1 (en) | 2018-07-18 |
CN108242408A (zh) | 2018-07-03 |
TW201839943A (zh) | 2018-11-01 |
HK1250281A1 (zh) | 2018-12-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7211466B2 (en) | Stacked die semiconductor device | |
US7256501B2 (en) | Semiconductor device and manufacturing method of the same | |
JP5227501B2 (ja) | スタックダイパッケージ及びそれを製造する方法 | |
CN102891125B (zh) | 芯片封装结构及其制作方法 | |
HK1198783A1 (zh) | 制造半导体器件的方法以及半导体器件 | |
US20090189261A1 (en) | Ultra-Thin Semiconductor Package | |
US8093104B1 (en) | Multi-chip stacking method to reduce voids between stacked chips | |
CN105244294A (zh) | 暴露管芯的方形扁平无引脚(qfn)封装 | |
US7247933B2 (en) | Thin multiple semiconductor die package | |
US10290593B2 (en) | Method of assembling QFP type semiconductor device | |
CN108242408B (zh) | 制造半导体装置的方法 | |
US8912664B1 (en) | Leadless multi-chip module structure | |
US9756726B2 (en) | Electronic device and method of fabricating an electronic device | |
CN115380376A (zh) | 半导体裸片接合垫上的金凸块上的铜线接合件 | |
US9418920B2 (en) | Integrated circuit (IC) package with thick die pad functioning as a heat sink | |
US20100129962A1 (en) | Electronic package structure and method | |
US8258611B2 (en) | Leadframe structure for electronic packages | |
US12154845B2 (en) | Semiconductor package with nickel-silver pre-plated leadframe | |
JP2014130964A (ja) | 半導体装置の製造方法 | |
JPH08316397A (ja) | 半導体装置およびその製造方法 | |
JP2004096134A (ja) | 樹脂封止型半導体装置 | |
JPH04234138A (ja) | 高度に集積された薄型モールドの半導体用パッケージとその製法 | |
JP2003297997A (ja) | リードフレーム及び同リードフレームを用いた半導体装置並びにその製造方法 | |
JPH0472655A (ja) | 複合リードフレームおよび半導体素子 | |
JP2004140398A (ja) | 樹脂封止型半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
REG | Reference to a national code |
Ref country code: HK Ref legal event code: DE Ref document number: 1250281 Country of ref document: HK |
|
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant | ||
REG | Reference to a national code |
Ref country code: HK Ref legal event code: WD Ref document number: 1250281 Country of ref document: HK |