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CN108022840A - 包括高电阻基板的半导体元件的制造方法 - Google Patents

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CN108022840A
CN108022840A CN201711068704.2A CN201711068704A CN108022840A CN 108022840 A CN108022840 A CN 108022840A CN 201711068704 A CN201711068704 A CN 201711068704A CN 108022840 A CN108022840 A CN 108022840A
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CN
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semiconductor element
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temperature
element according
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CN201711068704.2A
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O·科农丘克
I·贝特朗
L·卡佩洛
M·波卡特
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Soitec SA
Original Assignee
Soitec SA
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Publication date
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Abstract

本申请涉及一种包括高电阻基板的半导体元件的制造方法。制造半导体元件的方法包括快速热处理步骤，快速热处理步骤将包括电阻率大于1000欧姆·厘米的基底的基板暴露于能够使基底的电阻率变差的峰值温度。根据本发明，在快速热处理的步骤之后进行矫正热处理，所述矫正热处理将基板暴露于800℃和1250℃之间的矫正温度中，并且具有下述冷却速率：当矫正温度在1250℃和1150℃之间时，小于5℃/秒；当矫正温度在1150℃和1100℃之间时，小于20℃/秒；以及当矫正温度在1100℃和800℃之间时，小于50℃/秒。

Description

包括高电阻基板的半导体元件的制造方法
技术领域
本发明涉及一种制造包括高电阻基板的半导体元件的方法。
背景技术
集成器件通常制造在晶片形式的基板上，所述基板主要用作集成器件制造的基底。然而，这些器件的集成度和预期性能的增长导致在器件的性能与器件形成所在的基板的特性之间的联系日益增加。对于射频(RF)器件而言尤其如此，射频器件处理频率在大约3kHz到300GHz之间的信号，并且特别应用于电信领域(电话、Wi-Fi、蓝牙等)中。
作为器件/基板联系的示例，由器件中传播的高频信号所产生的电磁场穿透到基板的深度中，并与基板的深度中可能存在的任何电荷载流子相互作用。结果是，由于插入损耗而引起的信号的一部分能量的无用消耗，以及由于“串扰”而引起的元件之间的可能的影响。
诸如天线开关和调谐器的射频器件以及功率放大器可以在专门适用于允许这些现象并提高其性能的基板上制造。
“高电阻绝缘体上硅”(HR SOI)基板也是已知的，如图1a所示，其包括电阻率大于1千欧姆·厘米的硅的基底2、基底2上的绝缘体层4、以及设置在绝缘体层上的硅的表面层5。如图1b所示，基板1同样可以包括设置在基底2和绝缘体层4之间的电荷捕获层3。捕获层3可以包括未掺杂的多晶硅。例如在文献FR2860341、FR2933233、FR2953640、US2015115480、US7268060或US6544656中描述了这种类型的基板的制造。
申请人已经观察到，施加到这种SOI基板上的快速热处理的应用可能导致对于该基板的射频特性的损害。现今，这些快速热处理在基板制造过程中对基板的表面进行处理时特别有用。其在用于CMOS元件的通常的制造方法中也是必要的步骤，例如用于激活掺杂剂。
因此，图2示出了在接受快速热处理之后在高电阻SOI基板上观察到的电阻率的损耗。在图2的曲线图中，横轴表示基底2中的测量深度(以微米为单位)。该距离取自与绝缘体层的界面(该SOI基板没有捕获层)。纵轴表示通过SRP(扩展电阻测量)类型的测量而获得的电阻率(以欧姆·厘米为单位)。
为了进行这种测量，通过从基板的一个平面表面抛光具有适当角度的斜面以进入所需的基板的深度，从而制备基板。然后，将两个电极的端部施加到基板的斜切部分并且在两个电极之间施加限定的电压，所述两个电极的端部间隔开固定的距离并形成与斜面的边缘平行的部段。测量两个电极之间的电阻，然后从该测量中减去基板在测量深度处的电阻率。通过在相对于斜面的边缘的不同距离(对应于基板中的不同深度)处进行该测量，可以绘制电阻率分布的曲线，其表示根据基板中的深度的电阻率。
在图2的曲线图中，第一曲线“a”对应于SOI基板的基底在进行快速热处理之前的预期电阻率。该基底特别制造成具有p型的残余电导率。
图2中曲线图的第二曲线“b”对应于在SOI基板已进行快速热处理(在以大于200℃/秒的速度而快速降低温度之前将基板暴露于约1200℃的温度几秒钟)之后对该SOI基板所进行的SRP测量。
观察到，SOI基板的基底的电阻率由于这种处理而受到极大的损害，并且在距离其表面超过200微米的深度处具有小于1000欧姆·厘米的电阻率。此外，在快速热处理之后，存在于基底2中的电荷主要是n型的。
在SOI基板1已进行快速热处理之后，该基板的基底2在其深度中的电阻率不够高并且不够稳定，而不足以保证根据在该基板中形成的RF器件所要求的规格的操作。
本发明的主题
本发明的一个目的是提出一种制造半导体元件的方法，其包括快速热处理步骤，而不存在或限制在现有技术的方法中出现的电阻率的变化。
发明内容
为了实现该目的，本发明以其最广泛的含义提出了一种制造半导体元件的方法，该方法包括快速热处理步骤，所述快速热处理步骤将包括电阻率大于1000欧姆·厘米的基底的基板暴露至能够使基底的电阻率变差的峰值温度。
根据本发明，该方法的特点在于，在快速热处理的步骤之后进行矫正热处理(curing heat treament)，所述矫正热处理将基板暴露至在800℃和1250℃之间的矫正温度，并且具有如下的冷却速率：
-当矫正温度在1250℃和1150℃之间时，小于5℃/秒，
-当矫正温度在1150℃和1100℃之间时，小于20℃/秒，以及
-当矫正温度在1100℃和800℃之间时，小于50℃/秒。
在矫正热处理期间，基底中空穴的浓度接近热力学平衡浓度。矫正热处理的受控冷却使得能够保持这种接近平衡的状态，并且降低空穴的浓度。因此，避免了在矫正热处理结束时这些空穴的过量冻结或沉淀(例如以易于承载电荷的复合物的形式，这将会过度改变基底的电阻率)。
根据本发明的其它有利和非限制性的特征(单独采用或者以任何技术上可行的组合而采用)：
·峰值温度在1050℃至1250℃之间；
·在快速热退火布局中，快速热处理和矫正热处理原位实现；
·在与用于实施快速热处理的布局不同的布局中实现矫正热处理；
·在立式炉中实现矫正热处理；
·矫正温度保持为低于1050℃至少20秒；
·矫正温度保持为：
ο低于或等于1000℃持续至少1分钟，或者
ο低于或等于950℃持续至少5分钟，或者
ο低于或等于900℃持续至少30分钟，或者
ο低于或等于800℃持续至少3小时；
·矫正热处理在中性、还原或氧化气氛中实现；
·基板还包括在基底上的绝缘体层和在绝缘体层上的表面层；
·基板还包括在基底和绝缘体层之间的电荷捕获层；
·电荷捕获层是多晶硅层；
·在矫正热处理之前形成基板的保护层；
·基底由硅制成；
·半导体元件是射频(RF)器件；
·半导体元件是直径为200或300mm的绝缘体上的硅晶片。
附图说明
根据参照附图的本发明的非限制性实施方案的以下描述，将更好地理解本发明，其中：
-图1a和图1b表示了现有技术的高电阻SOI基板；
-图2是示出在经受快速热处理之后在高电阻SOI基板上观察到的电阻率损耗的曲线图；
-图3表示了根据本发明的制造半导体元件的方法的步骤顺序；
-图4表示了快速热退火布局的已知构造；
-图5再现了快速热处理的温度分布；
-图6示出了根据本发明的一个实施方案的矫正热处理的示例；
-图7示出了根据本发明的另一个实施方案的矫正热处理的示例。
具体实施方式
为了简化以下描述，在现有技术或者在说明本方法的不同实施方案中，相同的附图标记用于相同的元件或提供相同功能的元件。
图3示出了构成根据本发明的半导体元件的制造方法的步骤顺序。
“半导体元件”是指半导体器件或基板，特别是应用于RF领域的半导体器件或基板。因此，本发明可应用于这些元件中的一个或另一个元件的制造。
在第一步骤期间，提供了具有高电阻基底2(即电阻率大于1000欧姆·厘米)的基板1。优选地，基底2对于其整个厚度具有这种高电阻质量。该特征可以通过本申请的引言中所说明的SRP技术来测量。
优选地，基底2至少部分地由硅制成，所述硅例如通过切克劳斯基(Czochralski，Cz)法类型的技术获得。因此，基底2可以对应于具有在6ppm与10ppm之间的少量间隙氧(表示为“低Oi”)的P型硅基板。在沉淀(precipitation)之前，基板2也可以是具有大于26ppm的大量间隙氧(表示为“高Oi”)的硅基板。
优选地，基板1是绝缘体上硅(SOI)的基板，其具有硅表面层5、绝缘体层4(例如，氧化硅的)和硅基底2。该基板还可以具有位于绝缘体层4和基底2之间的电荷捕获层3。
如在构成现有技术并且在前序部分中所示出的文献中所教导的，基板1可以以许多方式制成。优选地，其通过应用Smart CutTM技术来制造，其中将旨在形成基板1的硅表面层5和绝缘体层4的氧化的硅层转移到可选地设置有捕获层3的基底2。通常在该转移步骤之后进行对基板1的最终处理流程(finishing sequence)，以赋予基板1所需的性质(特别是关于其表面状态的性质)。
通常，基板1可以以直径可以为200mm、300mm或甚至450mm的圆形晶片的形式存在。
表面层5可以具有在10nm和10微米之间的厚度。绝缘体层4可以由二氧化硅形成并且具有在10nm和50微米之间的厚度。
一般来说，捕获层3可以由具有诸如错位、晶界、非晶区、间隙、夹杂物、孔隙等的结构缺陷的非结晶的半导体层组成。这些结构缺陷对于可能在材料中移动的电荷形成陷阱，例如在不完整或悬挂的化学键的区域。由此防止了捕获层中的传导，因此具有高电阻率。
有利地并且出于易于实施的原因，该捕获层3由多晶硅层形成。其厚度可以在1和3微米之间。但是，小于或大于此范围的其他厚度也是非常有可能的。
表面层5、绝缘体层4和捕获层3的性质和属性在本发明的语义中并不具有特殊的重要性，并且可以根据需要和应用环境来选择或规定。
在根据本发明的方法的后续步骤中，仍然关于图2，包括基底2的基板1被暴露于峰值温度。峰值温度是在快速热处理步骤期间基板1被暴露至的最高温度。该步骤可以是基板1在其制造期间的最终处理流程的一部分。其也可以对应于半导体器件的制造步骤，例如激活掺杂剂的步骤。
“快速热处理”是指其中基板1在处理平台温度(plateau temperature)下暴露于处理气氛持续最多2分钟的步骤。处理平台温度通常在1125和1250度之间，并且对应于基板1被暴露于的峰值温度。达到平台温度的上升和下降阶段以大于60℃/s的强热梯度进行，这能够限制处理的总持续时间。
处理平台的持续时间根据所选择的快速热处理布局而可以非常短，在闪光退火(flash annealing)布局中为大约几微秒，或者在快速退火炉中延长至15至45秒的持续时间。
处理气氛取决于这种处理的目的。例如，其可以是中性、还原或氧化气氛。
为了应用这种快速热处理，已知例如(如图4中所示意性地示出的)包括石英腔室6来接收待处理的基板的快速热退火布局。借助于设置在基板下方和上方的加热灯7来进行该处理。在处理期间，基板在由三个点8形成的底座上而在腔室中保持为水平的。可以通过将选择的气体引入腔室来控制腔室的气氛，所述选择的气体可以通过受控排气开口9而排出。
通过向灯7提供电力来借助于该布局应用快速热处理，以便通过辐射而将基板加热至预定温度，例如在1150℃和1250℃之间。尽管必须计数10至20秒而达到平台温度，但是基板的温度升高非常快，在大约60℃/秒或更高。在该布局中，在该平台温度下实现热处理持续可以达到30秒至2分钟的时间长度。在该时间结束时，供应至灯7的电力切断，并且基板的温度下降很快，同样在大约60℃/秒。通常需要计数20至30秒钟以实现基底的冷却，并使其能够从腔室中取出。在该布局中获得的典型温度分布再现于例如图5中。应该注意的是，腔室6配备的能够进行温度测量的高温计仅对大于约600℃或700℃的温度值有效，这解释了图5中曲线图的截断形状。
快速热处理也可以通过激光退火布局或闪光退火布局来应用。
在该快速热处理结束时，如已在本申请的引言中所提及的，基板1的电阻率可能变差。因此，不能保证形成在基板1中/上的半导体器件能够根据要求的规格运行。
并非要将本发明与对于这些观察和可能起作用的现象的任何物理解释相联系，只是看起来，基底2对快速热处理特别敏感。
申请人进行的分析倾向于显示，当峰值温度在1050℃和1250℃之间时，在基底中形成大的空穴的浓度。在冷却期间，特别是当温度变为低于1050℃时，这些空穴容易与基底的间隙氧结合，从而(特别是当空穴的浓度超过热力学平衡的浓度时)在基底2的体内形成稳定的空穴/氧复合物(hole/oxygen complexes)。这些复合物由术语“空穴-氧复合物”或者“VO复合物”而为人所知。
热力学平衡下，空穴的浓度随着温度增加。例如，在1200℃，该浓度可以达到3×1012cm-3至5×1012cm-3的浓度。在基板1的快速冷却期间，并且在没有任何特定预防措施的情况下，这些空穴通过与间隙氧结合而冻结在基底2中。这种一般机制已经报道于该领域的技术文献中。然而，以特别原创性的方式，申请人已经确定这些复合物不是电中性的，而是可以承载负电荷。根据在本发明的上下文中进行的分析，空穴/氧复合物承载的在快速热处理结束时产生的电荷会导致在本申请的引言中所讨论的电阻率的改变。还应理解的是，大浓度的负电荷的产生会导致基底的导电性从P型转变为N型导电性。
本发明借助这些全新的结果而提出了一种改进的制造半导体元件的方法。
因此，并且再次参考图2，本发明提出在快速热处理步骤之后进行对于基板1的矫正热处理，从而恢复或至少部分地防止电阻率的损耗。
根据本发明，矫正热处理将基板1暴露于800℃和1250℃之间的矫正温度，并具有如下的冷却速率：
-当矫正温度在1250℃和1150℃之间时，小于5℃/秒，
-当矫正温度在1150℃和1100℃之间时，小于20℃/秒，以及
-当矫正温度在1100℃和800℃之间时，小于50℃/秒。
在800℃至1250℃的温度范围内，可以使氧/空穴复合物离解，从而使之失去稳定性。此外，通过控制基板1(也因此控制基底2)的冷却，而逐渐地将空穴的浓度降低到其热力学平衡浓度(其随温度而降低)。因此，避免了以空穴/氧复合物的形式冻结过量浓度的这些空穴。
矫正热处理气氛可以由中性气体(例如氩气)、还原性气体(例如氢气)、甚至这两种类型的气体的混合物组成。矫正热处理气氛也可以是氧气。
根据第一实施方案，矫正热处理可以在与用于快速热处理的布局不同的布局中进行。
当不可能改变快速热处理的条件以防止或限制过量的空穴/氧复合物的浓度时，尤其推荐该实施方案。当快速热处理旨在激活预先引入到基板1的表面层5中的掺杂剂时尤其如此。在这种情况下已知的是，将热处理仅局限于必须的热处理以避免这些掺杂剂的扩散是重要的，这并不总是允许将这种快速热处理的冷却控制在推荐范围内。
为了矫正在这种情况下会发生的基底的电阻率的改变，可以例如在传统的立式炉(verticle oven)中对基板1应用具有低于或等于1050℃的矫正温度的矫正热处理持续至少20秒。该热处理具有低于50℃/秒的冷却，以保持与如上所述的能够矫正基底的热处理的一般条件相兼容。
通过不超过1050℃的阈值温度，避免了在基底2中产生新的空穴并且避免了产生易于损害基底2的电阻率的新的稳定的空穴/氧复合物。作为一个示例，矫正热处理的矫正温度可以保持为小于或等于1000℃持续至少1分钟，或者小于或等于950℃持续至少5分钟，或者小于或等于900℃持续至少30分钟，或者小于或等于800℃持续至少3小时，以至少部分地恢复基底2的电阻率。在1050℃和800℃之间，无论选择哪种温度，在该范围内保持足够长的时间，以便通过使空穴浓度接近其热力学平衡浓度而降低空穴浓度。
在与进行图2的曲线a和b所示的测量的基板相类似的SOI基板上，并且在该基板已进行了温度分布可与图5所示的温度分布相当的快速热处理之后，施加900℃的热处理持续超过1小时。该热处理之前进行的是SOI基板的表面层的氧化。在该矫正热处理结束时，进行SRP测量，其中由图2中的字母c标记的电阻率曲线是其结果。注意到，基底的电阻率相对恒定，并且幅度接近由曲线a所表示的原始电阻率。该发现示出了所提出的矫正退火的效果和有效性。
根据本发明的第二实施方案(其是特别有利的)，快速热处理和矫正热处理(例如在快速热退火布局中)原位进行。
根据本实施方案的第一变型，矫正热处理被整合在快速热处理中。通过控制在(对应于峰值温度的)温度平台结束时提供至快速热退火布局的腔室6中的灯7的电能，矫正热处理可以通过控制温度以如下热梯度降低而建立：当矫正温度在1250℃至1150℃之间时小于5℃/秒，当矫正温度在1150℃至1100℃之间时小于20℃/秒，以及当矫正温度为1100℃至800℃之间时小于50℃/秒。
因此，与现有技术的快速热处理相比，这种较慢的冷却通过调节在该冷却阶段期间提供至灯7的电力而非常容易地实现。图6示出了根据本发明的在温度平台之后整合了矫正热处理的快速热处理。
根据另一个变型，矫正热处理与快速热处理分开而在快速热退火布局中应用到基板1。例如，在快速热处理结束时，并且一旦处理温度返回到接近室温的温度，可以将矫正热处理应用到基板1。
该变型允许例如在第一气氛(例如，中性或还原气氛)中应用快速热处理，然后在不同于第一气氛的第二气氛(例如，氧化气氛)中应用矫正热处理。
根据另一个变型，在快速热处理之后，但不直接在温度平台之后，在快速退火布局中将矫正热处理应用到基板1。在图7中示出了这种实施方案的一个示例。在该示例中，在1200℃的平台之后进行下降到1000℃的温度的快速冷却(即至少60℃/秒的冷却)，其对矫正热处理没有贡献。在图7的示例中，矫正热处理包括在1000℃持续60秒的热处理，然后以小于50℃/秒的速度冷却至室温。
不管采用哪种矫正热处理的实施方案，在该处理结束时，基底2的电阻率改变很少(如果改变的话)。在任何情况下，在矫正热处理之后基底电阻率的可能改变都小于在不进行这种矫正热处理的情况下将观察到的电阻率的改变。
当然，本发明不限于所描述的实施方案，并且可以在不脱离由权利要求限定的本发明的范围的情况下实施其变型的实施方案。
因此，为了保护基板1的表面免受处理气氛的影响，矫正热处理可以在氧化阶段之后或者包括氧化阶段。然后可以通过简单的化学刻蚀而在矫正热处理的步骤结束时消除所形成的氧化物层。氧化表面通过复合效应而限制了快速热处理期间空穴的形成。
本发明不以任何方式限制于对SOI类型的基板应用矫正热处理。其可以应用于包括高电阻硅基底的任何类型的基板。基板可以由这样的基底构成，即由高电阻硅的大的晶片(massive wafer)形成。基板同样地可以包括形成在基底上或基底中的附加层。可以设置有完全或部分实现的半导体器件。当其涉及SOI类型的的基板时，绝缘体层和表面层可以是连续的或者具有图案或沟槽。
根据本发明，可能有利的是，提供具有非常少量的间隙氧的基底，从而限制空穴/氧复合物的形成，并且进一步降低基底电阻率的改变。有利地，基底2中的间隙氧浓度可以在5(早期使用的)ppma和15ppma(根据标准ASTM1979)之间，这可以得到在基板的机械强度(间隙氧有助于机械强度)与基底2的电阻率的残余变化之间的可接受的折中。
还可以选择(当可行时)限制快速热处理的持续时间，特别是在1050℃和1250℃之间的温度范围内的持续时间，以限制空穴的产生，这些空穴是所报道的现象的起因。

Claims (15)

1.半导体元件的制造方法，该方法包括快速热处理的步骤，所述快速热处理的步骤将包括电阻率大于1000欧姆·厘米的基底(2)的基板(1)暴露至峰值温度，所述峰值温度能够使基底(2)的电阻率变差，所述方法的特征在于，在快速热处理的步骤之后进行矫正热处理，所述矫正热处理将基板暴露至在800℃和1250℃之间的矫正温度，并具有下述冷却速率：
-当矫正温度在1250℃和1150℃之间时，冷却速率小于5℃/秒，
-当矫正温度在1150℃和1100℃之间时，冷却速率小于20℃/秒，以及
-当矫正温度在1100℃和800℃之间时，冷却速率小于50℃/秒。
2.根据权利要求1所述的半导体元件的制造方法，其中，峰值温度在1050℃和1250℃之间。
3.根据权利要求1或2所述的半导体元件的制造方法，其中，所述快速热处理和所述矫正热处理在快速热退火布局中原位实现。
4.根据前述权利要求1至3中的任一项所述的半导体元件的制造方法，其中，所述矫正热处理在与用于应用快速热处理的布局不同的布局中实现。
5.根据权利要求4所述的半导体元件的制造方法，其中，所述矫正热处理在立式炉中实现。
6.根据权利要求4或5所述的半导体元件的制造方法，其中，所述矫正温度保持为低于1050℃至少20秒。
7.根据权利要求6所述的半导体元件的制造方法，其中，矫正温度保持为：
-低于或等于1000℃持续至少1分钟，或者
-低于或等于950℃持续至少5分钟，或者
-低于或等于900℃持续至少30分钟，或者
-低于或等于800℃持续至少3小时。
8.根据权利要求1至7中的任一项所述的半导体元件的制造方法，其中，所述矫正热处理在中性气氛、还原气氛或氧化气氛中实现。
9.根据权利要求1至8中的任一项所述的半导体元件的制造方法，其中，所述基板(1)还包括在所述基底(2)上的绝缘体层(4)和在所述绝缘体层(4)上的表面层(5)。
10.根据权利要求9所述的半导体元件的制造方法，其中，所述基板(1)还包括在所述基底(2)和所述绝缘体层(4)之间的电荷捕获层(3)。
11.根据权利要求10所述的半导体元件的制造方法，其中，所述电荷捕获层(3)是多晶硅层。
12.根据权利要求1至11中的任一项所述的半导体元件的制造方法，其中，在所述矫正热处理之前形成所述基板(1)的保护层。
13.根据权利要求1至12中的任一项所述的半导体元件的制造方法，其中，所述基底(2)由硅制成。
14.根据权利要求1至13中的任一项所述的半导体元件的制造方法，其中，所述半导体元件是射频器件。
15.根据权利要求1至14中的任一项所述的半导体元件的制造方法，其中，所述半导体元件是具有200mm或300mm的直径的绝缘体上的硅晶片。
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