CN107871664A - 超结功率器件及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 210000000746 body region Anatomy 0.000 claims abstract description 98
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 238000000034 method Methods 0.000 claims abstract description 18
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 150000002500 ions Chemical class 0.000 description 24
- 239000000463 material Substances 0.000 description 12
- 230000015556 catabolic process Effects 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 230000001737 promoting effect Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/109—Reduced surface field [RESURF] PN junction structures
- H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供一种超结功率器件及其制造方法，该方法包括：在具有第一掺杂类型的基底中形成第二掺杂类型的柱状掺杂区；在形成有柱状掺杂区的基底上，形成具有第一掺杂类型的第一外延层，第一外延层与柱状掺杂区接触；在第一外延层上形成栅极结构；在栅极结构两侧的第一外延层中，分别形成第二掺杂类型的两个体区，体区的顶部与栅极结构接触，每个体区的底端分别与一个柱状掺杂区接触。由于柱状掺杂区中的离子浓度不会影响到体区中的离子浓度，进而可以根据实际需求设置相邻两个体区的距离，在一定程度上缩小超结功率器件的体积。同时也实现了沟道的浓度可控，也即开启电压的可控，从而保证了超结功率器件的质量。
Description
技术领域
本发明属于半导体器件技术领域，尤其是涉及一种超结功率器件及其制造方法。
背景技术
随着国内外计算机和电子类产品轻量化，小型化，超薄化，超低损耗的发展需求，要求功率电子器件导通损耗小，开关速度快，同时开关损耗小，体积小。传统的功率器件已经无法满足需求，因此需要更节能，性能更好的器件来满足要求。因此，引入了超结功率器件。
目前，超结功率器件的制造方法如图1-4所示，该方法包括：步骤一：如图1所示，在第一掺杂类型的衬底101上部形成第一掺杂类型的衬底外延层102；并在该衬底外延层102内形成至少两个第二掺杂类型的柱状掺杂区103。步骤二：如图2所示，在形成有柱状掺杂区103的衬底外延层102的表面形成栅氧介质层104，并在栅氧介质层104上部形成多晶硅介质层；通过对多晶硅介质层刻蚀形成器件的多晶栅极105。步骤三：如图3所示，在柱状掺杂区103的顶部形成第二掺杂类型的体区106，体区106必须超出相对应的柱状掺杂区103两侧并延伸至衬底外延层102内，并直接在体区106进行第一掺杂类型的掺杂注入，在体区106内形成器件的第一掺杂类型的源区107。步骤四：如图4所示，通过对栅氧介质层104的刻蚀后，在栅氧介质层104、体区106和源区107的表面上覆盖所形成的结构淀积绝缘介质层108，之后刻蚀绝缘介质层108，在绝缘介质层108内形成接触孔；并进行第二掺杂类型的掺杂注入，在体区106内形成体区106接触区；覆盖所形成结构淀积金属层，金属层覆盖栅极并填满接触孔。
上述制造方法是在第二掺杂类型的柱状掺杂区103上形成相应的第二掺杂类型的体区106，并在体区106内形成第一掺杂类型的源区107，其中，柱状掺杂区103第二掺杂类型的浓度大于体区106的第二掺杂类型浓度。由于超结器件在工作中存在热扩散，会导致第二掺杂类型的柱状掺杂区103和第一掺杂类型的源区107相互扩散，电荷分布不均。因此，在设计制造过程中，体区106的宽度必须大于相对应的柱状掺杂区103的宽度。也就是说，相邻的两个柱状掺杂区103之间的间距必须大于相邻的两个体区106之间的间距宽度，这样会限制限制了大规模集成电路的发展。
发明内容
针对上述存在的问题，本发明提供一种超结功率器件及其制造方法，即能保证超结功率器件质量的性能，又能降低其体积。
一方面，本发明提供了一种超结功率器件的制造方法，包括：
在具有第一掺杂类型的基底中形成第二掺杂类型的柱状掺杂区；
在形成有所述柱状掺杂区的基底上，形成具有第一掺杂类型的第一外延层，所述第一外延层与所述柱状掺杂区接触；
在所述第一外延层上形成栅极结构；
在所述栅极结构两侧的所述第一外延层中，分别形成第二掺杂类型的两个体区，所述体区的顶部与所述栅极结构接触，每个所述体区的底端分别与一个所述柱状掺杂区接触。
另一方面，本发明提供了一种超结功率器件，包括：
第一掺杂类型的基底；
柱状掺杂区，位于所述基底中；
第一外延层，位于所述基底上，所述第一外延层与所述柱状掺杂区接触；
栅极结构，位于所述第一外延层上；
两个体区，分别位于栅极结构两侧的所述第一外延层内，且所述体区的底部与所述柱状掺杂区接触，所述体区的顶部与所述栅极结构接触。
本发明提供的一种超结功率器件及其制造方法，通过在形成有柱状掺杂区的基底上，形成具有第一掺杂类型的第一外延层，并在该外延层中形成体区，体区与柱状掺杂区一一对应，由于柱状掺杂区中的离子浓度不会影响到体区中的离子浓度，进而可以根据实际需求设置相邻两个体区的距离，在性能上：由于相邻两个体区之间的距离可控，就保证了沟道的浓度可控，即开启电压的可控，也就是当导通电阻减小时，击穿电压增大或保持在某一设定值，有效的保证了超结功率器件的质量。在体积上，由于相邻两个体区之间距离不受对应的相邻两个柱状掺杂区距离的影响，也即相邻两体区的宽度可以小于或等于柱状掺杂区的宽度，所以能在一定程度上缩小超结功率器件的体积，从而有效的促进了电路的集成化。
附图说明
图1至图4为现有技术中超结功率器件的制造方法的剖面结构示意图；
图5为本发明超结功率器件的制造方法的流程图；
图6至图10为本发明实施例中超结功率器件的剖面结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要注意的是，除非另有说明，本申请使用的技术术语或者科学术语应当为本发明所属领域技术人员所理解的通常意义。在本申请的描述中，术语"第一"、"第二"等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。
实施例一
本发明提供一种超结功率器件的制造方法，用于制造超结功率器件。图5为本发明一超结功率器件的制造方法的流程图，如图5所示，本实施例的方法包括：
S11，在具有第一掺杂类型的基底中形成第二掺杂类型的柱状掺杂区。
举例来说，本实施例的基底包括：具有第一掺杂类型的衬底以及形成于所述衬底之上的具有第一掺杂类型的第二外延层。
柱状掺杂区是通过在第一掺杂类型的基底顶部进行刻蚀，形成深槽，在深槽内注入第二掺杂类型的离子，通过外延工艺所形成的。
S12，在形成有所述柱状掺杂区的基底上，形成具有第一掺杂类型的第一外延层，所述第一外延层与所述柱状掺杂区接触。
第一外延层与柱状掺杂区接触，即第一外延层的底部与柱状掺杂区接触。
S13，在所述第一外延层上形成栅极结构。
该栅极结构可以包括栅氧化层以及形成于栅氧化层之上的栅极材料层。具体如何形成栅极结构属于现有技术，在此不再赘述。
S14，在所述栅极结构两侧的所述第一外延层中，分别形成第二掺杂类型的两个体区，所述体区的顶部与所述栅极结构接触，所述体区的底端与一个所述柱状掺杂区接触。
体区与柱状掺杂区是一一对应的关系。即一个体区对应一个柱状掺杂区，且一个柱状掺杂区对应一个体区。
体区是通过在栅极结构两侧的第一外延层中分别进行刻蚀，之后注入第二掺杂类型的离子所形成。
其中，第一掺杂类型包括N掺杂，第二掺杂类型包括P掺杂；或者第一掺杂类型包括P掺杂，第二掺杂类型包括N掺杂。
根据本实施例，通过在形成有柱状掺杂区的基底上，形成具有第一掺杂类型的第一外延层，并在该外延层中形成体区，体区与柱状掺杂区一一对应，由于柱状掺杂区中的离子浓度不会影响到体区中的离子浓度进而可以根据实际需求设置相邻两个体区的距离，在性能上：由于相邻两个体区之间的距离可控，就保证了沟道的浓度可控，即开启电压的可控，也就是当导通电阻减小时，击穿电压增大或保持在某一设定值，有效的保证了超结功率器件的质量。在体积上，由于相邻两个体区之间距离不受对应的相邻两个柱状掺杂区距离的影响，也即相邻两体区的宽度可以小于或等于柱状掺杂区的宽度，所以能在一定程度上缩小超结功率器件的体积，从而有效的促进了电路的集成化。
实施例二
本实施例对实施例一的超结功率器件的制造方法做进一步补充说明。
如图6至图10所示，为本发明实施例中超结功率器件制造过程中的剖面结构示意图。
如图6所示，在具有第一掺杂类型的基底201中形成第二掺杂类型的柱状掺杂区202。
基底201包括具有第一掺杂类型的衬底2011以及形成于衬底2011之上的具有第一掺杂类型的第二外延层2012。其中，第二外延层2012形成在衬底2011上，第二外延层2012的第一掺杂类型的浓度可以小于衬底2011第一掺杂类型的浓度，在此不做特别的限制。
具体的，在第一掺杂类型基底201的第二外延层2012在顶部进行刻蚀，形成深槽，在深槽内注入第二掺杂类型的离子，通过外延工艺，形成第一掺杂类型的柱状掺杂区202。当然也可以在第二掺杂类型的基底201的第二外延层2012在顶部进行刻蚀，形成深槽，在深槽内注入第一掺杂类型的离子，并通过外延工艺，形成第二掺杂类型的柱状掺杂区202。其中，刻蚀包括：干法刻蚀和湿法刻蚀。
需要说明的是，第一掺杂类型和第二掺杂类型只是为了区分离子的类型不同，当然也可以在具有第二掺杂类型的基底201中形成第一掺杂类型的柱状掺杂区202。
如图7所示，在形成有柱状掺杂区202的第二外延层2012上，形成具有第一掺杂类型的第一外延层203，第一外延层203与柱状掺杂区202接触。
其中，第一外延层203形成在有柱状掺杂区202的第二外延层2012上，可将柱状掺杂区202的表面全部覆盖。进一步的，第一外延层203的高度可以小于或等于基底201的高度。更进一步的，第一外延层203全部覆盖基底201的表面。
第一外延层203中的第一掺杂类型的离子浓度和第二外延层2012中的第一掺杂类型的离子浓度相同或相近。这样就保证了体区205与柱状掺杂区202内的离子结构相同或相似。
柱状掺杂区202的第二掺杂类型的离子浓度高于体区205第二掺杂类型的离子浓度。保证了沟道内第二掺杂类型的离子浓度不会过高，从而能实现了对开启电压的控制。
如图8所示，在第一外延层203上形成栅极结构204。
该栅极结构204包括：栅介质层2041和栅极材料层2042，其中，栅介质层2041可以形成在第一外延层203的表面上，栅极材料层2042可以形成在栅介质层2041上。
具体的，通过对第一外延层203通过化学反应后，在第一外延层203上生长出的栅介质膜层，再在该膜层上生长栅极材料膜层。之后对栅介质膜层和栅极材料膜层进行刻蚀，形成在第一外延层203的表面上的栅介质层2041；和形成在栅介质层2041上的栅极材料层2042。其中，该化学反应包括但不限于对第一外延层203进行氧化或氮化等。栅介质层2041的材质可以包括：氧化硅、氮化硅、氮氧化硅、氧化铪或高介电常数的绝缘材料，此处不做特别的限制。栅极材料层2042的材质可以包括：多晶硅，多晶锗硅等。进一步的，栅极材料层2042覆盖栅介质层2041。
如图9所示，在栅极结构204两侧的第一外延层203中，分别形成第二掺杂类型的两个体区205，体区205的顶部与栅极结构204接触，每个体区203的底端分别与一个柱状掺杂区202接触。
具体的，需在栅极结构204两侧的第一外延层203中分别进行刻蚀，之后注入第二掺杂类型的离子形成体区205。需要说明的是，在刻蚀并注入第二掺杂类型的离子的体区205的顶端需与栅极结构204中的栅介质层接触，每个体区203的底端分别与一个柱状掺杂区202接触。可选地，相邻的两个体区205之间的距离可以小于或等于相邻两柱状掺杂区202之间的距离，具体可以根据实际需要进行选择。
体区205的宽度可以小于所接触的柱状掺杂区202的宽度。当体区205的宽度小于柱状掺杂区202的宽度时，就能在保证超结功率器件击穿电压一定的情况下，在一定程度上降低超结功率器件的体积。
进一步的，第一掺杂类型包括N掺杂，第二掺杂类型包括P掺杂；或者第一掺杂类型包括P掺杂，第二掺杂类型包括N掺杂，此处对掺杂类型不做特别的限制，只要满足需求即可。
接下来，进行后续的制作工艺，如图10所示，
在栅极结构204两侧的体区205中形成第一掺杂类型的源区206和漏区207，其中，源区206和漏区207均与栅极结构204接触。
具体的，在栅极结构204两侧的体区205中进行刻蚀后，注入第一掺杂类型的离子，从而形成第一掺杂类型的源区206和漏区207。
在栅极结构204上形成绝缘介质层208。
具体的，在栅介质层2041和多晶栅极的表面，通过淀积形成绝缘介质层208，并刻蚀绝缘介质层208，在绝缘介质层208内形成接触孔；绝缘介质层208的材质可以为硅玻璃、硼磷硅玻璃或磷硅玻璃等。
在绝缘介质层208上形成金属层209，金属层209与源区206、体区205和漏区207相接触。
具体的，在绝缘介质层208上通过淀积形成金属层209，金属层209覆盖栅极结构204的多晶栅极，并填满接触孔。金属层209的材质可以为铜、铝、钨、钛、氮化钛或氮化钨中的一种或两种或两种以上形成的合金。
根据本实施例，通过在形成有柱状掺杂区的基底上，形成具有第一掺杂类型的第一外延层，并在该外延层中形成体区，体区与柱状掺杂区一一对应，由于柱状掺杂区中的离子浓度不会影响到体区中的离子浓度进而可以根据实际需求设置相邻两个体区的距离，在性能上：由于相邻两个体区之间的距离可控，就保证了沟道的浓度可控，即开启电压的可控，也就是当导通电阻减小时，击穿电压增大或保持在某一设定值，有效的保证了超结功率器件的质量。在体积上，由于相邻两个体区之间距离不受对应的相邻两个柱状掺杂区距离的影响，也即相邻两体区的宽度可以小于或等于柱状掺杂区的宽度，所以能在一定程度上缩小超结功率器件的体积，从而有效的促进了电路的集成化。
实施例三
本发明提供的一种超结功率器件。
如图9所示，本实施例的器件包括：第一掺杂类型的基底201，柱状掺杂区202，第一外延层203，栅极结构204和体区205，其中，柱状掺杂区202，位于基底201中；第一外延层203，位于基底201上，第一外延层203与柱状掺杂区202接触；栅极结构204，位于第一外延层203上；两个体区205，分别位于栅极结构204两侧的第一外延层203内，且体区205的底部与柱状掺杂区202接触，体区205的顶部与栅极结构204接触。相邻的两个体区205之间的距离可以小于相邻两柱状掺杂区202之间的距离。
本实施例的超结功率器件，可以用于执行上述方法实施例的技术方案，此处不再赘述。
根据本实施例，通过在形成有柱状掺杂区的基底上，形成具有第一掺杂类型的第一外延层，并在该外延层中形成体区，体区与柱状掺杂区一一对应，由于柱状掺杂区中的离子浓度不会影响到体区中的离子浓度进而可以根据实际需求设置相邻两个体区的距离，在性能上：由于相邻两个体区之间的距离可控，就保证了沟道的浓度可控，即开启电压的可控，也就是当导通电阻减小时，击穿电压增大或保持在某一设定值，有效的保证了超结功率器件的质量。在体积上，由于相邻两个体区之间距离不受对应的相邻两个柱状掺杂区距离的影响，也即相邻两体区的宽度可以小于或等于柱状掺杂区的宽度，所以能在一定程度上缩小超结功率器件的体积，从而有效的促进了电路的集成化。
实施例四
本发明提供的一种超结功率器件。
如图10所示，本实施例是在上述实施例的基础上进一步包括：第一掺杂类型的源区206和漏区207、绝缘介质层208和金属层209。
其中，第一掺杂类型的源区206和漏区207分别位于所述栅极结构204两侧的体区205中，且与所述栅极结构204接触；绝缘介质层208覆盖在所述栅极结构上，且与所述源区和漏区207接触；金属层209覆盖在所述绝缘介质层208上，且与所述源区206、漏区207和体区205接触。
可选地，体区203的宽度小于所接触的柱状掺杂区202的宽度。
进一步的，基底201包括：第一掺杂类型的衬底2011和第一掺杂类型的第二外延层2012。其中，第一掺杂类型的第二外延层2012位于衬底2011上，柱状掺杂区202位于第二外延层2012内。
本实施例的超结功率器件，可以用于执行上述方法实施例的技术方案，其实现原理此处不再赘述。
据本实施例，通过在形成有柱状掺杂区的基底上，形成具有第一掺杂类型的第一外延层，并在该外延层中形成体区，体区与柱状掺杂区一一对应，由于柱状掺杂区中的离子浓度不会影响到体区中的离子浓度进而可以根据实际需求设置相邻两个体区的距离，在性能上：由于相邻两个体区之间的距离可控，就保证了沟道的浓度可控，即开启电压的可控，也就是当导通电阻减小时，击穿电压增大或保持在某一设定值，有效的保证了超结功率器件的质量。在体积上，由于相邻两个体区之间距离不受对应的相邻两个柱状掺杂区距离的影响，也即相邻两体区的宽度可以小于或等于柱状掺杂区的宽度，所以能在一定程度上缩小超结功率器件的体积，从而有效的促进了电路的集成化。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (10)
1.一种超结功率器件的制造方法，其特征在于，包括：
在具有第一掺杂类型的基底中形成第二掺杂类型的柱状掺杂区；
在形成有所述柱状掺杂区的基底上，形成具有第一掺杂类型的第一外延层，所述第一外延层与所述柱状掺杂区接触；
在所述第一外延层上形成栅极结构；
在所述栅极结构两侧的所述第一外延层中，分别形成第二掺杂类型的两个体区，所述体区的顶部与所述栅极结构接触，每个所述体区的底端分别与一个所述柱状掺杂区接触。
2.根据权利要求1所述的方法，其特征在于，所述体区的宽度小于或等于所接触的柱状掺杂区的宽度。
3.根据权利要求1所述的方法，其特征在于，所述基底包括具有第一掺杂类型的衬底以及形成于所述衬底之上的具有第一掺杂类型的第二外延层。
4.根据权利要求3所述的方法，其特征在于，所述第一外延层中的第一掺杂类型的离子浓度和所述第二外延层中的第一掺杂类型的离子浓度相同。
5.根据权利要求1所述的方法，其特征在于，所述柱状掺杂区的第二掺杂类型的离子浓度高于所述体区第二掺杂类型的离子浓度。
6.根据权利要求1-5任一项所述的方法，其特征在于，所述第一掺杂类型包括N掺杂，所述第二掺杂类型包括P掺杂；或者
所述第一掺杂类型包括P掺杂，所述第二掺杂类型包括N掺杂。
7.一种超结功率器件，其特征在于，包括：
第一掺杂类型的基底；
柱状掺杂区，位于所述基底中；
第一外延层，位于所述基底上，所述第一外延层与所述柱状掺杂区接触；
栅极结构，位于所述第一外延层上；
两个体区，分别位于栅极结构两侧的所述第一外延层内，且所述体区的底部与所述柱状掺杂区接触，所述体区的顶部与所述栅极结构接触。
8.根据权利要求7所述的超结功率器件，其特征在于，所述体区的宽度小于所接触的柱状掺杂区的宽度。
9.根据权利要求7所述的超结功率器件，其特征在于，所述基底包括：
第一掺杂类型的衬底；
第一掺杂类型的第二外延层，位于所述衬底上，所述柱状掺杂区位于所述第二外延层内。
10.根据权利要求7-9中任一项所述的超结功率器件，其特征在于，还包括：
第一掺杂类型的源区和漏区，分别位于所述栅极结构两侧的所述体区中，且与所述栅极结构接触；
绝缘介质层，覆盖在所述栅极结构上，且与所述源区和漏区接触；
金属层，覆盖在所述绝缘介质层上，且与所述源区、漏区和体区接触。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Country Status (1)
| Country | Link |
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| CN (1) | CN107871664A (zh) |
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