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CN107681000A - 电子器件及其形成方法 - Google Patents

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CN107681000A
CN107681000A CN201710626677.XA CN201710626677A CN107681000A CN 107681000 A CN107681000 A CN 107681000A CN 201710626677 A CN201710626677 A CN 201710626677A CN 107681000 A CN107681000 A CN 107681000A
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Abstract

本发明涉及电子器件及其形成方法。电子器件可以包括半导体材料和覆盖在该半导体材料上面的半导体层，其中与该半导体材料相比，半导体层具有更大的带隙能。电子器件可以包括具有高电场区域和低电场区域的部件。在高电场区域内，不存在半导体材料。在另一个实施方案中，可能不存在所述部件。本发明实现的技术效果是提供改进的电子器件。本发明所解决的问题是在将具有较低带隙能的半导体材料用于衬底并且电子部件包括具有相对较高带隙能的不同半导体材料时，电压击穿得到改善。

Description

电子器件及其形成方法
技术领域
本公开涉及电子器件和形成电子器件的方法。
相关领域
化合物半导体材料正被用于电力应用。与硅相比，使用此类化合物半导体材料的电子部件因具有较高的带隙能而可以在较高的电压下工作。许多化合物半导体材料形成在硅衬底上方。由于硅的存在，高电场可导致过早的电压击穿。解决这个问题的另一种尝试是使用绝缘材料来进行晶圆-晶圆接合。晶圆-晶圆接合可涉及非常高的温度，该温度需要在制造过程的相对较早阶段使用。期望的是，提高击穿电压，而不会带来不必要的工艺限制或其他限制。
发明内容
当本发明所解决的问题是，在将具有较低带隙能的半导体材料用于衬底，并且电子部件包括具有相对较高带隙能的不同半导体材料时改善电压击穿。
根据本发明的一个方面，提供一种电子器件。该电子器件包括：具有第一带隙能的第一半导体材料；覆盖在第一半导体材料上面的半导体层，其中半导体层包括第二半导体材料，该第二半导体材料具有大于第一带隙能的第二带隙能；以及半导体层内的第一电子部件，其中该第一电子部件包括高电场区域和低电场区域；并且在高电场区域的至少一部分内，第一半导体材料不存在于第一电子部件下方。
在一个实施方案中，第一半导体材料围绕电子器件的外围区域存在。
在另一个实施方案中，电子器件还包括第二电子部件，其中半导体层具有沿着半导体层的相对侧定位的第一主表面和第二主表面；第一电子部件沿着半导体层的第一主表面定位；并且第二电子部件与半导体层的第二主表面相邻。
根据本发明的另一个方面，提供一种形成具有部件区域和周边区域的电子器件的方法，所述方法包括：提供衬底和覆盖在所述衬底上的半导体层；在半导体层内形成第一电子部件，其中所述第一电子部件在所述部件区域内；去除所述衬底的在所述部件区域内的第一部分，以限定第一沟槽；在所述第一沟槽内形成第一绝缘层；去除所述衬底的在部件区内与第一绝缘层相邻的第二部分，以限定第二沟槽；以及在所述第二沟槽内形成第二绝缘层。
在一个实施方案中，在形成所述第一绝缘层时，空隙形成在所述第一沟槽内，或者在形成所述第二绝缘层时，空隙形成在所述第二沟槽内。
在一个实施方案中，去除所述第一部分包括：去除所述衬底的位于所述第一电子部件的介于所述第一电子部件的栅极电极和漏极电极之间的一部分下方的第一部分；去除所述第二部分包括：去除所述衬底的位于所述第一电子部件的介于栅极电极和漏极电极之间的所述一部分下方的第二部分；或者去除所述第一部分且去除所述第二部分包括：去除所述衬底的位于所述第一电子部件的介于栅极电极和所述漏极电极之间的所述一部分下方的不同部分。
在一个实施方案中，所述衬底包括具有衬底带隙能的衬底半导体材料，并且所述半导体层具有大于所述衬底带隙能的半导体带隙能。
在一个实施方案中，方法还包括：对所述衬底进行背磨以减小所述衬底的厚度，其中：所述衬底包括Si衬底；形成所述第一电子部件包括：沿着所述衬底的第一主表面形成GaN HEMT。所述方法还包括：在去除所述衬底的第一部分之前对所述衬底进行背磨，其中在进行背磨之后，所述衬底具有沿着所述衬底的相对侧的第一主表面和第二主表面，其中与所述衬底的第二主表面相比，所述半导体层的第二主表面更靠近所述衬底的第一主表面；去除所述衬底的第一部分，以留下所述衬底的剩余部分。所述方法还包括：沿着所述半导体层的第二主表面形成与所述半导体层的欧姆接触；沿着所述衬底或所述半导体层的第二主表面形成第二电子部件；或者沿着所述半导体层的第二主表面形成互连件。
根据本发明的再一个方面，提供一种形成电子器件的方法，包括：提供衬底以及覆盖在所述衬底上的半导体层，其中所述半导体层具有第一主表面以及与所述第一主表面相对的第二主表面；沿着所述半导体层的第一主表面形成第一电子部件；去除所述衬底的位于所述第一电子部件下方的一部分；以及在去除所述衬底的所述一部分之后，形成与所述半导体层相邻的第二电子部件。
在一个实施方案中，形成所述第二电子部件包括：沿着所述半导体层的第二主表面形成所述第二电子部件。
通过本发明而实现的技术效果是，为形成于具有相对较高带隙能的半导体材料内的电子部件提供改善的电压击穿。
附图说明
在附图中以举例说明的方式示出实施方案，而实施方案并不受限于附图。
图1包括在形成部件和平面化层之后并且在将胶带放置在平面化层上之后，工件的一部分的剖视图的图示。
图2包括在去除衬底的一部分之后，图1的工件的剖视图的图示。
图3包括在去除衬底的一部分之后，图2的工件的背视图的图示。
图4包括在延伸到衬底中的沟槽内形成绝缘层之后，图2的工件的剖视图的图示。
图5包括在去除衬底的另一部分之后，图4的工件的剖视图的图示。
图6包括在形成另一个绝缘层之后，图5的工件的剖视图的图示。
图7包括在去除另一个绝缘层之后，图6的工件的背视图的图示。
图8包括在形成基本上完整的电子器件之后，图6的工件的剖视图的图示。
图9包括在根据替代实施方案沿着半导体层的背侧形成互连件之后，工件的一部分的剖视图的图示。
图10包括在根据另一个替代实施方案沿着半导体层的背侧形成掺杂区域之后，工件的一部分的剖视图的图示。
图11包括在根据另一替代实施方案沿着衬底的背侧形成用于垂直双极晶体管的区域之后，工件的一部分的剖视图的图示。
图12包括根据又一替代实施方案沿着衬底的背侧形成共源共栅电路的晶体管之后，工件的一部分的剖视图的图示。
技术人员认识到附图中的元件为了简明起见而示出，而未必按比例绘制。例如，附图中一些元件的尺寸可能相对于其他元件被放大，以有助于理解本发明的实施方案。
具体实施方式
提供以下与附图相结合的说明以帮助理解本文所公开的教导。以下讨论将着重于该教导的具体实施方式和实施方案。提供该着重点以帮助描述所述教导，而不应被解释为对所述教导的范围或适用性的限制。然而，当然可在本申请中使用其他教导。虽然在本文中描述了数值范围以更好地理解具体实施方案，但是在阅读本说明书之后，本领域技术人员将理解，可在不脱离本发明的范围的情况下使用所述数值范围之外的值。在下文定义的术语不同于US 8492260中的术语的情况下，在本文件中以下文定义的术语为准。
术语“电子部件”用来指作为电路的一部分的部件，或者可轻易形成为电路的一部分的部件。电子部件的示例包括有源部件或无源部件，诸如电容器、电阻器、二极管等。电子部件不包括具有将至少两个电子部件电连接或者将电子部件与终端彼此电连接的功能的互连件、导电插塞、通孔等。两个电子部件或电子部件的组合可位于同一衬底或工件上或者在不同的衬底或工件上。
术语“基本上填充”，当涉及形成在开口或沟槽内的材料时，旨在表示开口或沟槽的大部分或者开口或沟槽的剩余部分的大部分(如果先前已形成衬里、阻挡层或其他相对薄的层)被材料填充。注意，当用材料基本上填充开口或沟槽时，可能形成空隙。术语“基本上完全填充”旨在表示基本上全部开口或沟槽或者开口或沟槽的基本上全部剩余部分在开口或沟槽内不形成显著数量的空隙的情况下填充有材料。
术语“包含”、“含有”、“包括”、“具有”或其任何其他变化形式旨在涵盖非排他性的包括。例如，包括一系列特征的方法、制品或设备不一定仅限于那些特征，而是可以包括未明确列出的或该方法、制品或设备固有的其他特征。另外，除非相反地明确规定，否则“或”是指包括性的或，而非排他性的或。例如，条件A或B由以下任一者满足：A为真(或存在)而B为假(或不存在)，A为假(或不存在)而B为真(或存在)，以及A和B均为真(或存在)。
另外，使用“一个”或“一种”来描述本文所述的元件和部件。这仅仅是为了方便，并给出该发明的范围的一般含义。除非另外明确指出，否则此描述应当被理解为复数包括一个或至少一个，而单数也包括复数。例如，当本文描述单项时，可以使用多于一项来代替单项。类似地，在本文描述多于一项的情况下，可用单项替代所述多于一项。
除非另外定义，否则本文所用的所有技术和科学术语具有与该发明所属领域的普通技术人员通常理解的含义相同的含义。材料、方法和示例仅为示例性的，而无意进行限制。在本文未描述的情况下，关于具体材料和加工动作的许多细节是常规的，并可在半导体和电子领域中的教科书和其他来源中找到。
在一方面，电子器件可以包括：具有第一带隙能的第一半导体材料；覆盖在第一半导体材料上面的半导体层，其中半导体层包括第二半导体材料，该第二半导体材料具有大于第一带隙能的第二带隙能；以及位于第二半导体层内的电子部件，其中第一电子器件包括高电场区域和低电场区域。在高电场区域内，不存在第一半导体材料。
在另一方面，一种方法可以用于形成电子器件。该方法可以包括：提供衬底和覆盖在衬底上面的半导体层；在半导体层内形成电子部件；去除衬底的第一部分以限定第一沟槽；在第一沟槽内形成第一绝缘层；去除衬底的位于有源区域内与第一绝缘层相邻的第二部分，以限定第二沟槽；以及在第二沟槽内形成第二绝缘层。
在另一方面，一种方法可以用于形成电子器件。该方法可以包括：提供衬底和覆盖在衬底上面的半导体层，其中半导体层具有第一主表面以及与第一主表面相背对的第二主表面；沿着半导体层的第一主表面形成第一电子部件；去除衬底的位于第一电子部件下方的一部分；以及在去除衬底的所述部分之后，形成与半导体层相邻的第二电子部件。
本文所描述的实施方案还可以有助于降低晶体管经由衬底而击穿的可能性，其中晶体管在高电压下工作，并且包括具有相对较大带隙能的半导体材料，并且衬底包括具有相对较小带隙能的不同的半导体材料。
下文所述方法允许相对地进行两个顺序操作，以在第一顺序(其中衬底的剩余部分提供足够的机械支撑)期间去除衬底的很大一部分，并且在第二顺序(其中填充材料和衬底的剩余部分(如果有的话)提供足够的机械支撑)期间去除衬底的另外很大一部分。该方法可以是选择性的，这是因为并不是所有的衬底都必须被去除，诸如在晶圆-晶圆接合工艺中会出现的情况那样。由于不需要晶圆-晶圆接合所带来的压力和温度，因此免去了(晶圆-晶圆接合中)衬底的去除，所以本文所述的工艺也可以更容易实现。
此外，背侧加工使电子器件的设计者和制造者拥有更多选择，这是因为当最大热预算可能因前侧部件已经形成而受到限制时，可以在该过程中相对较晚地形成背侧部件和互连件。此外，背侧部件的选择可以推迟到制造过程后期。因此，在形成前侧部件之后，可以做出是否形成用于级联电路的另一部件、用于栅极驱动器或控制电路的另一部件，或用于桥(半桥或全桥)的另一部件的决定。在结合提供有示例性、非限制性实施方案的附图阅读了下文的描述之后，将更好地理解这些概念。
图1包括在完成工件100的正面加工之后，工件100的一部分的剖视图的图示。工件100包括衬底102，该衬底包括具有带隙能的半导体材料。成核层122、缓冲层124、沟道层126和阻挡层128覆盖在衬底102上面。层122,124,126和128中的任一者或多者可以是半导体层，该半导体层包括带隙能大于衬底的半导体材料的带隙能的半导体材料。在一个实施方案中，衬底102的半导体材料可以包括单晶态的第14族元素(例如硅或锗)、III-V半导体材料或II-VI半导体材料。层122,124,126和128中的任一者或多者的半导体材料可以包括化合物半导体材料。化合物半导体材料可以包括SiC、III-V族化合物或II-V族化合物)。III-V族化合物可包括III-N、III-P、III-As，并且III族元素可选自Al、Ga、In或者它们的任意组合。II-VI族化合物可包括II-O、II-S、II-Se或II-Te，并且II族元素可包括Zn、Cd、Hg、Pb等。
衬底102可以具有至多约2000微米的初始厚度，并且在另一个实施方案中，初始厚度为至多约900微米。在另一个实施方案中，初始厚度为至少约110微米，并且在另一个实施方案中，初始厚度为至少约150微米。在一个具体实施方案中，初始厚度在约600微米至约800微米的范围内。
在一个实施方案中，衬底102可以包括在室温(例如，22℃)下带隙能小于1.5eV的半导体材料，并且层122,124,126和128中的任一者或多者可以包括在室温下带隙能大于1.5eV的不同的半导体材料。在另一个实施方案中，衬底102可以包括Si、Ge或GaAs，并且层122,124,126和128中的任一者或多者可以包括AlxGa(1-x)N，其中0≤x≤1。在更具体的实施方案中，衬底102可以是Si衬底，诸如呈晶圆形式，成核层122包括AlN，缓冲层124包括AlyGa(1-y)N，其中0≤y<1，其中y随着距成核层122距离的增加而减小，沟道层126包括GaN，并且阻挡层128包括AlzGa(1-z)N，其中0<z≤0.3。衬底102以及层122,124,126和128中的任一者或多者可以掺杂或可以不掺杂。隔离区130有助于隔离晶体管结构，如可能存在于同一管芯内的其他晶体管结构所示。隔离区130可以通过注入氮离子而形成。
介电层140可以包括一个或多个介电膜140。蚀刻介电层140以限定开口，并形成源极152和漏极154。源极和漏极152和154的开口可以部分地穿过阻挡层128，或完全穿过阻挡层128，而延伸到阻挡层128的上表面，如图1所示。部分或完全地穿过介电层140形成开口，并且在开口内形成栅极电极156。所示晶体管结构是高电子迁移率晶体管(HEMT)，并且该HEMT可以是耗尽型HEMT或增强型HEMT。在阅读本说明书之后，本领域技术人员将能够确定栅极电极156与至少部分地穿过介电层140的开口之间的关系，从而实现耗尽型或增强型HEMT。电极152,154和156的延伸超过介电层140的开口的部分可以是有助于减小栅极-漏极电容和栅极-源极电容的场板。在本说明书中稍后将论述与HEMT的位于漏极电极154和栅极电极156(由区域155指定)之间、以及位于源电极152和栅极电极156(由区域153指定)之间的部分相关联的电场。
在介电层140和电极152,154和156上方形成层间介电(ILD)层160。ILD层160可以包括一个或多个绝缘膜。蚀刻ILD层160以限定开口，并且形成互连件162和164。类似于电极152,154和156，互连件162和164的在横向方向上延伸到开口外的部分可以是有助于减小HEMT内的电容耦合的场板。图1所示的互连件162的两个部分在未示出的位置处彼此连接，并且限定栅极电极156上方的开口。互连件162内的开口有助于减小栅极-源极的电容。另一ILD层170形成在ILD层160以及互连件162和164上方。ILD层170可以包括一个或多个绝缘膜，并且与ILD层160相比，可以具有相同组成或不同组成。蚀刻ILD层170以限定开口，并且形成互连件172和174。类似于电极162和164，互连件172和174的在横向方向上延伸到开口外的部分可以是有助于减小HEMT内的电容耦合的场板。
钝化层180覆盖在ILD层170以及互连件172和174上面。钝化层180包括氮化物或氧氮化物，并且是电子器件的防潮层。绝缘层190形成于钝化层180上方，并且蚀刻层180和190以限定开口，并且源极接合电极192形成在该开口内并在HEMT的一部分上方延伸。可以对接合层192进行引线接合、夹片连接或其它连接。形成其他互连件和接合电极，并且其连接到漏极电极154和栅极电极156，但在图1中未示出。HEMT在电子器件的部件区域106内。电子器件的外围区域108是提供机械支撑的工件晶格的一部分，如本说明书后文所述。
包括HEMT的工件前侧具有跨工件显着变化的形貌。在进行背侧加工时，平面化层200有助于使前侧工件变平坦。在一个实施方案中，平面化层200可以是可被涂覆的聚合物，并且可以包括含氮聚合物或芳族单体聚合物。平面化层200可以包括聚苯并恶唑(PBO)、聚酰亚胺、液晶聚合物、其他合适的聚合物，或它们的任何组合。可以使用能够承受与平面化层200相同温度的胶带210。胶带210可有助于在背侧加工期间减少对工件前侧的损坏。在一个特定实施方案中，胶带210可以包括前文针对平面化层200所述的任何材料。与平面化层200相比，胶带210可以具有相同或不同的材料。在一个特定实施方案中，平面化层200可以包括PBO，并且胶带210可以是包括聚酰亚胺材料的KaptonTM牌胶带。尽管图1中未示出，但胶带210可以比平面化层200厚得多。KaptonTM牌胶带还可以包括硅氧烷基粘合剂，使得聚酰亚胺膜将粘附到平面化层200。
在此过程中，可以将工件翻转，使得可以开始背侧加工。可将半导体衬底100减薄。在一个实施方案中，可以通过背磨或蚀刻半导体衬底102来减薄半导体衬底100。减薄量可能受机械支撑、电子部件尺寸或其组合的影响。在一个实施方案中，可将衬底102减薄，使得减薄后的厚度为衬底102的初始厚度的至少15％、至少20％或至少25％。在另一个实施方案中，可将衬底102减薄，使得减薄后的厚度为衬底102的初始厚度的至多60％、至多50％或至多40％。就实际尺寸而言，在一个实施方案中，可将衬底102减薄，使得减薄后的厚度为至少50微米、至少110微米，或至少150微米。在另一个实施方案中，将衬底102减薄，使得减薄后的厚度为至多400微米、至多300微米，或至多200微米。
将在衬底102减薄之后，在衬底102上方形成掩模(未示出)，并且蚀刻衬底102以限定延伸到成核层122的沟槽222和224，如图2所示。在蚀刻之后，可以除去掩模。在所示实施方案中，沟槽222比沟槽224窄。具体地讲，沟槽222具有如下宽度，该宽度使得当随后在沟槽222内沉积绝缘层时，空隙将形成。该空隙的重要性在本说明书的后文中有论述。
在一个实施方案中，沟槽222的宽度为至多1.0微米、至多2.0微米，或至多3.0微米，并且在另一个实施方案中，沟槽222的宽度为至少5.0微米、至少10.0微米，或至少15.0微米。沟槽224可具有如下宽度，该宽度使得当随后在沟槽224内沉积绝缘层时，形成空隙的可能性大大减小。在一个实施方案中，沟槽224的宽度为至多1.2微米、至多2.2微米，或至多3.2微米，并且在另一个实施方案中，沟槽224的宽度为至少5.5微米、至少10.5微米，或至少15.5微米。
衬底102的位于区域155(位于漏极电极和栅极电极154和156之间)内的部分随后将被去除。衬底102的位于区域153(位于源极电极和栅极电极152和156之间)内的部分随后可被去除，或者可不被去除。图3包括在去除图2中的衬底102的部分之后，衬底102的背侧的图示。在该特定实施方案中，外围区域108包括衬底102的形成晶格的部分，其对应于在工件102的前侧上存在划线的位置。因此，可以实现良好的机械支撑。当观察工件的背侧时，衬底102的位于部件区域106内的部分呈小柱形式，该小柱可以具有US 8492260中描述或图示的任何形状，该参考文献的全部内容以引用方式并入本文。尽管由于小柱的尺寸较小，而在图3中无法看到单个小柱的形状，但在特定实施方案中，该小柱可以具有I形梁形状或改良的I形梁形状。
在所示实施方案中，衬底102的位于区域153内的部分以及位于每个管芯内的部分(在管芯的外围部分处的除外)将被去除。在一个实施方案中，宽度202在1.0微米至15.0微米的范围内。在另一个实施方案中，宽度202可以在先前所述的范围之外。
图4包括在形成绝缘层422之后，工件的剖视图的图示。在所示的实施方案中，绝缘材料422部分地填充沟槽222，完全填充沟槽224并覆盖在衬底102的部分上面。随着绝缘层422填充沟槽222，空隙424被限定。空隙424有助于消除应力，并降低各层发生压裂或分层的可能性。因此，被形成的电子器件可以在随后的处理期间或者当电子器件运行时，具有更大的幸免于热循环的可能性。绝缘层422可包括一个或多个氧化物膜、氮化物膜或氮氧化物膜。绝缘层422可以仅通过沉积技术来形成，或者通过沉积和平面化技术(抗回蚀或化学机械抛光)来形成，或者使用去蚀刻-蚀刻-去蚀刻工艺来形成。
在绝缘层422上方形成掩模(未示出)，并且蚀刻该绝缘层422以限定图5中的开口522。参见图4和图5，开口522延伸到衬底102的部分。在一个实施方案中，仅衬底102的一些部分暴露，并且在另一个实施方案中，衬底102的每个部分均暴露。在蚀刻绝缘层422之后，去除衬底102的暴露部分，以在开口522下方留下腔502。在本实施方案中，如图5所示，衬底102的最右部分保留，因为最右部分可位于电子器件的周边区域内，与管芯的划线相邻，并且进入管芯的划线。可在限定开口522之后去除掩模，并且可在去除衬底102的部分以限定腔502之前或之后去除掩模。
图6包括在形成绝缘层622之后的工件的图示。在所示实施方案中，绝缘层622包括腔填充部分602，其对应于衬底102的被去除以形成腔502的那部分的区域(图5)。该部分602可以完全填充腔502，如图6的实施方案所示，或者可以部分地填充腔502，并且包括将类似于空隙424的空隙(未示出)。绝缘层622可以包括前文针对绝缘层422所述的任何材料，或者使用前文针对绝缘层422所述的任何技术来形成。相较于绝缘层422，绝缘层622可以包括相同组成或不同组成，并且相较于绝缘层422，该绝缘层622可以使用相同或不同的技术来形成。
图7示出了在加工过程中该时间点处的工件的背侧。在所示的实施方案中，衬底102的唯一剩余部分位于外围部分108内，该外围部分具有晶格，该晶格对应于工件102前侧上存在划线的区域，以及不形成管芯的区域。部件区域106填充有绝缘层422和622，如图6中更好地示出。本领域技术人员将理解，图7中衬底102的剩余部分由绝缘层422和622覆盖，但图7中未标识出这些层，以帮助理解衬底102的剩余部分与衬底102开口内的绝缘层422和622之间的关系。在该过程的这一时间点处，对于该特定实施方案来说，完成了背侧加工。
图8包括基本上完成的电子器件的图示。去除胶带210和平面化层200，使得源极接合电极192和绝缘层190暴露。用于HEMT的栅极和漏极的其他接合电极也暴露，但在图8中未示出。随后的处理可以包括对工件进行切割以形成可以结合到封装衬底或引线框架上、并且被封装或以其他方式组装形成封装电子器件的管芯。
在诸如图1至图8所示实施方案的特定实施方案中，衬底102的一部分可以在切割之后沿着模具的外围部分而保留。在另一个实施方案中，衬底102更多的部分可以保留。例如，在区域153内以及区域153的左侧，全部或至少一部分衬底102可以保留在成品电子器件中。
在另一个实施方案中，可以沿着工件的背侧形成互连件或电子部件。该电子部件的包括可以掺杂背侧的一部分，形成互连件、晶体管、用于电路的栅极驱动器等。图9包括在将衬底102减薄之后的工件的图示。可以穿过衬底102、成核层122以及缓冲层124来形成开口922，以暴露沟道层126。互连件924可以形成在开口922内。互连件924可用于向沟道层126施加背侧偏压，以帮助减少俘获在沟道层126内的电子。在另一个实施方案(未示出)中，开口922可以不延伸穿过缓冲层124，互连件924可用于向缓冲层124施加背侧偏压，以帮助减少俘获在沟道层126内的电子。在另一个实施方案中，互连件924可用于在HEMT和电子器件的其他部分之间路由信号。开口922可以填充有绝缘层926，并且加工可如图2开始所示和描述的那样继续下去。随后将衬底102图案化，并沿着衬底102的背侧形成绝缘层，如图2至图8所述及所示，并不去除互连件924。
图10包括在将衬底102减薄之后的工件的图示。可以穿过衬底102、成核层122以及缓冲层124来形成开口1022，以暴露沟道层126。掺杂区域1024可以形成在开口1022内，或形成在沟槽层126内在开口下方。掺杂区域1024可以在与沟道层126的界面处形成二极管，或者可以允许对沟道层126进行背侧欧姆接触。开口1022可以填充有绝缘层1026，并且加工可如图2开始所示和描述的那样继续下去。显然，随后将衬底102图案化，并沿着衬底102的背侧形成绝缘层，如图2至图8所述及所示，并不去除掺杂区域1024。
图11包括在将衬底102减薄之后的工件的图示。可进行附加加工，以进一步使背侧表面平滑，从而减小沿着背侧表面的粗糙度。可对衬底102进行加工，以允许形成垂直双极晶体管。当层122,124和126形成在衬底102上方时，衬底102可以具有重掺杂区域1102和轻掺杂区域1104。在减薄之后，可以沿着衬底102的整个背侧表面形成重掺杂区126，或者仅在形成垂直双极晶体管的地方选择性地形成重掺杂区。去除衬底102的部分以及沿着衬底102的背侧形成绝缘层的处理可以如前所述地进行。如图2至图8所示，随后将衬底102图案化并形成绝缘层，只是不去除部分1140(在划线附近的机械支撑)和1144(用于垂直双极晶体管)。
在另一个实施方案中，可以沿着工件的背侧形成不同的电子部件或电路。图12包括在将衬底102减薄之后的工件的图示。可进行附加加工，以进一步使背侧平滑，从而减小沿着背侧的粗糙度。可对衬底102进行加工以允许形成开关晶体管，其中开关晶体管和HEMT结合起来形成共源共栅电路。可对衬底102进行掺杂，以形成漂移区1222和体区1224。体区1224包括晶体管的沟道区。区域1222和1224可以具有彼此相反的导电类型，并且漂移区1222可以具有与衬底102的邻接漂移区1222的部分相反的导电类型。在区域1222和1224的一部分上方形成栅极介电层1242和栅极电极1244。
形成重掺杂区域1262,1264和1266。在所示实施方案中，重掺杂区1262形成在漂移区内，并且是晶体管的漏极接触区，重掺杂区1264是体区1224的体接触区，并且重掺杂区1266是晶体管的源极区域。去除重掺杂区1262、漂移区1222、衬底102和层122,124和126的一部分，以限定延伸到HEMT的源极电极152的沟槽。沿着沟槽的侧壁形成绝缘层1280，并且在沟槽内形成导电通孔1282。尽管未示出，但是导电带可用于将重掺杂区域1264和1266彼此电连接，并且另一个导电带可用于将重掺杂区域1262电连接到导电通孔1282。因此，漏极接触区域1282电连接到HEMT的源极电极152。
去除衬底102的部分以及沿着衬底102的背侧形成绝缘层的处理可以如前所述地进行。如图2至图8所示，随后将衬底102图案化并形成绝缘层，只是将不去除包括背侧晶体管(及其对应的导电通孔)和机械支撑件的那些部分。当封装管芯时，可以在HEMT的栅极电极156和背侧晶体管的重掺杂(源极)区域1266之间形成电连接。
在另一个实施方案中，另一个电路可以部分地或完全地形成在衬底内。例如，可以沿着衬底102的背侧形成栅极驱动器或控制电路。在另一个实施方案中，可以形成半桥电路或全桥电路。
在又一个实施方案中，可以去除全部衬底102，并且用绝缘层422和622替代衬底102。在另一个实施方案中，衬底102的一部分可以保留在成品器件中，并且这些部分不必紧邻划线。衬底102的部分可以保留在电场相对较低的部件区域内，诸如靠近源极电极152，或在源极电极和栅极电极152和156之间。
本文所述的实施方案还可以有助于降低高电压电子部件(诸如晶体管)经由衬底而击穿的可能性，其中电子部件具有相对较大带隙能的半导体材料，并且衬底包括具有相对较小带隙能的不同的半导体材料。该方法允许相对地进行两个顺序操作，以在第一顺序(其中衬底的剩余部分提供足够的机械支撑)期间去除衬底的很大一部分，并且在第二顺序(其中填充材料和衬底的剩余部分(如果有的话)提供足够的机械支撑)期间去除衬底的另外很大一部分。该方法可以是选择性的，这是因为并不是所有的衬底都必须被去除，诸如在晶圆-晶圆接合工艺中会出现的情况那样。由于不需要晶圆-晶圆接合所带来的压力和温度，因此免去了(晶圆-晶圆接合中)衬底的去除，所以本文所述的工艺也可以更容易实现。
背侧加工使电子器件的设计者和制造者拥有更多选择，这是因为当最大热预算可能因前侧部件已经形成而受到限制时，可以在该过程中相对较晚地形成背侧部件和互连件。此外，背侧部件的选择可以推迟到制造过程后期。因此，在形成前侧部件之后，可以做出是否形成用于共源共栅电路的另一部件、用于栅极驱动器或控制电路的另一部件，或用于桥(半桥或全桥)的另一部件的决定。
此外，沿着工件的背侧在一个或多个绝缘层内所形成的空隙有助于沿着工件的背侧耗散应力。
许多不同的方面和实施方案是可能的。那些方面和实施方案中的一些在下文进行描述。在阅读本说明书后，技术人员将认识到，那些方面和实施方案仅为示例性的，而不限制本发明的范围。实施方案可根据如下所列的实施方案中的任一个或多个。
实施方案1.一种电子器件，包括：
具有第一带隙能的第一半导体材料；
覆盖在第一半导体材料上面的半导体层，其中半导体层包括第二半导体材料，该第二半导体材料具有大于第一带隙能的第二带隙能；
和
位于半导体层内的第一电子部件，
其中：
第一电子部件包括高电场区域和低电场区域；并且
在高电场区域的至少一部分内，第一半导体材料不存在于第一电子部件下方。
实施方案2.根据实施方案1所述的电子器件，其中第一半导体材料围绕电子器件的外围区域存在。
实施方案3.根据实施方案1所述的电子器件，还包括第二电子部件，其中：
半导体层具有沿着半导体层的相对侧定位的第一主表面和第二主表面；
第一电子部件沿着半导体层的第一主表面定位；并且
第二电子部件与半导体层的第二主表面相邻。
实施方案4.根据实施方案1所述的电子器件，还包括绝缘层，其中：
半导体层具有沿着半导体层的相对侧定位的第一主表面和第二主表面；
第一电子部件沿着半导体层的第一主表面定位；并且
该绝缘层沿着半导体层的第二主表面定位。
实施方案5.一种形成具有部件区域和周边区域的电子器件的方法，该方法包括：
提供衬底和覆盖在该衬底上面的半导体层；
在半导体层内形成第一电子部件，其中该第一电子部件位于部件区域内；
去除衬底的位于部件区域内的第一部分，以限定第一沟槽；
在第一沟槽内形成第一绝缘层；
去除衬底的位于部件区域内与第一绝缘层相邻的第二部分，以限定第二沟槽；并且
在第二沟槽内形成第二绝缘层。
实施方案6.根据实施方案5所述的方法，其中在形成第一绝缘层时，空隙形成在第一沟槽内，或者在形成第二绝缘层时，空隙形成在第二沟槽内。
实施方案7.根据实施方案5所述的方法，其中在成品器件中，衬底的第三部分与周边区域一起保留。
实施方案8.根据实施方案5所述的方法，其中衬底包括具有衬底带隙能的衬底半导体材料，并且半导体层具有大于衬底带隙能的半导体带隙能。
实施方案9.根据实施方案8所述的方法，其中在成品器件中，所有衬底半导体材料均未保留在电子器件内。
实施方案10.根据实施方案5所述的方法，其中第一电子部件包括栅极电极和漏极电极。
实施方案11.根据实施方案10所述的方法，其中：
去除第一部分包括去除衬底的位于第一电子部件的介于栅极电极和漏极之间的一部分下方的第一部分；
去除第二部分包括去除衬底的位于第一电子部件的介于栅极电极和漏极之间的一部分下方的第二部分；或者
去除第一部分并去除第二部分包括去除衬底的位于第一电子部件的介于栅极电极和所述漏极之间的一部分下方的不同部分。
实施方案12.根据实施方案5所述的方法，还包括在去除衬底的第一部分和第二部分之前，减小衬底的厚度。
实施方案13.根据实施方案12所述的方法，还包括形成第二电子部件，其中：
半导体层包括沿着半导体层的相对侧的第一主表面和第二主表面；
形成第一电子部件包括在去除衬底的第一部分之前沿着第一主表面形成第一电子部件；并且
形成第二电子部件包括在去除衬底的第一部分之后邻近第二主表面形成第二电子部件。
实施方案14.根据实施方案5所述的方法，还包括在去除衬底的第一部分和第二部分之前，在电子部件上方形成平面化层。
实施方案15.根据实施方案5所述的方法，其中在去除衬底的第一部分之后，衬底的剩余部分具有I形梁结构。
实施方案16.根据实施方案5所述的方法，还包括在去除衬底的第一部分之后，与半导体层形成欧姆接触。
实施方案17.根据实施方案5所述的方法，还包括对衬底进行背磨，以减小衬底的厚度，其中：
该衬底包括Si衬底；
形成第一电子部件包括沿着衬底的第一主表面形成GaN HEMT；
该方法还包括在去除衬底的第一部分之前对衬底进行背磨，其中在进行背磨之后，衬底具有沿着衬底的相对侧的第一主表面和第二主表面，其中与衬底的第二主表面相比，半导体层的第二主表面更靠近衬底的第一主表面；
去除衬底的第一部分，从而留下衬底的具有I形梁结构的剩余部分；
以及执行选自以下中的至少一个动作：
沿着半导体层的第二主表面形成与半导体层的欧姆接触；
沿着衬底或半导体层的第二主表面形成第二电子部件；以及沿着半导体层的第二主表面形成互连件。
实施方案18.一种形成电子器件的方法，包括：
提供衬底以及覆盖在该衬底上面的半导体层，其中该半导体层具有第一主表面以及与第一主表面相背对的第二主表面；
沿着半导体层的第一主表面形成第一电子部件；
去除衬底的位于第一电子部件下方的一部分；以及在去除衬底的所述部分之后，形成与半导体层相邻的第二电子部件。
实施方案19.根据实施方案18所述的方法，其中形成第二电子部件包括沿着半导体层的第二主表面形成第二电子部件。
实施方案20.根据实施方案18所述的方法，其中形成第二电子部件包括在形成第一电子部件之后并且在去除衬底的所述部分之后，在衬底内形成第二电子部件。
注意，并不需要上文在一般性说明或例子中所述的所有活动，某一具体活动的一部分可能不需要，并且除了所述的那些之外还可能执行一项或多项另外的活动。还有，列出的活动所按的顺序不一定是执行所述活动的顺序。
上文已经关于具体实施方案描述了有益效果、其他优点和问题解决方案。然而，这些有益效果、优点、问题解决方案，以及可导致任何有益效果、优点或解决方案出现或变得更明显的任何特征都不应被解释为是任何或所有权利要求的关键、需要或必要特征。
本文描述的实施方案的说明书和图示旨在提供对各种实施方案的结构的一般性理解。说明书和图示并非旨在用作对使用本文所述的结构或方法的设备及系统的所有要素和特征的穷尽性及全面性描述。单独的实施方案也可以按组合方式在单个实施方案中提供，相反，为了简便起见而在单个实施方案的背景下描述的各种特征也可以单独地或以任何子组合的方式提供。此外，对表示为范围的值的提及包括在该范围内的所有值。许多其他实施方案仅对阅读了本说明书之后的技术人员是显而易见的。其他实施方案也可以使用并从本公开中得出，以使得可以在不脱离本公开范围的情况下进行结构替换、逻辑替换或另外的改变。因此，本公开应当被看作是示例性的，而非限制性的。

Claims (10)

1.一种电子器件，包括：
第一半导体材料，所述第一半导体材料具有第一带隙能；
半导体层，所述半导体层覆盖在所述第一半导体材料上，其中所述半导体层包括第二半导体材料，所述第二半导体材料具有大于所述第一带隙能的第二带隙能；和
第一电子部件，所述第一电子部件位于所述半导体层内，
其中：
所述第一电子部件包括高电场区域和低电场区域；并且
在所述高电场区域的至少一部分内，所述第一半导体材料不存在于所述第一电子部件下方。
2.根据权利要求1所述的电子器件，其中所述第一半导体材料围绕所述电子器件的外围区域存在。
3.根据权利要求1或2所述的电子器件，还包括第二电子部件，其中：
所述半导体层具有沿着所述半导体层的相对侧布置的第一主表面和第二主表面；
所述第一电子部件沿着所述半导体层的第一主表面布置；并且
所述第二电子部件与所述半导体层的第二主表面相邻。
4.一种形成具有部件区域和周边区域的电子器件的方法，所述方法包括：
提供衬底和覆盖在所述衬底上的半导体层；
在半导体层内形成第一电子部件，其中所述第一电子部件在所述部件区域内；
去除所述衬底的在所述部件区域内的第一部分，以限定第一沟槽；
在所述第一沟槽内形成第一绝缘层；
去除所述衬底的在所述部件区域内与第一绝缘层相邻的第二部分，以限定第二沟槽；以及
在所述第二沟槽内形成第二绝缘层。
5.根据权利要求4所述的方法，其中在形成所述第一绝缘层时，空隙形成在所述第一沟槽内，或者在形成所述第二绝缘层时，空隙形成在所述第二沟槽内。
6.根据权利要求4所述的方法，其中：
去除所述第一部分包括：去除所述衬底的位于所述第一电子部件的介于所述第一电子部件的栅极电极和漏极电极之间的一部分下方的所述第一部分；
去除所述第二部分包括：去除所述衬底的位于所述第一电子部件的介于所述栅极电极和漏极电极之间的所述一部分下方的所述第二部分；或者
去除所述第一部分且去除所述第二部分包括：去除所述衬底的位于所述第一电子部件的介于所述栅极电极和漏极电极之间的所述一部分下方的不同部分。
7.根据权利要求4-6中任一项所述的方法，其中所述衬底包括具有衬底带隙能的衬底半导体材料，并且所述半导体层具有大于所述衬底带隙能的半导体带隙能。
8.根据权利要求4所述的方法，还包括：对所述衬底进行背磨以减小所述衬底的厚度，其中：
所述衬底包括Si衬底；
形成所述第一电子部件包括：沿着所述衬底的第一主表面形成GaN HEMT；
所述方法还包括：在去除所述衬底的第一部分之前对所述衬底进行背磨，其中在进行背磨之后，所述衬底具有沿着所述衬底的相对侧的第一主表面和第二主表面，其中与所述衬底的第二主表面相比，所述半导体层的第二主表面更靠近所述衬底的第一主表面；
去除所述衬底的第一部分，以留下所述衬底的剩余部分；以及
所述方法还包括：
沿着所述半导体层的第二主表面形成与所述半导体层的欧姆接触；
沿着所述衬底或所述半导体层的第二主表面形成第二电子部件；或者
沿着所述半导体层的第二主表面形成互连件。
9.一种形成电子器件的方法，包括：
提供衬底以及覆盖在所述衬底上的半导体层，其中所述半导体层具有第一主表面以及与所述第一主表面相对的第二主表面；
沿着所述半导体层的第一主表面形成第一电子部件；
去除所述衬底的位于所述第一电子部件下方的一部分；以及
在去除所述衬底的所述一部分之后，形成与所述半导体层相邻的第二电子部件。
10.根据权利要求9所述的方法，其中形成所述第二电子部件包括：沿着所述半导体层的第二主表面形成所述第二电子部件。
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