CN110867441A

CN110867441A - 半导体元件及其制造方法

Info

Publication number: CN110867441A
Application number: CN201810986580.4A
Authority: CN
Inventors: 刘埃森; 蔡滨祥; 林进富
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2018-08-28
Filing date: 2018-08-28
Publication date: 2020-03-06

Abstract

本发明公开一种半导体元件及其制造方法。所述半导体元件包括绝缘体上有半导体基底、高电子迁移率晶体管元件以及金属氧化物半导体场效晶体管元件。绝缘体上有半导体基底，包括：第一半导体层、第二半导体层以及绝缘层。第二半导体层位于第一半导体层上。绝缘层位于第一半导体层与第二半导体层之间。高电子迁移率晶体管元件位于第一半导体层上。金属氧化物半导体场效晶体管元件位于第二半导体层上且与高电子迁移率晶体管元件电连接。高电子迁移率晶体管元件的顶面与第二半导体层的顶面共平面。

Description

半导体元件及其制造方法

技术领域

本发明涉及一种集成电路及其制造方法，且特别是有关于一种半导体元件及其制造方法。

背景技术

随着科技的进步，各类电子产品都朝向高速、高效能、且轻薄短小的趋势发展。因此，如何在有限的芯片面积下增加半导体元件的数量与功能是目前半导体工业努力发展的目标。

发明内容

本发明提供一种半导体元件，其将常开(normally on)的高电子迁移率晶体管(high electron mobility transistor，HEMT)元件与常关(normally off)的金属氧化物半导体场效晶体管(metal-oxide-semiconductor field effect transistor，MOSFET)元件整合在同一芯片上，以达到低阈值电压(threshold voltage)、快速切换速度并维持高电压能力(voltage capability)。

本发明提供一种半导体元件，其通过内连线结构来整合HEMT元件与MOSFET元件，以达到微型化的需求。

本发明提供一种半导体元件包括绝缘体上有半导体(semiconductor-on-insulator，SOI)基底、HEMT元件以及MOSFET元件。SOI基底，包括：第一半导体层、第二半导体层以及绝缘层。第二半导体层位于第一半导体层上。绝缘层位于第一半导体层与第二半导体层之间。HEMT元件位于第一半导体层上。MOSFET元件位于第二半导体层上且与HEMT元件电连接。HEMT元件的顶面与第二半导体层的顶面共平面。

在本发明的一实施例中，上述的半导体元件还包括内连线结构，位于HEMT元件与MOSFET元件上，其中HEMT元件与MOSFET元件通过内连线结构电连接。

在本发明的一实施例中，上述的HEMT元件的栅极与MOSFET元件的源极电连接，且HEMT元件的源极与MOSFET元件的漏极电连接。

在本发明的一实施例中，上述的HEMT元件的侧壁为渐缩的侧壁。

在本发明的一实施例中，上述的半导体元件还包括介电层位于HEMT元件与MOSFET元件上，且填入HEMT元件与第二半导体层之间的空隙，以电性隔离HEMT元件与MOSFET元件。

在本发明的一实施例中，上述的第一半导体层的顶面为〈111〉晶面，而第二半导体层的顶面为〈100〉晶面。

在本发明的一实施例中，上述的第二半导体层的厚度小于第一半导体层的厚度。

在本发明的一实施例中，上述的HEMT元件包括：缓冲层、通道层、阻障层以及二维电子气层。缓冲层位于第一半导体层上。通道层位于缓冲层上。阻障层位于通道层上。二维电子气层位于靠近阻障层的通道层中。

在本发明的一实施例中，上述的HEMT元件为常开元件，MOSFET元件为常关元件。

本发明提供一种半导体元件的制造方法，其步骤如下。提供SOI基底，其中SOI基底依序包括第一半导体层、绝缘层以及第二半导体层。形成开口，其暴露出第一半导体层。在开口中的第一半导体层上形成HEMT元件。在第二半导体层上形成MOSFET元件，其中HEMT元件的顶面与第二半导体层的顶面共平面。

在本发明的一实施例中，上述的方法还包括在HEMT元件与MOS元件上形成内连线结构，其中HEMT元件与MOSFET元件通过内连线结构电连接。

在本发明的一实施例中，上述的形成内连线结构包括以下步骤。在HEMT元件与MOSFET元件上形成介电层，以填入HEMT元件与第二半导体层之间的空隙。在介电层中形成多个导电插塞，以分别与HEMT元件以及MOSFET元件电连接。形成多个导电层，以分别与多个导电插塞电连接。

在本发明的一实施例中，在形成内连线结构之后，上述的方法还包括以下步骤。在内连线结构上形成导电端子。进行单体化制作工艺。

在本发明的一实施例中，上述的HEMT元件的侧壁为渐缩的侧壁，且HEMT元件与MOSFET元件电性隔离。

在本发明的一实施例中，上述的提供SOI基底包括以下步骤。在第二半导体材料上形成绝缘层。将第二半导体材料倒置接合(flip bonding)至第一半导体层上，使得绝缘层位于第一半导体层与第二半导体材料之间。

在本发明的一实施例中，将第二半导体材料倒置接合至第一半导体层上之后，上述的方法还包括薄化第二半导体材料以形成第二半导体层，其中第二半导体层的厚度小于第一半导体层的厚度。

在本发明的一实施例中，上述的第二半导体层与绝缘层的厚度总和实质上等于HEMT元件的厚度。

在本发明的一实施例中，上述的形成HEMT元件包括以下步骤。在第一半导体层上外延生长缓冲层。在缓冲层上外延生长通道层。在通道层上外延生长阻障层，其中二维电子气层形成在靠近阻障层的通道层中。

基于上述，本发明通过内连线结构将HEMT元件与MOSFET元件整合在同一芯片上，以达到低阈值电压、快速切换速度并维持高电压能力。相较于在封装阶段外接构件的方法，本发明的半导体元件的制造方法的制造成本较低，且可达到微型化的需求，并进而提升产品的可靠度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。

附图说明

图1A至图1O为本发明一实施例所绘示的半导体元件的制造流程的剖面示意图；

图2为图1O的上视示意图。

具体实施方式

参照本实施例的附图以更全面地阐述本发明。然而，本发明也可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的元件，以下段落将不再一一赘述。

图1A至图1O为依照本发明一实施例所绘示的半导体元件的制造流程的剖面示意图。

请参照图1A至图1O，本发明一实施例提供一种半导体元件10(如图1O所示)的制造方法，其步骤如下。首先，提供SOI基底100(如图1D所示)。具体来说，如图1A所示，提供第一半导体层101。在一实施例中，第一半导体层101可以是硅基底，其顶面101t为〈111〉晶面。在替代实施例中，第一半导体层101可以是〈111〉单晶硅层。接着，如图1B所示，在第二半导体材料102’上形成绝缘层103。在一实施例中，第二半导体材料102’可以是块状硅。绝缘层103可以是绝缘材料，其包括氧化硅、氮化硅、氮氧化硅、合适的绝缘材料或其组合。举例来说，绝缘层103可以是氧化硅(其可视为埋入氧化物(buried oxide，BOX)层)且其形成方法可以是热氧化法、化学气相沉积法(chemical vapour deposition，CVD)或合适的形成方法。

然后，如图1C所示，将第二半导体材料102’与绝缘层10的组合结构倒置接合至第一半导体层101上，使得绝缘层103位于第一半导体层101与第二半导体材料102’之间。在一实施例中，所述接合可例如是利用热压接合的方式，将第一半导体层101与绝缘层103接合在一起。

之后，如图1C与图1D所示，进行薄化制作工艺，以移除部分第二半导体材料102’，进而形成薄化后的第二半导体材料102(以下称为第二半导体层102)。在一些实施例中，所述薄化制作工艺包括化学机械研磨(Chemical mechanical polishing，CMP)制作工艺、抛光制作工艺或其他合适的薄化制作工艺。如图1D所示，在薄化制作工艺之后，便形成了SOI基底100，其包括第一半导体层101、第二半导体层102以及配置在第一半导体层101与第二半导体层102之间的绝缘层103。在一实施例中，第二半导体层102的厚度T2小于第一半导体层101的厚度T1。经薄化后所暴露出来的第二半导体层102的顶面102t为〈100〉晶面。在替代实施例中，第二半导体层102可以是〈100〉单晶硅层。值得注意的是，第二半导体层102的厚度T2可经控制以与后续形成的HEMT元件200的厚度T3(如图1I所示)相应。在替代实施例中，第一半导体层101的顶面101t的晶面与第二半导体层102的顶面102t的晶面可以相同或是不同。

请参照图1E，在SOI基底100上依序形成硬掩模层104与光致抗蚀剂图案106。在一实施例中，硬掩模层104可例如是氮化硅、氮氧化硅、合适的材料或其组合，其形成方法可以是CVD。

请参照图1E与图1F，以光致抗蚀剂图案106为掩模，移除部分硬掩模层104。接着，再以图案化的硬掩模层104a为掩模，移除部分第二半导体层102与部分绝缘层103，以形成开口105。如图1F所示，开口105暴露出第一半导体层101的顶面101t。

请参照图1G与图1H，在移除光致抗蚀剂图案106后，在开口105中的第一半导体层101的顶面101t上形成HEMT元件200。具体来说，HEMT元件200包括基板201、缓冲层202、通道层204、阻障层206以及介电层208。基板201具有彼此相对的正面S1与背面S2。基板201的背面S2与第一半导体层101的顶面101t(或开口105的底面105b)直接接触。在一实施例中，基板201可视为一成长基板，其自第一半导体层101的顶面101t外延成长而成。在此情况下，第一半导体层101的顶面101t的晶面〈111〉为适合基板201外延成长的晶面。在替代实施例中，基板201的材料可例如是蓝宝石(Sapphire)、碳化硅(SiC)、氮化铝(AlN)、硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)、磷化镓(GaP)、氮化镓(GaN)或其组合。

如图1H所示，缓冲层202、通道层204、阻障层206以及介电层208依序形成在基板201的正面S1上。缓冲层202、通道层204、阻障层206以及介电层208的形成方法可以是有机金属化学气相沉积法(Metal-organic Chemical Vapor Deposition，MOCVD)、分子束外延法(Molecular Beam Epitaxy，MBE)、氢化物气相外延法(Hydride Vapor Phase Epitaxy，HVPE)或其组合。

详细地说，缓冲层202可配置于基板201和通道层204之间，以减少基板201和通道层204之间的晶格常数差异与热膨胀系数差异。在一实施例中，缓冲层202的材料包括III族氮化物，例如III-V族化合物半导体材料，并可具有单层或多层结构。在替代实施例中，缓冲层202的材料包括AlN、GaN、AlGaN、InGaN、AlInN、AlGaInN或其组合。

通道层204可配置于缓冲层202和阻障层206之间。由于通道层204与阻障层206之间形成异质接面，使得接近阻障层206的通道层204的区域中形成具有高电子迁移率的二维电子气(2DEG)层205。在一实施例中，通道层204的材料包括III族氮化物，例如III-V族化合物半导体材料，其可例如是未经掺杂(undoped)或非刻意掺杂(unintentionally doped)的GaN。但本发明不以此为限，在其他实施例中，只要通道层204的材料的能隙与阻障层206的材料的能隙不同，所述通道层204的材料都为本发明的范畴。在替代实施例中，可先通过HVPE来形成较厚的GaN层，再通过MOCVD或MBE来形成品质较佳的且较薄的GaN层。

阻障层206可配置于通道层204(或二维电子气层205)和介电层208之间。在一实施例中，阻障层206的材料包括III族氮化物，例如III-V族化合物半导体材料，并可具有单层或多层结构。在一实施例中，阻障层206包括AlGaN、AlInN、AlN、AlGaInN或其组合。在一实施例中，阻障层206可以是经掺杂或未经掺杂的层。另外，阻障层206与介电层208之间也可形成经掺杂的GaN层，以与后续形成的源极214、漏极216(如图1K所示)形成欧姆接触(Ohmiccontact)。

介电层208可配置于阻障层206上。在一实施例中，介电层208的材料包括介电材料，并可具有单层或多层结构。在一实施例中，介电层208的材料包括氧化铝(Al₂O₃)、氮化硅、氧化硅、氮化铝(AlN)或其组合。

值得注意的是，由于HEMT元件200的形成晶面为〈111〉，因此，外延成长所形成的HEMT元件200的侧壁S3为渐缩的侧壁(tapered sidewalls)。也就是说，如图1H所示，HEMT元件200的侧壁S3不会与第二半导体层102a(或开口105的侧面105s)接触，以达到电性隔离的作用。从剖面图1H来看，HEMT元件200可以是一梯形结构，其底部宽度(或面积)大于顶部宽度(或面积)。

请参照图1H与图1I，移除硬掩模层104a，以暴露出第二半导体层102的顶面102t。在此情况下，如图1I所示，HEMT元件200的顶面200t与第二半导体层102a的顶面102t共平面。从另一角度来看，HEMT元件200的厚度T3可实质上等于第二半导体层102a与绝缘层103a的厚度总合T4。因此，在后续层堆叠的沉积制作工艺后，具有开口105的区域的层堆叠的高度与不具有开口的其他区域的层堆叠的高度之间不会存在明显的高度差。如此一来，本实施例便可有效提升后续层堆叠的平坦化制作工艺(例如CMP制作工艺)的效能。

请参照图1J，在开口105两侧的第二半导体层102a上形成MOSFET元件300、400。在此情况下，第二半导体层102a的顶面102t的晶面〈100〉为适合MOSFET元件300、400形成的晶面。具体来说，MOSFET元件300包括栅极结构302、掺杂区304、306以及间隙壁308。栅极结构302包括栅介电层302a与位于栅介电层302a上的栅电极302b。在一实施例中，栅介电层302a的材料包括氧化硅，其形成方法包括热氧化法或CVD。栅电极302b的材料包括多晶硅，其形成方法包括CVD。掺杂区304、306分别配置在栅极结构302的两侧的第二半导体层102a中。掺杂区304、306的形成方法例如是以栅极结构302为掩模，进行离子注入制作工艺，以将掺质注入第二半导体层102a中。在一实施例中，掺杂区304可以是源极；而掺杂区306可以是漏极。但本发明不以此为限，在其他实施例中，掺杂区304也可以是漏极；而掺杂区306则可以是源极。另外，间隙壁308配置在栅极结构302的两侧的第二半导体层102a上。间隙壁308的材料包括氧化硅、氮化硅或其组合，而间隙壁308的形成方法为本领域技术人员所熟知，于此便不再详述。

相似地，MOSFET元件400包括栅极结构402、掺杂区404、406以及间隙壁408。栅极结构402包括栅介电层402a与位于栅介电层402a上的栅电极402b。掺杂区404、406分别配置在栅极结构402的两侧的第二半导体层102a中。间隙壁408配置在栅极结构402的两侧的第二半导体层102a上。在一实施例中，MOSFET元件300、400可以是相同类型(N型或P型)的MOSFET元件。在替代实施例中，MOSFET元件300、400可以是不同类型的MOSFET元件。

请参照图1K，在HEMT元件200上形成源极214、漏极216以及位于源极214与漏极216之间的栅极212。具体来说，栅极212形成在介电层208上且与介电层208接触。源极214贯穿介电层208，以与下方的阻障层206接触。漏极216贯穿介电层208，以与下方的阻障层206接触。在一实施例中，栅极212、源极214以及漏极216的材料各自包括导电材料，其可以是金属(例如Ta、Ti、W、Pd、Ni、Au、Al或其组合)、金属氮化物(例如TaN、TiN、WN或其组合)、金属硅化物(例如WSi_x)或其组合。在一实施例中，栅极212、源极214以及漏极216的材料可以相同，但本发明不以此为限。在其他实施例中，栅极212、源极214以及漏极216的材料可彼此不同。

请参照图1L与图1N，在HEMT元件200与MOSFET元件300、400上形成内连线结构500。具体来说，如图1L所示，在基底100a上形成介电层108。介电层108覆盖隔离HEMT元件200与MOSFET元件300、400的表面。详细地说，如图1L所示，介电层108的一部分108P还填入HEMT元件200与第二半导体层102a之间以及HEMT元件200与绝缘层103a之间的空隙，以电性隔离HEMT元件200与MOSFET元件300、400。在一实施例中，介电层108可视为层间介电(interlayer dielectric，ILD)层，其材料包括介电材料，例如是氧化硅、氮化硅、氮氧化硅或其组合。介电层108的形成方法包括CVD。

如图1L与图1M所示，图案化介电层108，以于介电层108a中形成多个接触窗开口O1、O2、O3、O4、O5、O6、O7、O8、O9(以下简称为接触窗开口O1-O9)。具体来说，接触窗开口O1暴露出掺杂区304。接触窗开口O2暴露出栅电极302b。接触窗开口O3暴露出掺杂区306。接触窗开口O4暴露出源极214。接触窗开口O5暴露出栅极212。接触窗开口O6暴露出漏极216。接触窗开口O7暴露出掺杂区404。接触窗开口O8暴露出栅电极402b。接触窗开口O9暴露出掺杂区406。在一实施例中，接触窗开口O1-O9彼此分离，而不互相连接，如图1M所示。

接着，如图1M与图1N所示，在接触窗开口O1-O9中分别形成导电插塞314、312、316、224、222、226、414、412、416。在一实施例中，导电插塞314、312、316、224、222、226、414、412、416的材料包括导电材料，其可以是金属材料，例如是钨(W)、铝(Al)、铜(Cu)或其组合。导电插塞314、312、316、224、222、226、414、412、416的形成方法包括将导电材料填入接触窗开口O1-O9中，接着进行平坦化制作工艺，以移除介电层108a上的多余的导电材料。在一实施例中，所述平坦化制作工艺可例如是CMP制作工艺或回蚀刻制作工艺。

之后，请参照图1N，在导电插塞314上形成导电层324，使得导电插塞314电连接导电层324与掺杂区304。在导电插塞312上形成导电层322，使得导电插塞312电连接导电层322与栅电极302b。在导电插塞316、224上形成导电层326，使得导电层326电连接导电插塞316、224并电连接掺杂区306与源极214。在导电插塞222上形成导电层232，使得导电插塞222电连接导电层232与栅极212。在导电插塞226上形成导电层236，使得导电插塞226电连接导电层236与漏极216。在导电插塞414上形成导电层424，使得导电插塞414电连接导电层424与掺杂区404。在导电插塞412上形成导电层422，使得导电插塞412电连接导电层422与栅电极402b。在导电插塞416上形成导电层426，使得导电插塞416电连接导电层426与掺杂区406。值得注意的是，虽然在图1N的剖面并未绘示，但导电层232可通过绕线(routing)方式与导电层324电连接。另外，也可形成另一介电层118横向覆盖且电性隔离导电层324、322、326、232、236、424、422、426。

请参照图1O，在导电层324、322、236、424、422上分别形成导电端子110a、100b、100c、100d、100e(以下简称导电端子110a-100e)。在一实施例中，导电端子110a-100e可以是焊料(solder paste)、焊球(solder ball)、凸块、类似物或其组合。在替代实施例中，导电端子110a-100e的材料包括铜、铝、无铅合金(例如，金、锡、银、铝或铜合金)或者铅合金(例如，铅锡合金)。如图1O所示，在形成导电端子110a-100e之后，沿着切线C-C’进行单体化制作工艺，由此形成半导体元件10。

图2为图1O的上视示意图。

请同时参照图1O与图2，HEMT元件200的栅极212通过导电插塞222、导电层232、324以及导电插塞314电连接至MOSFET元件300的掺杂区304(其可视为源极)。另外，HEMT元件200的源极214通过导电插塞224、导电层326以及导电插塞316电连接至MOSFET元件300的掺杂区306(其可视为漏极)。此外，半导体元件10可通过导电端子110a外接源极电压S；通过导电端子110b外接栅极电压G；并通过导电端子110c外接漏极电压D。也就是说，半导体元件10可通过内连线结构500将HEMT元件200与MOSFET元件300电连接在一起或整合在同一芯片上。相较于外接的接合打线方式，本实施例的半导体元件10的制造方法的制造成本较低，可减少芯片使用面积以达到微型化的需求，并进而提升产品的可靠度。

在一实施例中，HEMT元件200为常开(normally on)元件，其可用以信号放大并进行高压操作。而MOSFET元件300为常关(normally off)元件，其可用以当作开关元件。因此，这种将HEMT元件200与MOSFET元件300串叠(cascode)在一起的结构可达到低阈值电压、快速切换速度并维持高电压能力。

综上所述，本发明通过内连线结构将HEMT元件与MOSFET元件整合在同一芯片上，以达到低阈值电压、快速切换速度并维持高电压能力。相较于在封装阶段外接构件的方法，本发明的半导体元件的制造方法的制造成本较低，可减少芯片使用面积以达到微型化的需求，并进而提升产品的可靠度。

虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims

1.一种半导体元件，包括：

绝缘体上有半导体基底，包括：

第一半导体层；

第二半导体层，位于所述第一半导体层上；以及

绝缘层，位于所述第一半导体层与所述第二半导体层之间；

高电子迁移率晶体管元件，位于所述第一半导体层上；以及

金属氧化物半导体场效晶体管元件，位于所述第二半导体层上且与所述高电子迁移率晶体管元件电连接，其中所述高电子迁移率晶体管元件的顶面与所述第二半导体层的顶面共平面。

2.如权利要求1所述的半导体元件，还包括内连线结构，位于所述高电子迁移率晶体管元件与所述金属氧化物半导体场效晶体管元件上，其中所述高电子迁移率晶体管元件与所述金属氧化物半导体场效晶体管元件通过所述内连线结构电连接。

3.如权利要求1所述的半导体元件，其中所述高电子迁移率晶体管元件的栅极与所述金属氧化物半导体场效晶体管元件的源极电连接，且所述高电子迁移率晶体管元件的源极与所述金属氧化物半导体场效晶体管元件的漏极电连接。

4.如权利要求1所述的半导体元件，其中所述高电子迁移率晶体管元件的侧壁为渐缩的侧壁。

5.如权利要求4所述的半导体元件，还包括介电层，位于所述高电子迁移率晶体管元件与所述金属氧化物半导体场效晶体管元件上，且填入所述高电子迁移率晶体管元件与所述第二半导体层之间的空隙，以电性隔离所述高电子迁移率晶体管元件与所述金属氧化物半导体场效晶体管元件。

6.如权利要求1所述的半导体元件，其中所述第一半导体层的顶面为〈111〉晶面，而所述第二半导体层的顶面为〈100〉晶面。

7.如权利要求1所述的半导体元件，其中所述第二半导体层的厚度小于所述第一半导体层的厚度。

8.如权利要求1所述的半导体元件，其中所述高电子迁移率晶体管元件包括：

缓冲层，位于所述第一半导体层上；

通道层，位于所述缓冲层上；

阻障层，位于所述通道层上；

二维电子气层，位于靠近所述阻障层的所述通道层中。

9.如权利要求1所述的半导体元件，其中所述高电子迁移率晶体管元件为常开元件，所述金属氧化物半导体场效晶体管元件为常关元件。

10.一种半导体元件的制造方法，包括：

提供绝缘体上有半导体基底，其中所述绝缘体上有半导体基底依序包括第一半导体层、绝缘层以及第二半导体层；

形成开口，其暴露出所述第一半导体层；

在所述开口中的所述第一半导体层上形成高电子迁移率晶体管元件；以及

在所述第二半导体层上形成金属氧化物半导体场效晶体管元件，其中所述高电子迁移率晶体管元件的顶面与所述第二半导体层的顶面共平面。

11.如权利要求10所述的半导体元件的制造方法，还包括在所述高电子迁移率晶体管元件与所述金属氧化物半导体场效晶体管元件上形成内连线结构，其中所述高电子迁移率晶体管元件与所述金属氧化物半导体场效晶体管元件通过所述内连线结构电连接。

12.如权利要求11所述的半导体元件的制造方法，其中所述形成所述内连线结构包括：

在所述高电子迁移率晶体管元件与所述金属氧化物半导体场效晶体管元件上形成介电层，以填入所述高电子迁移率晶体管元件与所述第二半导体层之间的空隙；

在所述介电层中形成多个导电插塞，以分别与所述高电子迁移率晶体管元件以及所述金属氧化物半导体场效晶体管元件电连接；以及

形成多个导电层，以分别与所述多个导电插塞电连接。

13.如权利要求11所述的半导体元件的制造方法，其中所述高电子迁移率晶体管元件的栅极与所述金属氧化物半导体场效晶体管元件的源极电连接，且所述高电子迁移率晶体管元件的源极与所述金属氧化物半导体场效晶体管元件的漏极电连接。

14.如权利要求11所述的半导体元件的制造方法，在所述形成所述内连线结构之后，还包括：

在所述内连线结构上形成导电端子；以及

进行单体化制作工艺。

15.如权利要求10所述的半导体元件的制造方法，其中所述高电子迁移率晶体管元件的侧壁为渐缩的侧壁，且所述高电子迁移率晶体管元件与所述金属氧化物半导体场效晶体管元件电性隔离。

16.如权利要求10所述的半导体元件的制造方法，其中所述提供所述绝缘体上有半导体基底包括：

在第二半导体材料上形成所述绝缘层；以及

将所述第二半导体材料倒置接合至所述第一半导体层上，使得所述绝缘层位于所述第一半导体层与所述第二半导体材料之间。

17.如权利要求16所述的半导体元件的制造方法，将所述第二半导体材料倒置接合至所述第一半导体层上之后，还包括薄化所述第二半导体材料以形成所述第二半导体层，其中所述第二半导体层的厚度小于所述第一半导体层的厚度。

18.如权利要求17所述的半导体元件的制造方法，其中所述第二半导体层与所述绝缘层的厚度总和实质上等于所述高电子迁移率晶体管元件的厚度。

19.如权利要求10所述的半导体元件的制造方法，其中所述第一半导体层的顶面为〈111〉晶面，而所述第二半导体层的顶面为〈100〉晶面。

20.如权利要求10所述的半导体元件的制造方法，其中所述形成所述高电子迁移率晶体管元件包括：

在所述第一半导体层上外延生长缓冲层；

在所述缓冲层上外延生长通道层；以及

在所述通道层上外延生长阻障层，其中二维电子气层形成在靠近所述阻障层的所述通道层中。