CN107402486A - 阵列基板及其驱动方法、显示装置 - Google Patents

Abstract

一种阵列基板及其驱动方法、显示装置。阵列基板包括：衬底基板；设置在衬底基板上的像素电极；设置在衬底基板上的第一栅线以及第二栅线，第一栅线以及第二栅线分别设置在像素电极的两侧，并且，像素电极与第一栅线以及第二栅线分别部分交叠以形成第一存储电容和第二存储电容；以及栅极驱动器，与第一栅线以及第二栅线连接，被配置为依次向第一栅线以及第二栅线提供栅极信号并对栅极信号执行波形削角操作。该阵列基板中的像素电极与位于其两侧的栅线分别形成存储电容，从而使像素电极上的保持电压几乎等于充电电压，并且该阵列基板也不会影响像素的充电时间，以改善阵列基板的闪烁均一性。

Description

阵列基板及其驱动方法、显示装置

技术领域

本公开至少一个实施例涉及一种阵列基板及其驱动方法、显示装置。

背景技术

一般的阵列基板中包括存储电容Cs on gate设计结构。Cs on gate结构的特点是通过像素电极覆盖到上一行像素的扫描线上形成存储电容，或者扫描线覆盖上一行像素电极上形成存储电容，该存储电容用于保证像素电压的稳定性。

发明内容

本公开的至少一实施例提供一种阵列基板及其驱动方法、显示装置。该阵列基板中的像素电极与位于其两侧的栅线分别形成存储电容，从而使像素电极上保持的电压几乎等于充电电压，并且该阵列基板也不会影响像素的充电时间，因而可以改善阵列基板的闪烁均一性以及显示画面的品质。

本公开的至少一实施例提供一种阵列基板，包括：衬底基板；设置在衬底基板上的像素电极；设置在衬底基板上的第一栅线以及第二栅线，第一栅线以及第二栅线分别设置在像素电极的两侧，并且，像素电极与第一栅线以及第二栅线分别部分交叠以形成第一存储电容和第二存储电容；栅极驱动器，与第一栅线以及第二栅线连接，被配置为依次向第一栅线以及第二栅线提供栅极信号并对栅极信号执行波形削角操作；设置在衬底基板上的数据线；以及薄膜晶体管，包括与第一栅线连接的栅极、与像素电极连接的源极以及与数据线连接的漏极，栅极与源极之间形成寄生电容。

例如，第一存储电容与第二存储电容的电容值之和不小于寄生电容的电容值的10倍。

例如，第一存储电容和第二存储电容的电容值的至少之一为寄生电容的电容值的2-8倍。

例如，波形削角操作中使用的削角波形的削角斜率范围为0.8-1.6。

例如，削角波形的削角斜率为1。

例如，第一栅线包括与像素电极交叠的第一突出部，第一突出部与像素电极之间形成第一存储电容；第二栅线包括与像素电极交叠的第二突出部，第二突出部与像素电极之间形成第二存储电容。

例如，第一突出部与第二突出部的至少之一的材料为透明导电材料。

例如，第一突出部与像素电极的交叠面积为第一交叠面积，第二突出部与像素电极的交叠面积为第二交叠面积，第一交叠面积与第二交叠面积之差不大于两者之中较小者的面积的三倍。

本公开的至少一实施例提供一种上述阵列基板的驱动方法，包括：向第一栅线输入栅极信号，以对薄膜晶体管施加开启电压，数据线通过被开启的薄膜晶体管对像素电极进行充电，以使像素电极的电压逐渐增加到充电电压值；对第一栅线中的栅极信号执行波形削角操作，以使像素电极的电压被逐渐拉低；向第二栅线输入栅极信号，使像素电极的电压被拉高；对第二栅线中的栅极信号执行波形削角操作，以使像素电极的电压被逐渐拉低，并使像素电极的电压达到稳定时的电压值等于充电电压值。

例如，对第一栅线和第二栅线中的栅极信号执行波形削角操作包括：通过栅极驱动器控制第一栅线和第二栅线中的栅极信号逐渐减小以在第一栅线和第二栅线中的电压波形中形成削角波形，削角波形的削角斜率范围为0.8-1.6。

本公开的至少一实施例提供一种显示装置，包括上述任一实施例提供的阵列基板。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1A为一种阵列基板的局部平面示意图；

图1B为图1A示出的阵列基板的电压波形示意图；

图2A为本公开一实施例提供的阵列基板的局部平面示意图；

图2B为图2A示出的阵列基板的电压波形示意图；

图3为本公开一实施例提供的阵列基板的驱动方法的示意性流程图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

图1A为一种阵列基板的局部平面示意图，图1B为图1A示出的阵列基板的电压波形示意图。如图1A所示，仅以该阵列基板的局部平面示意图包括一个像素单元为例，该阵列基板包括衬底基板10，设置在衬底基板10上的像素电极11，沿X方向延伸的位于像素电极11两侧的两条栅线，即栅线12和栅线13，沿Y方向延伸的数据线14(图1A仅示出两条栅线以及一条数据线)，以及薄膜晶体管15。栅线12与薄膜晶体管15的栅极相连以控制薄膜晶体管15的打开或者关闭，像素电极11与薄膜晶体管15的源极相连，数据线14与薄膜晶体管15的漏极相连，从而通过薄膜晶体管15对像素电极11输入显示画面所需的电压信号以实现该阵列基板的显示。

如图1A和图1B所示，Gate1表示栅线12中的电压信号，Gate2表示栅线13中的电压信号。通过栅极驱动器(图中未示出)依次对栅线12和栅线13输入栅极信号。栅极驱动器对栅线12施加栅极信号时(即栅线12打开时)，栅线12控制薄膜晶体管15打开，数据线14通过开启的薄膜晶体管15给像素电极11输入电压信号，像素电极11上的电压逐渐增加到与数据线14提供的充电电压相等的电压值。在某一时刻，栅极驱动器对栅线12中的栅极信号执行波形削角操作，即，可以采用栅极驱动器中的IC寄存器控制栅线12中的栅极信号以使栅极信号逐渐减小，因而，栅线12中的栅极信号会出现一个如图1B所示的削角波形16。在栅线12中的栅极信号的削角波形16，以及薄膜晶体管15的栅极与源极之间的寄生电容(电容值为Cgs)的共同作用下，在停止对栅线12输入栅极信号后(即栅线12关闭时)，像素电极11中的电压下降V1(即电压被拉低V1)。栅极驱动器对栅线13施加信号时，栅线13与像素电极11的交叠部分1301由于与像素电极11之间产生了存储电容(电容值为Cs)，因此，如图1B所示，在栅线13打开时，像素电极11相当于被充电，电压升高V2(即电压被拉高V2)。由于栅线12与栅线13均由栅极驱动器控制，因此，栅线13中的栅极信号的电压波形与栅线12中的栅极信号的电压波形相同。在停止对栅线13输入栅极信号后(即栅线13关闭时)，像素电极11中的电压下降V3(即电压被拉低V3)。例如，电压值V1可以约为0.1V，电压值V2可以约为0.8V。

在研究中，本申请的发明人发现：像素电极11中的电压在被两次拉低以及一次拉高后，像素电极11上保持的电压并非等于充电电压，即，V2-(V1+V3)＝ΔV≠0，像素电极11上保持的电压值与数据线14输入的充电电压值相差ΔV。如果通过调整栅线电压波形中的削角波形16的削角斜率以使像素电极11上保持的电压等于充电电压，此时，由于寄生电容的电容值Cgs较小，会使得需要的栅线电压波形削角的斜率很小，较小的削角斜率会影响像素电极11的充电时间。

本公开的实施例提供一种阵列基板及其驱动方法、显示装置。该阵列基板包括：衬底基板；设置在衬底基板上的像素电极；设置在衬底基板上的第一栅线以及第二栅线，第一栅线以及第二栅线分别设置在像素电极的两侧，并且，像素电极与第一栅线以及第二栅线分别部分交叠以形成第一存储电容和第二存储电容；栅极驱动器，与第一栅线以及第二栅线连接，被配置为依次向第一栅线以及第二栅线提供栅极信号并对栅极信号执行波形削角操作；设置在衬底基板上的数据线；以及薄膜晶体管，包括与第一栅线连接的栅极、与像素电极连接的源极以及与数据线连接的漏极，栅极与源极之间形成寄生电容。该阵列基板中的像素电极与位于其两侧的栅线分别形成存储电容，在两个存储电容以及波形削角操作的共同作用下，使像素电极上的保持电压几乎等于充电电压，并且该阵列基板也不会影响像素的充电时间，因而可以改善阵列基板的闪烁均一性以及显示画面的品质。

下面结合附图对本公开实施例提供的阵列基板及其驱动方法、显示装置进行描述。

实施例一

本公开的一实施例提供一种阵列基板，图2A为本公开一实施例提供的阵列基板的局部平面示意图，图2B为图2A示出的阵列基板的电压波形示意图。如图2A所示，本公开的实施例提供一种阵列基板，包括：衬底基板100，设置在衬底基板100上的像素电极110、第一栅线120、第二栅线130以及栅极驱动器140。第一栅线120以及第二栅线130分别设置在像素电极110的两侧，本实施例以第一栅线120与第二栅线130沿X方向延伸为例进行描述。像素电极110与第一栅线120以及第二栅线130分别部分交叠以形成第一存储电容和第二存储电容。栅极驱动器140与第一栅线120以及第二栅线130连接，被配置为依次向第一栅线120以及第二栅线130提供栅极信号并对栅极信号执行波形削角操作。图2A示意性的示出栅极驱动器140，且栅极驱动器140与第一栅线120和第二栅线130之间的连接线表示栅极驱动器140分别与第一栅线120以及第二栅线130电连接。本实施例提供的阵列基板中的像素电极与位于其两侧的第一栅线以及第二栅线分别形成存储电容，在两个存储电容以及波形削角操作的共同作用下，使像素电极上的保持电压几乎等于充电电压，并且该阵列基板也不会影响像素的充电时间，因而可以改善阵列基板的闪烁均一性以及显示画面的品质。

本实施例以阵列基板中的任一像素电极为图2A所示的像素电极110，像素电极110沿Y方向两侧的栅线分别定义为第一栅线120与第二栅线130，且为该像素电极110提供电压信号的数据线为图2A所示的数据线150。

例如，以平行于Y方向的方向包括像素电极110的上方和下方为例进行描述，则对于位于像素电极110上方的像素电极，这里的第一栅线120为该像素电极的第二栅线；对于位于像素电极110下方的像素电极，这里的第二栅线130为该像素电极的第一栅线，因此，像素电极110上方的像素电极与第一栅线120之间形成第二存储电容，像素电极110下方的像素电极与第二栅线130之间形成第一存储电容，即，针对一条栅线，相对于分布在该栅线上下两侧的两个像素电极，该栅线可以分别与该两个像素电极之间形成第一存储电容与第二存储电容。

例如，本实施例中的每个像素电极与分布在该像素电极两侧的栅线都具有交叠部分，即，每条栅线与位于其两侧的像素电极都有交叠部分。

如图2A所示，本实施例提供的阵列基板还包括设置在衬底基板100上的数据线150以及薄膜晶体管160。第一栅线120与薄膜晶体管160的栅极161相连以控制薄膜晶体管160的打开或者关闭，像素电极110与薄膜晶体管160的源极162相连，数据线150与薄膜晶体管160的漏极163相连，从而通过薄膜晶体管160对像素电极110输入显示画面所需的电压信号以实现该阵列基板的显示。薄膜晶体管160的栅极161与源极162之间形成寄生电容。

例如，第一存储电容的电容值Cs1与第二存储电容的电容值Cs2之和不小于寄生电容的电容值Cgs的10倍，即，10Cgs≤Cs1+Cs2。与图1A中示出的一般存储电容结构设计中的栅线13与像素电极11之间形成的电容值Cs相比，本实施例提供的第一存储电容的电容值Cs1与第二存储电容的电容值Cs2之和等于Cs，即，本实施例提供的第一栅线120(第二栅线130)分别与位于其两侧的两个像素电极产生电容的电容值的总和等于一般的存储电容结构设计中的存储电容。

例如，第一存储电容的电容值Cs1为寄生电容的电容值Cgs的2-8倍，本实施例包括但不限于此。

例如，第二存储电容的电容值Cs2为寄生电容的电容值Cgs的2-8倍，本实施例包括但不限于此。

例如，如图2A所示，第一栅线120包括与像素电极110交叠的第一突出部121，第一突出部121与像素电极110之间形成第一存储电容；第二栅线130包括与像素电极110交叠的第二突出部131，第二突出部131与像素电极110之间形成第二存储电容。因此，本实施例中的第一栅线(第二栅线)与像素电极的交叠部分的产生是由于第一栅线(第二栅线)沿Y方向向位于第一栅线(第二栅线)两侧的像素电极延伸以形成突出部而形成的。考虑到第一栅线(第二栅线)没有第一突出部(第二突出部)的部分沿Y方向的宽度较窄，因此，采用本实施例提供的这种交叠方式的设计易于实现。本实施例不限于此，例如，也可以像素电极向位于其两侧的栅线延伸以使其与两侧的栅线均有交叠。

例如，如图2A所示，第一栅线120包括的第一突出部121可与第一栅线120在同一步图案化工艺中形成。例如，第二栅线130包括的第二突出部131也可与第二栅线130在同一步图案化工艺中形成。因此，本实施例的一示例中的第一突出部与第一栅线采用的材料相同，第二突出部与第二栅线采用的材料相同，本实施例包括但不限于此。

例如，本实施例的一示例中的第一突出部与第二突出部的至少之一的材料为透明导电材料，即，第一突出部与第二突出部的至少之一可以与第一栅线和/或第二栅线分别制作而成。

例如，第一突出部与第二突出部的至少之一采用的透明导电材料可以包括氧化铟锡等透明导电材料，本示例包括但不限于此。本示例提供的第一突出部与第二突出部的至少之一采用透明导电材料时，可以尽量降低对像素单元的开口率的影响。

例如，如图2A所示，第一突出部121与像素电极110的交叠面积为第一交叠面积S1，第二突出部131与像素电极110的交叠面积为第二交叠面积S2，第一交叠面积S1与第二交叠面积S2之差不大于两者之中较小者的面积的三倍以使第一存储电容和第二存储电容的电容值的至少之一为寄生电容的电容值的2-8倍，即，本实施例中的第一存储电容的电容值Cs1与第二存储电容的电容值Cs2是通过调节第一交叠面积S1与第二交叠面积S2的数值而进行调节的。

例如，以第一交叠面积S1与第二交叠面积S2之和为10个单元为例进行描述。例如，第一交叠面积S1可以为4个单位，第二交叠面积S2可以为6个单位。例如，第一交叠面积S1可以为5个单位，第二交叠面积S2可以为5个单位。例如，第一交叠面积S1可以为7个单位，第二交叠面积S2可以为3个单位。例如，第一交叠面积S1可以为2个单位，第二交叠面积S2可以为8个单位等，本实施例包括但不限于此，只要第一交叠面积S1与第二交叠面积S2之差不大于两者之中较小者的面积的三倍即可。

例如，如图2B所示，第一栅线120与第二栅线130中的栅极信号的电压波形中包括削角波形，该削角波形可以通过采用IC寄存器控制第一栅线120以及第二栅线130中的栅极信号以使栅极信号逐渐减小，直至关闭第一栅线120以及第二栅线130的时刻，此时在第一栅线120以及第二栅线130的电压波形中形成了削角波形170。本实施例提供的IC寄存器可以为栅极驱动器140中的一部分，但不限于此，也可以与栅极驱动器是不同的部件。

例如，如图2A和图2B所示，Gate1表示第一栅线120中的信号，Gate2表示第二栅线130中的信号。通过栅极驱动器140对第一栅线120施加栅极信号时(即第一栅线120打开时)，控制薄膜晶体管160打开，数据线150通过开启的薄膜晶体管160给像素电极110输入电压信号，像素电极110上的电压逐渐增加到与数据线150提供的充电电压相等的电压值。在某一时刻，对第一栅线120中的栅极信号执行波形削角操作，因而第一栅线120中的栅极信号会出现一个如图2B所示的削角波形170。在第一栅线120中的栅极信号的削角波形170、薄膜晶体管160的寄生电容(电容值为Cgs)以及第一栅线120与像素电极110之间产生的第一存储电容(电容值为Cs1)的共同作用下，在停止对第一栅线120输入栅极信号后(即第一栅线120关闭时)，像素电极110中的电压下降V11(即电压被拉低V11)。栅极驱动器140开始对第二栅线130施加信号，第二栅线130的第二突出部131由于与像素电极110之间产生了第二存储电容(电容值为Cs2)，因此，如图2B所示，在第二栅线130打开时，像素电极110相当于被充电，电压升高V12(即电压被拉高V12)。本实施例中的第一栅线120与第二栅线130均由栅极驱动器140控制，因此，第二栅线130中的栅极信号的电压波形与第一栅线120中的栅极信号的电压波形相同。在停止对第二栅线130输入栅极信号后(即第二栅线130关闭时)，像素电极110中的电压下降V13(即电压被拉低V13)。

例如，如图2B所示，本实施例提供的第一栅线120以及第二栅线130的电压波形中的削角波形170的削角斜率范围约为0.8-1.6，本实施例包括但不限于此。

例如，如图2B所示，削角波形170的削角斜率约为1，即，削角波形170的削角角度约为45度。

由图2B所示的电压波形可知，像素电极110中的电压在被两次拉低以及一次拉高后，像素电极110上保持的电压等于充电电压，即，V12＝V11+V13，像素电极110上保持的电压值与数据线150输入的充电电压值相等。因此，采用本实施例提供的阵列基板可以通过调节第一存储电容、第二存储电容以及削角波形的削角斜率，使像素电极上保持的电压最大化的等于充电电压，从而改善阵列基板的闪烁均一性和显示画面的品质。另一方面，本实施例中电压波形中的削角波形的削角斜率的选取不会影响像素的充电时间。

如图2B所示，对于本公开中的波形削角操作，例如可以是在矩形波形信号的高电平下降沿附近逐渐降低电压值，从而在矩形波的高电平下降沿形成削角。由此形成的波形为削角波形。例如，在电压逐渐降低时对应的电压值随时间变化的斜线的斜率为削角斜率。该斜率的计算可以基于以时间轴为X轴，以电压值的坐标轴为Y轴的坐标体系计算。

此外，上述第一栅线和第二栅线的区分是针对于同一个像素电极来说的。第一栅线是通过薄膜晶体管连接到该像素电极的栅线，而第二栅线是其他的栅线，例如，第二栅线可以通过薄膜晶体管连接到其他像素电极。例如，第一栅线和第二栅线可以是相邻像素行对应的栅线，但本公开的实施例对此没有特别限定。

实施例二

本实施例提供一种阵列基板的驱动方法，该阵列基板可以包括实施例一中提供的任一种阵列基板。图3为本公开一实施例提供的阵列基板的驱动方法的示意性流程图，如图3所示，驱动方法包括：

S201：向第一栅线输入栅极信号，以对薄膜晶体管施加开启电压，数据线通过被开启的薄膜晶体管对像素电极进行充电，以使像素电极的电压逐渐增加到充电电压值。

例如，阵列基板包括像素电极、第一栅线、第二栅线以及栅极驱动器。阵列基板还包括数据线以及薄膜晶体管，薄膜晶体管包括与第一栅线连接的栅极、与像素电极连接的源极以及与数据线连接的漏极。薄膜晶体管的栅极与源极之间形成寄生电容。

例如，像素电极与第一栅线以及第二栅线分别部分交叠以形成第一存储电容和第二存储电容。栅极驱动器与第一栅线以及第二栅线连接，被配置为依次向第一栅线以及第二栅线提供栅极信号并对栅极信号执行波形削角操作。

例如，采用栅极驱动器对第一栅线输入栅极信号，通过第一栅线对薄膜晶体管施加开启电压，从而控制薄膜晶体管打开。数据线通过被开启的薄膜晶体管对像素电极进行充电，以使像素电极的电压逐渐增加到充电电压值。

S202：对第一栅线中的栅极信号执行波形削角操作，以使像素电极的电压被逐渐拉低。

例如，在栅极驱动器对第一栅线输入栅极信号的某一时刻，可以采用IC寄存器控制第一栅线的栅极信号以使栅极信号逐渐减小，因而，在第一栅线的电压波形中形成了削角波形。在第一栅线中的栅极信号的削角波形、薄膜晶体管的寄生电容以及第一栅线与像素电极之间产生的第一存储电容的共同作用下，像素电极的电压被逐渐拉低。

S203：向第二栅线输入栅极信号，使像素电极的电压被拉高。

例如，栅极驱动器开始对第二栅线施加信号，由于第二栅线的与像素电极的交叠部分与像素电极之间产生了第二存储电容，因此，在第二栅线打开时，像素电极相当于被充电，电压增加(即电压被拉高)。

S204：对第二栅线中的栅极信号执行波形削角操作，以使像素电极的电压被逐渐拉低，并使像素电极的电压达到稳定时的电压值等于充电电压值。

例如，对第一栅线和第二栅线中的栅极信号执行波形削角操作包括：通过栅极驱动器(例如IC寄存器)控制第一栅线和第二栅线中的栅极信号逐渐减小以在第一栅线和第二栅线中的电压波形中形成削角波形，削角波形的削角斜率范围为0.8-1.6。

例如，如图2B所示，像素电极中的电压在被两次拉低以及一次拉高后，像素电极上保持的电压等于充电电压，即，像素电极上保持的电压值与数据线输入的充电电压值相等。因此，采用本实施例提供的阵列基板的驱动方法在第一存储电容与第二存储电容一定的情况下，通过调节削角波形的削角斜率，可以使像素电极上保持的电压最大化的等于充电电压，从而改善阵列基板的闪烁均一性和显示画面的品质。

例如，削角波形的削角斜率约为1，即，削角波形的削角角度约为45度。

因此，本实施例提供的驱动方法中对削角波形的削角斜率的选取不会影响像素的充电时间。

实施例三

本实施例提供一种显示装置，该显示装置包括实施例一提供的任一种阵列基板，采用该显示装置可以使像素电极上保持的电压最大化的等于充电电压，从而改善阵列基板的闪烁均一性和显示画面的品质。另一方面，本实施例中电压波形中的削角波形的削角斜率的选取不会影响像素的充电时间。

例如，该显示装置可以为液晶显示装置、有机发光二极管(Organic Light-Emitting Diode，OLED)显示装置等显示器件以及包括该显示装置的电视、数码相机、手机、手表、平板电脑、笔记本电脑、导航仪等任何具有显示功能的产品或者部件，本实施例不限于此。

有以下几点需要说明：

(1)除非另作定义，本公开实施例以及附图中，同一标号代表同一含义。

(2)本公开实施例附图中，只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。

(3)为了清晰起见，在用于描述本公开的实施例的附图中，层或区域被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种阵列基板，包括：

衬底基板；

设置在所述衬底基板上的像素电极；

设置在所述衬底基板上的第一栅线以及第二栅线，所述第一栅线以及所述第二栅线分别设置在所述像素电极的两侧，

其中，所述像素电极与所述第一栅线以及所述第二栅线分别部分交叠以形成第一存储电容和第二存储电容；

栅极驱动器，与所述第一栅线以及所述第二栅线连接，被配置为依次向所述第一栅线以及所述第二栅线提供栅极信号并对所述栅极信号执行波形削角操作；

设置在所述衬底基板上的数据线；以及

薄膜晶体管，包括与所述第一栅线连接的栅极、与所述像素电极连接的源极以及与所述数据线连接的漏极，其中，所述栅极与所述源极之间形成寄生电容。

2.根据权利要求1所述的阵列基板，其中，所述第一存储电容与所述第二存储电容的电容值之和不小于所述寄生电容的电容值的10倍。

3.根据权利要求2所述的阵列基板，其中，所述第一存储电容和所述第二存储电容的电容值的至少之一为所述寄生电容的电容值的2-8倍。

4.根据权利要求1-3任一项所述的阵列基板，其中，所述波形削角操作中使用的削角波形的削角斜率范围为0.8-1.6。

5.根据权利要求4所述的阵列基板，其中，所述削角波形的削角斜率为1。

6.根据权利要求1所述的阵列基板，其中，所述第一栅线包括与所述像素电极交叠的第一突出部，所述第一突出部与所述像素电极之间形成所述第一存储电容；所述第二栅线包括与所述像素电极交叠的第二突出部，所述第二突出部与所述像素电极之间形成所述第二存储电容。

7.根据权利要求6所述的阵列基板，其中，所述第一突出部与所述第二突出部的至少之一的材料为透明导电材料。

8.根据权利要求6所述的阵列基板，其中，所述第一突出部与所述像素电极的交叠面积为第一交叠面积，所述第二突出部与所述像素电极的交叠面积为第二交叠面积，所述第一交叠面积与所述第二交叠面积之差不大于两者之中较小者的面积的三倍。

9.一种包括权利要求1所述的阵列基板的驱动方法，包括：

向所述第一栅线输入所述栅极信号，以对所述薄膜晶体管施加开启电压，所述数据线通过被开启的所述薄膜晶体管对所述像素电极进行充电，以使所述像素电极的电压逐渐增加到充电电压值；

对所述第一栅线中的所述栅极信号执行波形削角操作，以使所述像素电极的电压被逐渐拉低；

向所述第二栅线输入所述栅极信号，使所述像素电极的电压被拉高；

对所述第二栅线中的所述栅极信号执行波形削角操作，以使所述像素电极的电压被逐渐拉低，并使所述像素电极的电压达到稳定时的电压值等于所述充电电压值。

10.根据权利要求9所述的驱动方法，其中，对所述第一栅线和所述第二栅线中的所述栅极信号执行波形削角操作包括：

通过所述栅极驱动器控制所述第一栅线和所述第二栅线中的所述栅极信号逐渐减小以在所述第一栅线和所述第二栅线中的电压波形中形成削角波形，

其中，所述削角波形的削角斜率范围为0.8-1.6。

11.一种显示装置，包括权利要求1-8任一项所述的阵列基板。