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CN107240609B - 具有增强型电阻率区的半导体装置及其制造方法 - Google Patents

具有增强型电阻率区的半导体装置及其制造方法 Download PDF

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Abstract

一种半导体装置的实施例包括：包括上表面的基底衬底；安置在所述基底衬底的所述上表面上方的成核层；安置在所述成核层上方的第一半导体层；安置在所述第一半导体层上方的第二半导体层；在所述第二半导体层内并且接近于所述第二半导体层的上表面的通道；以及具有接近于所述第一半导体层的上表面的上边界的增强型电阻率区。所述增强型电阻率区具有上边界，所述上边界位于所述通道下方一段距离处。制造所述半导体装置的方法的实施例包括：穿过所述第一半导体层植入一种或多种离子物质以形成所述增强型电阻率区。

Description

具有增强型电阻率区的半导体装置及其制造方法
技术领域
本文所描述的标的物的实施例大体上涉及III-N型半导体装置，并且更具体地说涉及GaN晶体管装置。
背景技术
通过在基底衬底上方沉积成核层并且随后在成核层上方沉积缓冲层来制造典型的氮化镓(GaN)装置(例如，GaN晶体管)，其中所述成核层用于引发缓冲层的外延生长。在沉积所述成核层和缓冲层之后，在所述缓冲层上方形成额外的GaN材料、其它半导体层以及其它结构(例如，栅极、漏极和源极触点)以完成所述装置。
被称作“漏极滞后”的记忆效应在GaN半导体装置中是一个重要的问题。漏极滞后是发源于固有材料特征的陷阱现象，诸如来源于位错的晶格失配。更具体地说，漏极滞后至少部分地由通道与基底衬底之间的外延材料中的陷阱造成，其中所述外延材料包括成核层和缓冲层。理想地，成核层和缓冲层在电学上将是无源的。然而，实际上，这些层可造成大量并且不适宜的泄漏电流和输出电导，因此降低GaN装置的性能。
发明内容
根据本发明的一个方面，提供一种半导体装置，包括：包括上表面的基底衬底；安置在所述基底衬底的所述上表面上方的成核层；安置在所述成核层上方的第一半导体层；安置在所述第一半导体层上方的第二半导体层；在所述第二半导体层内并且接近于所述第二半导体层的上表面的通道；以及植入一种或多种离子物质的植入区，其中所述植入区包括增强型电阻率区，并且所述植入区具有上边界，所述上边界位于所述通道和所述第二半导体层的所述上表面下方一段距离处。
可选地，植入区延伸穿过所述第一半导体层。
可选地，植入区还延伸穿过所述成核层。
可选地，植入区还延伸到所述基底衬底的部分中。
可选地，增强型电阻率区存在于缓冲层内。
可选地，增强型电阻率区还延伸到所述成核区中。
可选地，成核层包括异质外延层，所述异质外延层由选自氮化铝、氮化镓、氮化铝镓、氮化铟镓以及氮化铟铝的材料形成。
可选地，第一和第二半导体层包括非有意掺杂的氮化镓。
可选地，一种或多种离子物质选自硼、砷、氦、铍、镁、氩、铝以及磷。
可选地，一种或多种离子物质选自氮、氧、碳以及铁。
可选地，离子物质在所述增强型电阻率区内具有在5×1015cm-3与1×1018cm-3之间的浓度。
可选地，半导体装置另外包括：在所述第二半导体层上方形成并且电耦合到所述通道的源极触点和漏极触点；以及安置在所述源极触点与所述漏极触点之间的所述第二半导体层上方并且电耦合到所述通道的栅极电极。
根据本发明的第二方面，提供一种半导体装置，包括：包括上表面的基底衬底；安置在所述基底衬底上方的成核层；安置在所述成核层上方的第一氮化镓层；具有上边界的增强型电阻率区，所述上边界接近于所述第一氮化镓层的上表面；安置在所述第一氮化镓层和所述增强型电阻率区上方的第二氮化镓层；以及在覆盖所述增强型电阻率区的所述第二氮化镓层的部分内并且接近于所述第二氮化镓层的上表面的通道。
可选地，基底衬底包括选自碳化硅(SiC)、蓝宝石、硅、氮化镓、氮化铝、金刚石、聚SiC、绝缘体硅片、砷化镓以及磷化铟的材料。
可选地，成核层包括异质外延层，所述异质外延层由选自氮化铝和氮化铝镓的材料形成。
可选地，一种或多种离子物质选自硼、砷、氦、铍、镁、氩、铝、磷、氮、氧、碳以及铁。
可选地，离子物质在所述增强型电阻率区内具有在5×1015cm-3与1×1018cm-3之间的浓度。
根据本发明的第三方面，提供一种制造半导体装置的方法，所述方法包括以下步骤：在基底衬底的上表面上方形成成核层；在所述成核层上方形成第一半导体层；穿过所述第一半导体层植入一种或多种离子物质以形成具有上边界的增强型电阻率区，所述上边界接近于所述第一半导体层的上表面，其中所述增强型电阻率区包括所述第一半导体层的至少一部分；在所述第一半导体层和所述增强型电阻率区上方形成第二半导体层；以及形成通道，所述通道在覆盖所述增强型电阻率区的所述第二半导体层的部分内并且接近于所述第二半导体层的上表面。
其中，成核层包括异质外延层，所述异质外延层由选自氮化铝和氮化铝镓的材料形成。
其中，第一和第二半导体层包括氮化镓。
其中，一种或多种离子物质选自硼、砷、氦、铍、镁、氩、铝、磷、氮、氧、碳和铁。
其中，在所述增强型电阻率区内将所述离子物质植入到浓度在5×1015cm-3与1×1018cm-3之间。
其中，植入所述一种或多种离子物质包括在50千伏特与200千伏特之间的加速电压下植入所述一种或多种离子物质。
其中，该方法另外包括：在形成所述第一半导体层的所述步骤之后并且在植入所述一种或多种离子物质的所述步骤之前，在所述第一半导体层的所述上表面上方形成介电层；以及在植入所述一种或多种离子物质的所述步骤之后，移除所述介电层的至少一部分。
其中，该方法另外包括：形成在所述第二半导体层上方并且电耦合到所述通道的源极触点和漏极触点；以及形成在所述源极触点与所述漏极触点之间的所述第二半导体层上方并且电耦合到所述通道的栅极电极。
附图说明
可结合以下图式考虑，通过参考详细描述和权利要求书得到对标的物的较完整理解，图式中类似参考标号遍及各图指代相似元件。
图1是根据示例性实施例的具有增强型电阻率区的半导体装置的横截面侧视图；
图2是根据示例性实施例的用于制造具有增强型电阻率区的半导体装置的方法的流程图；以及
图3至图6示出根据示例性实施例的用于制造图1的半导体装置的一系列制造步骤的横截面侧视图。
具体实施方式
本文所描述的半导体装置和制造方法的实施例通过在缓冲层、成核层和衬底的至少一部分内的装置通道的下方包括增强型电阻率区来解决III-N装置(例如，氮化镓(GaN)装置)中泄漏电流和漏极滞后之间不适宜的取舍的问题。更具体地说，在实施例中，在制造半导体装置(例如，GaN晶体管)期间，执行离子植入过程以将离子植入到缓冲层的至少一部分中并且穿过缓冲层的至少一部分，并且还穿过下面的成核层。在半导体装置中，这个过程可以使缓冲层和/或成核层的电阻性更高(或在电学上是惰性的)，其可导致穿过缓冲层和/或成核层的泄漏电流减少。
在一些装置中，为了减少泄漏电流，将铁(Fe)或碳(C)作为装置中的有源掺杂剂(例如，作为取代型杂质)并入在核层附近，以通过装置的缓冲减少或防止泄漏。然而，不利的是，作为取代型杂质掺杂剂的Fe或C的存在可导致高得多的漏极滞后。因此，以这种方式使用Fe或C可出现漏极滞后与泄漏电流之间的不适宜的取舍。通过在装置通道下方的半导体材料中包括增强型电阻率区(通过有意地破坏晶格和/或使用离子植入来引入补偿掺杂剂)，本文所描述的半导体装置的实施例可具有比常规装置少得多的泄漏电流且未明显增加漏极滞后。
图1是根据示例性实施例的在装置通道109下方具有增强型电阻率区的半导体装置100的横截面侧视图。所述半导体装置100包括：半导体衬底114、隔离区120以及有源区130，高电子迁移率晶体管(HEMT)在所述有源区130内形成。所述晶体管包括在衬底114上方形成的栅极电极140以及第一和第二载流触点150、160(例如，源极触点和漏极触点)，以及在衬底114内形成的通道109。隔离区120将有源区130(和晶体管)与其它相邻装置(未示出)隔开，所述其它相邻装置也可在半导体衬底114中和半导体衬底114上方形成。
半导体衬底114可包括基底衬底102、成核层104、缓冲层106(或“第一半导体层”)、通道层108(或“第二半导体层”)、障壁层110以及顶盖层112。在实施例中，基底衬底102包括碳化硅(SiC)衬底。在其它实施例中，基底衬底102可包括其它材料，诸如蓝宝石、硅(Si)、GaN、氮化铝(AlN)、金刚石、聚SiC、绝缘体硅片、砷化镓(GaAs)、磷化铟(InP)以及其它实质上绝缘或高电阻率材料。
在基底衬底102的上表面103上或上方形成成核层104。成核层104的实施例包括异质外延层，所述异质外延层由选自AlN、GaN、氮化铝镓(AlGaN)、氮化铟铝(InAlN)、氮化铟镓(InGaN)或其它合适的材料的材料形成。成核层104在基底衬底102的上表面103处开始并且具有在约100埃到约2000埃的范围内的厚度。
在成核层104的上表面105上或上方形成缓冲层106。根据实施例，缓冲层106可包括一个或多个III-N族半导体层。缓冲层106的一个或多个半导体层中的每一个可包括外延地生长的III族氮化物外延层。举例来说，构成缓冲层106的III族氮化物外延层可以是氮(N)面或镓(Ga)面材料。在又其它实施例中，缓冲层106的半导体层可包括Si、GaAs、InP或其它合适的材料。
在实施例中，缓冲层106在成核层104上外延地生长。缓冲层106可包括至少一个AlGaN混合晶体层。缓冲层106以及其所有层的总厚度可在约200埃与约5,000埃之间，但是也可使用其它厚度。并且如稍后将更详细地描述，在实施例中，缓冲层106的厚度并不超出可穿过其植入离子物质以形成植入区180(在图1中用阴影指示)的厚度，所述植入区180延伸穿过缓冲层106和成核层104并且延伸到基底衬底102中。植入区180的至少一部分包括“增强型电阻率区”，其中，可通过在用于形成植入区180的整个离子植入过程中有意地破坏晶格和/或引入补偿掺杂剂来增加缓冲层106的电阻率。在各种实施例中，增强型电阻率区可对应于存在于缓冲层106内的植入区180的部分、存在于缓冲层106和成核层104内的植入区180的部分，或存在于缓冲层106和成核层104以及基底衬底102内的植入区180的部分。
缓冲层106的至少一个AlGaN混合晶体层中的每一个可具有由具有铝摩尔分数X的AlXGa1-XN表示的组合物，X可取0与1之间的值。将X值限制为0得到纯GaN，而将其限制为值1得到纯氮化铝(AlN)。在实施例中，一个或多个AlXGa1-XN层可被配置为GaN(X＝0)，其中并非有意地掺杂(NID)AlXGa1-XN。一个或多个AlXGa1-XN层还可被配置为一个或多个GaN层，其中用掺杂剂有意地掺杂一个或多个GaN层，所述掺杂剂可包括Si、锗(Ge)、铁(Fe)、铬(Cr)、碳(C)、镁(Mg)或使缓冲层106实质上绝缘或具有高电阻率的其它合适的掺杂剂。掺杂剂浓度可在约1017cm-3与约1019cm-3之间，但也可使用其它更高或更低的浓度。在替代实施例中，一个或多个AlXGa1-XN层可被配置成X＝0.01到0.10，其中AlXGa1-XN是NID，或可替换的是，其中用Fe、Cr、C或其它合适的掺杂剂物质有意地掺杂AlXGa1-XN。在其它实施例中，AlXGa1-XN层可被配置为超晶格，其中额外层包括一系列交替的NID层或掺杂AlXGa1-XN层，其中X的值取0与1之间的值。在又其它实施例中，缓冲层106还可或可替代地包括一个或多个氮化铟镓(InGaN)层，其中所述组合物表示为InYGa1-YN，其中铟摩尔分数Y可取0与1之间的值。一个或多个InGaN层的厚度可在约50埃与约2000埃之间，但也可使用其它厚度。
在实施例中，且如上文所描述，一个或多个离子物质被植入到缓冲层106和成核层104中并且穿过缓冲层106和成核层104，并且进入衬底102中以形成植入区180，所述植入区180的全部或一部分对应于增强型电阻率区。如本文所使用，术语“增强型电阻率”是指具有比在不植入离子物质的情况下的缓冲层106的电阻率高得多的电阻率，其中“高得多”是指：在一实施例中，至少高两倍；在另一实施例中，高至少10倍；在又一实施例中，高至少100倍。在又其它实施例中，“高得多”是指高至少1000倍。举例来说，增强型电阻率区的电阻率可在约105欧姆-厘米至约1010欧姆-厘米的范围内，但增强型电阻率区的电阻率也可更低或更高。
在实施例中，植入区180具有实质上与缓冲层106的上表面107相符的上边界184，但上边界也可在缓冲层106的上表面107的上方或下方。
另外，在实施例中，植入区180具有下边界182，所述下边界182位于基底衬底102的上表面103下方一段距离处。举例来说，植入区180的下边界182可在基底衬底102的上表面103下方约50埃到约20,000埃的范围内，但下边界182也可位于基底衬底102的上表面103下方更浅或更深的距离处。在又其它实施例中，下边界182可实质上与基底衬底102的上表面103相符，或下边界182可在基底衬底102的上表面103上方(例如，下边界182可在成核层104或缓冲层106中)。
在各种实施例中，植入区180内的一种或多种离子物质包括在植入过程期间可大大破坏晶格和/或引入补偿掺杂剂从而导致植入区180的增强型电阻率部分中的晶格的电阻率大大增加的一种或多种离子物质。根据各种实施例，一种或多种离子物质选自硼、砷、氦、铍、镁、氩、铝、磷、氮、氧、碳以及铁。也可使用其它合适的离子物质(例如，充分破坏晶格和/或引入补偿掺杂剂以提供植入区180的增强型电阻率部分中的更高得多的电阻率的其它物质)。此外，增强型电阻率区内的一种或多种离子物质的掺杂剂浓度在一些实施例中可在约1015cm-3与约1019cm-3之间，并且在其它实施例中可在约5×1015cm-3与约1×1018cm-3之间，但也可使用其它更高或更低的浓度。下文将更详细地讨论形成植入区180的方法。
在实施例中，在缓冲层106的上表面107和植入区180上或上方形成通道层108。通道层108可包括一个或多个III-N族半导体层。通道层108可包括AlXGa1-XN层，其中X取0与1之间的值。在实施例中，通道层108被配置为GaN(X＝0)，但也可使用其它X值。通道层108的厚度可在约100埃与约10.0微米之间，或在约1000埃到约5000埃之间，或在约1000埃到约1.0微米之间，但可替换的是，也可使用其它厚度。通道层108可以是NID，或可替换的是，可包括Si、Ge、C、Fe、Cr、Mg或其它合适的掺杂剂。掺杂剂浓度可在约1016 cm-3与约1019cm-3之间，但也可使用其它更高或更低的浓度。在其它实施例中，通道层可包括NID或掺杂InYGa1- YN，其中铟摩尔分数Y可取0与1之间的值。
根据实施例，在通道层108上或上方形成障壁层110。障壁层110可包括一个或多个III-N族半导体层。在一些实施例中，障壁层110具有比通道层108更大的带隙和更大的自发极化，并且当障壁层110与通道层108直接接触时，通道109以二维电子气(2-DEG)的形式在靠近通道层108与障壁层110之间的交界面的通道层108内产生。另外，障壁层110与通道层108之间的应变可使额外的压电电荷被引入到2-DEG和通道中。障壁层110可包括至少一个NID AlXGa1-XN层，其中X取0与1之间的值。在一些实施例中，X可取0.1到0.35的值，但也可使用其它X值。障壁层110的厚度可在约50埃与约1000埃之间，但也可使用其它厚度。障壁层110可以是NID，或可替换的是，可包括Si、Ge、C、Fe、Cr、Mg或其它合适的掺杂剂。掺杂剂浓度可在约1016 cm-3与约1019cm-3之间，但也可使用其它更高或更低的浓度。另外，在一些实施例中，可在通道层108与障壁层110之间形成额外的AlN内障壁层(未示出)。AlN内障壁层可增加通道电荷，并改善所得2-DEG的电子局限。在其它实施例中，障壁层110可包括氮化铟铝(InAlN)层，所述氮化铟铝层表示为InYAl1-YN，其中铟摩尔分数Y可取约0.1与约0.2之间的值，但也可使用其它Y值。就InAlN障壁而论，障壁层110的厚度可在约50埃与约2000埃之间，但也可使用其它厚度。就使用InAlN以形成障壁层110而论，InAlN可以是NID，或可替换的是，可包括Si、Ge、C、Fe、Cr、Mg或其它合适的掺杂剂。掺杂剂浓度可在约1016cm-3与约1019cm-3之间，但也可使用其它更高或更低的浓度。
根据实施例，植入区180的上边界184位于通道109和通道层108的上表面下方距离186处。换句话说，植入区180的上边界184与通道109之间的半导体材料区不包括引入到被归类为增强型电阻率区的衬底114中的具有显著浓度的离子物质。
在图1中示出的实施例中，可在障壁层110上或上方形成顶盖层112。顶盖层112呈现用于半导体衬底114的稳定表面，并且用以保护半导体衬底114的表面不受晶片处理附带的化学和环境暴露的影响。顶盖层112可包括一个或多个III-N族半导体层。在实施例中，顶盖层112是GaN。顶盖层112的厚度可在约5埃与约100埃之间，但也可使用其它厚度。顶盖层112可以是NID，或可替换的是，可包括Si、Ge、C、Fe、Cr、Mg或其它合适的掺杂剂。掺杂剂浓度可在约1016 cm-3与约1019cm-3之间，但也可使用其它更高或更低的浓度。
在不脱离本发明的标的物的范畴的情况下，应了解，为形成半导体衬底114而对材料的选择和层的布置是示例性的。半导体衬底114中包括基底衬底102、成核层104、缓冲层106、通道层108、障壁层110以及顶盖层112是示例性的，并且各种层的功能和操作可进行组合，并且可取决于任何具体实施例中所使用的材料而改变。在使用N极材料(未示出)的其它实施例中，可将通道层108安置在障壁层110上方，以在可选顶盖112和栅极电极140正下方产生2-DEG和通道。又另外的实施例可包括半导体层，所述半导体层由包括GaAs、砷化铝镓(AlGaAs)、砷化铟镓(InGaAs)以及砷化铝铟(AlInAs)的材料形成以形成半导体衬底114。
根据实施例，可在半导体衬底114中形成一个或多个隔离区120以沿半导体衬底114的上表面限定有源区130。可经由被配置成损害外延和/或其它半导体层以产生半导体衬底114的高电阻率区域122的植入步骤形成隔离区120，这使得半导体衬底114在那些高电阻率区域122中具有高电阻率或为半绝缘的，同时使晶体结构在有源区130中为完整的。举例来说，可通过以足以驱使物质穿过顶盖层112、障壁层110、通道层108以及缓冲层106并因此损害这些层的晶格、破坏隔离区120内的通道109并且在半导体衬底114内产生高电阻率区域122的能量植入离子物质来形成隔离区120。在其它实施例中，可通过以下操作形成隔离区120：移除半导体衬底114的外延和/或其它半导体层中的一个或多个，使半导体衬底114的剩余层半绝缘，以及抛弃有源区130，即被高电阻率或半绝缘隔离区120围绕的“凸台”。
在实施例中，可在有源区130和隔离区120上方形成第一介电层124。举例来说，第一介电层124可包括Si3N4、二氧化硅(SiO2)、氮氧化硅(SiON)、Al2O3、二氧化铪(HfO2)中的一个、其组合或其它合适的绝缘介电层。
在实施例中，在第一介电层124中形成开口，并且在有源区130中的半导体衬底114上方形成栅极电极140。栅极电极140通过顶盖层112和障壁层110而电耦合到通道109。栅极电极140上的电位改变相较于通道层108的准费米(Fermi)能级来转变障壁层110的准费米能级，并且由此调制栅极电极140下的半导体衬底114内的通道109中的电子浓度。举例来说，栅极电极140可被配置为肖特基(Schottky)栅极，并且可使用肖特基材料层和导电金属层在半导体衬底114的顶盖层112上方形成并与其直接接触。在实施例中，可在肖特基材料层上方沉积导电低应力金属以形成栅极电极140。如所示出，栅极电极140可以是具有垂直主干的T形，或在其它实施例中可以是正方形。在其它实施例中，栅极电极140可凹陷穿过顶盖层112并且部分延伸到障壁层110中，从而增加栅极电极140通过障壁层110与通道109的电耦合。在其它实施例中，可在形成金属绝缘体半导体(MIS)结或金属氧化物半导体(MOS)结的栅极电介质或栅极氧化物上方形成栅极电极140，从而通过介电层或氧化物层电耦合到通道109。
在实施例中，第一载流触点150(例如，源极或漏极触点)可在有源区130中邻近栅极电极140的半导体衬底114上方形成，并与其接触。在实施例中，第一载流触点150可与至通道109的欧姆结形成欧姆电极。第一载流触点150可在顶盖层112上方形成并与顶盖层112接触。在其它实施例中，第一载流触点150可凹陷穿过顶盖层112并且可部分延伸穿过障壁层110。在又其它实施例中，离子植入可用来形成到通道109的欧姆接触。
在实施例中，第二载流触点160(例如，漏极或源极触点)可在有源区130中邻近栅极电极140的半导体衬底114上方形成，并与其接触。第二载流触点160可与通道109形成肖特基结，并因此充当并入到第二载流触点160中的肖特基二极管。在实施例中，第二载流触点160可在顶盖层112上方形成，并与顶盖层112接触。在其它实施例中，第二载流触点160可凹陷穿过顶盖层112并且部分延伸穿过障壁层110以形成肖特基结。
在实施例中，可在有源区130中的第一载流触点150和第二载流触点160上或上方形成金属电极(未示出)。另外，可在金属电极、栅极电极140、第一载流触点150和第二载流触点160以及隔离区120和有源区130中的第一介电层124上方形成一个或多个额外的介电层(未示出)。一个或多个额外的介电层包封有源区130和隔离区120，从而保护表面免受湿气和其它污染物的影响。也可形成额外的金属电极、介电层以及图案化金属层，以在有源区130内提供所需的与晶体管装置的电连通性。
在图1的装置中，植入区180的增强型电阻率区可通过使至少缓冲层和/或成核层更具电阻性或惰性(当与其在离子植入过程之前的电阻率相比较时)来解决常规III-N型装置(例如，氮化镓(GaN)装置)中泄漏电流与漏极滞后之间不适宜的取舍问题。这可导致穿过缓冲层和/或成核层的泄漏电流减少。在图1中，通过箭头190指示存在于常规装置(即，不包括植入区180的装置)中的泄漏路径。在根据各种实施例，由植入区180提供的缓冲层106的电阻率增加的情况下，实质上更少的泄漏电流可移动穿过缓冲层106，因此相较于常规装置提高了装置100的性能。
现将描述制造包括增强型电阻率区(例如，区180)的半导体装置(例如，装置100)的方法的实施例。更具体地说，图2是根据示例性实施例的制造具有增强型电阻率区的半导体装置的方法的流程图。应结合图3到图6观察图2，所述图3到图6示出根据示例性实施例的用于制造图1的半导体装置的一系列制造步骤的横截面侧视图。
参考图2和图3两者，所述方法在框202中可通过提供基底衬底102开始。如先前所讨论，基底衬底102可包括SiC或可包括其它材料，诸如蓝宝石、Si、GaN、AlN、金刚石、聚SiC、绝缘体硅片、GaAs、InP或其它实质上绝缘或高电阻率材料。
在框204中，在基底衬底102的上表面103上或上方形成成核层104。如先前所讨论，成核层104的实施例包括异质外延层，所述异质外延层由选自AlN、GaN、AlGaN、InAlN、InGaN或其它合适的材料的材料形成。成核层104在基底衬底102的上表面103处开始，并且具有在约100埃到约2000埃的范围内的厚度304。可使用金属有机化学气相沉积(MOCVD)、分子束外延法(MBE)、氢化物气相外延(HVPE)中的一种或这些技术的组合使成核层104在基底衬底102的上表面103上或上方生长，但可替换的是，也可使用其它合适的技术。
在框206中，在成核层104的上表面105上或上方形成缓冲层106(也被称作“第一半导体层”)。如先前所讨论并且根据实施例，缓冲层106可包括一个或多个III-N族半导体层，或可替换的是，可包括Si、GaAs、InP或其它合适的材料，所述一个或多个III-N族半导体层包括外延地生长的III族氮化物外延层(例如，氮(N)面或镓(Ga)面材料)。缓冲层106可包括至少一个AlGaN混合晶体层。
在实施例中，缓冲层106在成核层104的上表面105上外延地生长。缓冲层106的总厚度306可在约200埃与约20,000埃之间，但也可使用其它厚度。可使用MOCVD、MBE、HVPE中的一种或这些技术的组合使缓冲层106在成核层104的上表面105上或上方生长，但可替换的是，也可使用其它合适的技术。根据实施例，缓冲层106的厚度306不超出离子物质可穿过其而被植入穿过缓冲层106的整个深度以形成包括增强型电阻率区(图1、图4)的植入区180的厚度。
在框208中，任选地在缓冲层106的上表面上或上方形成牺牲介电层310。牺牲介电层310可起到防止缓冲层106的表面暴露于污染物的作用，所述污染物在后续处理步骤期间(例如，在框210的离子植入过程之前和在其期间)可能存在于大气中。
牺牲介电层310可包括Si3N4、SiO2、SiON、Al2O3、HfO2、多晶AlN中的一个、其组合或其它合适的介电层。用来形成牺牲介电层310的层的总厚度可在约30埃与约10,000埃的厚度之间，但也可使用其它厚度值。可使用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、溅镀、物理气相沉积(PVD)、原子层沉积(ALD)、催化化学气相沉积(Cat-CVD)、热丝化学气相沉积(HWCVD)、电子回旋共振(ECR)CVD、电感耦合等离子体(ICP)CVD中的一种、其组合或其它合适的一种或多种介电沉积技术来沉积牺牲介电层310。在其它实施例中，如先前所描述，牺牲介电层310可使用MOCVD或MBE结合缓冲层106的生长而在原位生长。在替代实施例中，可将牺牲介电层310的沉积从所述过程排除。
在实施例中，参考图2和图4两者，在框210中，可通过以下操作继续所述方法：穿过介电层310(如果包括的话)、缓冲层106以及成核层104植入具有合适的物质(即，通过由植入过程导致的破坏晶格和/或引入补偿掺杂剂而增强缓冲层的电阻率的物质)的离子(由箭头410指示)，并且将其植入到基底衬底102中以形成包括增强型电阻率区的植入区180。如先前所讨论，在各种实施例中，植入区180内的一种或多种离子物质选自硼、砷、氦、铍、镁、氩、铝、磷、氮、氧、碳以及铁。也可使用其它合适的离子物质。此外，植入区180内的一种或多种离子物质的掺杂剂浓度可在约1015cm-3与约1019cm-3之间，或在一些实施例中，在约5×1015cm-3与约1×1018cm-3之间，但也可使用其它更高或更低的浓度。
用来植入离子的植入能量和加速电压足以确保离子穿过各种层达到所需深度的实质穿透。举例来说，用来植入离子的加速电压可在约50千伏特到约200千伏特的范围内，但可替换的是，也可使用更低或更高的加速电压。
根据实施例，在实施例中，植入区180具有下边界182，所述下边界182位于基底衬底102的上表面103下方距离480处。举例来说，植入区180的下边界182可在基底衬底102的上表面103下方的50埃到约20,000埃的范围内，但下边界182也可位于基底衬底102的上表面103下方更浅或更深的距离处。在又其它实施例中(未示出)，下边界182可实质上与基底衬底102的上表面103相符，或下边界182可在基底衬底102的上表面103上方(例如，下边界182可在成核层104或缓冲层106中)。
参考图2和图5两者，在框212中，移除介电层310(如果包括的话)并且在缓冲层106的上表面107和植入区180上或上方形成通道层108。如先前所讨论，通道层108可包括一个或多个III-N族半导体层(例如，包括高质量NID GaN)。可使用MOCVD、MBE、HVPE中的一种或这些技术的组合使通道层108在缓冲层106的上表面107上或上方生长，但可替换的是，也可使用其它合适的技术。通道层108的厚度508可在约100埃与约10.0微米之间，或在约1000埃到约5000埃之间，或在约1000埃到约1.0微米之间，但可替换的是，也可使用其它厚度。
在上述实施例中，在形成通道层108之前，执行用来产生具有增强型电阻率区的植入区180的植入过程。在替代实施例中，可形成缓冲层106和通道层108两者，并且可在其后执行植入过程。在此实施例中，将执行植入步骤以将植入区180掩埋在通道层108的上表面下方。
参考图2和图6两者，在框214中，形成额外的半导体层和结构以完成半导体装置100。举例来说，并且如先前所指示，此可包括：在通道层108上或上方形成障壁层110(使得产生呈2-DEG形式的通道109)，并且在障壁层110上或上方形成顶盖层112。可使用常规半导体处理技术来形成障壁层110和顶盖层112，并且出于简洁的目的，在本文中并未详细地描述此类技术。
用于完成半导体装置100的额外的过程可包括：形成一个或多个隔离区120以沿半导体衬底114的上表面限定有源区130；至少在有源区130上方形成第一介电层124；形成栅极电极140；以及形成第一和第二载流触点150、160(例如，源极和漏极触点)。也可形成额外的金属电极、介电层以及图案化金属层(未示出)，以在有源区130内提供所需的与晶体管装置的电连通性。同样，可使用常规半导体处理技术来形成隔离区120、第一介电层124、栅极电极140、载流触点150、160以及额外的结构，并且出于简洁的目的，在本文中并未详细地描述此类技术。
半导体装置的实施例包括：包括上表面的基底衬底；安置在基底衬底的上表面上方的成核层；安置在成核层上方的第一半导体层；安置在第一半导体层上方的第二半导体层；在第二半导体层内并且接近于第二半导体层的上表面的通道；以及植入一种或多种离子物质的植入区。植入区包括增强型电阻率区，并且植入区具有上边界，所述上边界位于通道和第二半导体层的上表面下方一段距离处。
半导体装置的其它实施例包括：包括上表面的基底衬底；安置在基底衬底上方的成核层；安置在成核层上方的第一氮化镓层；具有上边界的增强型电阻率区，所述上边界接近于第一氮化镓层的上表面；安置在第一氮化镓层和增强型电阻率区上方的第二氮化镓层；以及在覆盖增强型电阻率区的第二氮化镓层的部分内并且接近于第二氮化镓层的上表面的通道。
制造半导体装置的方法的实施例包括：在基底衬底的上表面上方形成成核层；在成核层上方形成第一半导体层；以及穿过第一半导体层植入一种或多种离子物质以形成具有接近于第一半导体层的上表面的上边界的增强型电阻率区。增强型电阻率区包括第一半导体层的至少一部分。所述方法另外包括：在第一半导体层和增强型电阻率区上方形成第二半导体层，并且形成在覆盖增强型电阻率区的第二半导体层的一部分内并且接近于第二半导体层的上表面的通道。
尽管示出并且在上文描述的半导体装置具有特定的HEMT结构，但是本领域的技术人员将理解，基于本文中的描述，可作出各种修改以产生包括本发明的标的物的以不同方式配置的结构。举例来说，在通道下方具有增强型电阻率区的HEMT装置可包括更多和/或不同的半导体层和/或其它电学上有源或电学上无源的结构。另外，在其它实施例中，尽管上文描述的装置实施例涉及具有呈2-DEG形式的通道的HEMT装置，但是可将增强型电阻率区并入到在靠近通道与障壁层之间的交界面处具有呈二维空穴气(2-DHG)形式的通道的HEMT装置中。在又其它实施例中，可将增强型电阻率区并入到除HEMT装置外的装置中，所述装置包括(但不限于)金属半导体场效应晶体管(MESFET)和金属氧化物半导体场效应晶体管(MOSFET)。
前文详细描述本质上仅为说明性的，且并不意图限制标的物的实施例或此类实施例的应用和使用。如本文所使用，词语“示例性”和“例子”是指“充当例子、实例或说明”。本文中描述为示例性或例子的任何实施方案未必应被解释为比其它实施方案优选或有利。此外，不希望受到前述技术领域、背景技术或前文详细描述中呈现的任何所表达或暗示的理论的束缚。
出于简洁起见，本文中可不详细地描述常规半导体制造技术。此外，本文中还可仅出于参考的目的使用特定术语，并且因此所述特定术语并不希望具有限制性，且除非上下文清楚地指示，否则指代结构的术语“第一”、“第二”和其它此类数值术语并不暗示序列或次序。
前文描述指代元件或节点或特征被“连接”或“耦合”在一起。如本文所使用，除非以其它方式明确地陈述，否则“连接”是指一个元件直接接合到另一元件(或直接与另一元件通信)，并且不一定以机械方式接合。同样，除非以其它方式明确地陈述，否则“耦合”是指一个元件直接或间接接合到另一元件(或直接或间接与另一元件通信)，并且不一定以机械方式接合。因此，尽管图中示出的示意图描绘元件的一个示例性布置，但额外介入元件、装置、特征或组件可存在于所描绘的标的物的实施例中。
尽管前文详细描述中已呈现至少一个示例性实施例，但应了解存在大量变化。还应了解，本文中所描述的示例性实施例并不意图以任何方式限制所主张的标的物的范畴、适用性或配置。实际上，前文详细描述将向本领域的技术人员提供用于实施所描述的(一个或多个)实施例的方便的指南。应理解，可在不脱离权利要求书所限定的范畴的情况下对元件的功能和布置作出各种改变，所述权利要求书所限定的范畴包括在提交本专利请时的已知等效物和可预见的等效物。

Claims (8)

1.一种半导体装置，其特征在于，包括：
包括上表面的基底衬底；
安置在所述基底衬底的所述上表面上方的成核层，其中，所述成核层包括异质外延层，所述异质外延层由选自氮化铝、氮化镓、氮化铝镓、氮化铟镓以及氮化铟铝的材料形成；
安置在所述成核层上方的第一半导体层；
安置在所述第一半导体层上方的第二半导体层，其中，所述第一和第二半导体层包括一个或多个III-N族半导体层；
在所述第二半导体层内并且接近于所述第二半导体层的上表面的通道；以及
植入一种或多种离子物质的增强型电阻率区，其中所述增强型电阻率区具有已破坏的晶格，其中，所述增强型电阻率区具有上边界，所述上边界位于所述通道和所述第二半导体层的所述上表面下方一段距离处，
并且其中，所述增强型电阻率区延伸穿过所述第一半导体层。
2.根据权利要求1所述的半导体装置，其特征在于，所述增强型电阻率区还延伸穿过所述成核层。
3.根据权利要求2所述的半导体装置，其特征在于，所述增强型电阻率区还延伸到所述基底衬底的部分中。
4.根据权利要求1所述的半导体装置，其特征在于，所述增强型电阻率区存在于所述第一半导体层内。
5.根据权利要求4所述的半导体装置，其特征在于，所述增强型电阻率区还延伸到所述成核区中。
6. 根据权利要求1所述的半导体装置，其特征在于，所述离子物质在所述增强型电阻率区内具有在5×1015 cm-3与1×1018 cm-3之间的浓度。
7. 根据权利要求1所述的半导体装置，其特征在于，另外包括：
在所述第二半导体层上方形成并且电耦合到所述通道的源极触点和漏极触点；以及
安置在所述源极触点与所述漏极触点之间的所述第二半导体层上方并且电耦合到所述通道的栅极电极。
8.一种制造半导体装置的方法，其特征在于，所述方法包括以下步骤：
在基底衬底的上表面上方形成成核层，其中，所述成核层包括异质外延层，所述异质外延层由选自氮化铝、氮化镓、氮化铝镓、氮化铟镓以及氮化铟铝的材料形成；
在所述成核层上方形成第一半导体层；
穿过所述第一半导体层植入一种或多种离子物质以形成具有上边界的增强型电阻率区，所述上边界接近于所述第一半导体层的上表面，其中所述增强型电阻率区具有已破坏的晶格，其中所述增强型电阻率区包括所述第一半导体层的至少一部分；
在所述第一半导体层和所述增强型电阻率区上方形成第二半导体层，其中，所述第一和第二半导体层包括一个或多个III-N族半导体层；以及
形成通道，所述通道在覆盖所述增强型电阻率区的所述第二半导体层的部分内并且接近于所述第二半导体层的上表面。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11335799B2 (en) * 2015-03-26 2022-05-17 Chih-Shu Huang Group-III nitride semiconductor device and method for fabricating the same
US10354879B2 (en) * 2016-06-24 2019-07-16 Cree, Inc. Depletion mode semiconductor devices including current dependent resistance
JP6896063B2 (ja) * 2016-08-18 2021-06-30 レイセオン カンパニー イオン注入を用いた高抵抗窒化物バッファ層の半導体材料成長
JP6685890B2 (ja) * 2016-12-19 2020-04-22 株式会社東芝 半導体装置及びその製造方法
CN107481939B (zh) * 2017-07-20 2021-06-15 中国电子科技集团公司第十三研究所 帽层结构氧化镓场效应晶体管的制备方法
US11444172B2 (en) * 2017-12-01 2022-09-13 Mitsubishi Electric Corporation Method for producing semiconductor device and semiconductor device
US10644142B2 (en) * 2017-12-22 2020-05-05 Nxp Usa, Inc. Semiconductor devices with doped regions functioning as enhanced resistivity regions or diffusion barriers, and methods of fabrication therefor
CN108597997B (zh) * 2018-02-28 2021-03-23 中国电子科技集团公司第十三研究所 GaN基器件欧姆接触电极的制备方法
FR3086097B1 (fr) * 2018-09-18 2020-12-04 Commissariat Energie Atomique Procede de fabrication d'un dispositif electroluminescent
CN113826212B (zh) * 2019-05-16 2023-02-17 苏州晶湛半导体有限公司 一种半导体结构的制备方法
US11545566B2 (en) * 2019-12-26 2023-01-03 Raytheon Company Gallium nitride high electron mobility transistors (HEMTs) having reduced current collapse and power added efficiency enhancement
DE102020112069B4 (de) * 2020-02-27 2022-03-03 Taiwan Semiconductor Manufacturing Co. Ltd. Source-leckstromunterdrückung durch source-umgebende gate-struktur und verfahren zur herstellung der gate-struktur
US11791388B2 (en) 2020-02-27 2023-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Source leakage current suppression by source surrounding gate structure
CN111640650B (zh) * 2020-04-30 2023-10-13 西安电子科技大学 Si衬底AlN模板的制备方法及Si衬底GaN外延结构的制备方法
US20230178631A1 (en) * 2020-09-23 2023-06-08 Enkris Semiconductor, Inc. Methods of manufacturing semiconductor structure
CN114695506A (zh) * 2020-12-29 2022-07-01 苏州能讯高能半导体有限公司 一种半导体器件的外延结构及其制备方法、半导体器件
US11664431B2 (en) 2021-01-08 2023-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Ring transistor structure
CN115249741A (zh) * 2021-04-25 2022-10-28 联华电子股份有限公司 超晶格结构
US20230117013A1 (en) * 2021-10-14 2023-04-20 Applied Materials, Inc. SUBSTRATE PROCESSING FOR GaN GROWTH
TWI839891B (zh) * 2022-10-13 2024-04-21 財團法人工業技術研究院 具有平衡應力的半導體基板
US20230299236A1 (en) * 2022-03-15 2023-09-21 Applied Materials, Inc. SUBSTRATE PROCESSING FOR GaN GROWTH

Citations (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5891798A (en) * 1996-12-20 1999-04-06 Intel Corporation Method for forming a High dielectric constant insulator in the fabrication of an integrated circuit
JP2004517461A (ja) * 2000-02-04 2004-06-10 クリー インコーポレイテッド トラッピング（ｔｒａｐｐｉｎｇ）を低減させたＩＩＩ族窒化物ベースの電界効果トランジスタ（ＦＥＴ）およびトランジスタの製造方法
CN1557024A (zh) * 2001-07-24 2004-12-22 ���̿����ɷ����޹�˾ 绝缘栅铝镓氮化物/氮化钾高电子迁移率晶体管(hemt)
WO2007018653A2 (en) * 2005-07-20 2007-02-15 Cree, Inc. High electron mobility electronic device structures comprising native substrates and methods for making the same
CN1977366A (zh) * 2005-05-26 2007-06-06 住友电气工业株式会社 高电子迁移率晶体管、场效应晶体管、外延衬底、制造外延衬底的方法以及制造ⅲ族氮化物晶体管的方法
CN101266999A (zh) * 2007-03-14 2008-09-17 中国科学院半导体研究所 氮化镓基双异质结场效应晶体管结构及制作方法
CN101410985A (zh) * 2006-03-29 2009-04-15 克里公司 高效率和/或高功率密度宽带隙晶体管
JP4304374B2 (ja) * 2004-07-26 2009-07-29 日本電気株式会社 トップゲート型薄膜トランジスタ
CN101517715A (zh) * 2006-09-15 2009-08-26 住友化学株式会社 半导体外延结晶基板的制造方法
CN101611473A (zh) * 2006-11-06 2009-12-23 克里公司 制造包括用于向掩埋层提供低电阻接触的注入区的半导体器件的方法和相关器件
JP2010238752A (ja) * 2009-03-30 2010-10-21 Mitsubishi Electric Corp 半導体装置及びその製造方法
CN102652363A (zh) * 2009-12-23 2012-08-29 英特尔公司 Iii-v族半导体器件的电导率改善
CN102651385A (zh) * 2011-02-25 2012-08-29 富士通株式会社 化合物半导体器件及其制造方法
CN102668091A (zh) * 2009-11-19 2012-09-12 飞思卡尔半导体公司 横向功率晶体管器件及其制造方法
CN102683394A (zh) * 2012-04-17 2012-09-19 程凯 一种增强型器件及其制造方法
CN102856359A (zh) * 2012-09-28 2013-01-02 程凯 半导体外延结构及其生长方法
CN103180935A (zh) * 2011-03-22 2013-06-26 住友电气工业株式会社 复合GaN衬底、制造复合GaN衬底的方法、III族氮化物半导体器件和制造III族氮化物半导体器件的方法
CN103489896A (zh) * 2012-06-12 2014-01-01 三星电子株式会社 氮化镓基半导体器件及其制造方法
CN103579319A (zh) * 2012-07-17 2014-02-12 国际商业机器公司 层叠结构、半导体器件及其制造方法
JP5509544B2 (ja) * 2008-06-11 2014-06-04 富士通株式会社 半導体装置及びその製造方法
CN103930978A (zh) * 2011-11-14 2014-07-16 夏普株式会社 场效应晶体管及其制造方法
CN104465770A (zh) * 2013-09-24 2015-03-25 三菱电机株式会社 半导体装置以及其制造方法
CN104835855A (zh) * 2014-02-12 2015-08-12 恩智浦有限公司 异质结半导体器件
CN104900689A (zh) * 2015-06-08 2015-09-09 中国科学院半导体研究所 降低基区电阻率的GaN基HBT外延结构及生长方法
WO2015155932A1 (ja) * 2014-04-09 2015-10-15 サンケン電気株式会社 半導体基板及び半導体素子
CN105322006A (zh) * 2014-06-05 2016-02-10 恩智浦有限公司 半导体异质结器件

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7538010B2 (en) 2003-07-24 2009-05-26 S.O.I.Tec Silicon On Insulator Technologies Method of fabricating an epitaxially grown layer
JP4889203B2 (ja) * 2004-04-21 2012-03-07 新日本無線株式会社 窒化物半導体装置及びその製造方法
US7247889B2 (en) * 2004-12-03 2007-07-24 Nitronex Corporation III-nitride material structures including silicon substrates
JP5192239B2 (ja) 2005-02-04 2013-05-08 ソウル オプト デバイス カンパニー リミテッド 複数の発光セルを有する発光装置及びその製造方法
US20060226442A1 (en) * 2005-04-07 2006-10-12 An-Ping Zhang GaN-based high electron mobility transistor and method for making the same
US7821015B2 (en) 2006-06-19 2010-10-26 Semisouth Laboratories, Inc. Silicon carbide and related wide-bandgap transistors on semi insulating epitaxy
US20100117118A1 (en) * 2008-08-07 2010-05-13 Dabiran Amir M High electron mobility heterojunction device
DE102009006884B4 (de) * 2009-01-30 2011-06-30 Advanced Micro Devices, Inc., Calif. Verfahren zur Herstellung eines Transistorbauelementes mit In-Situ erzeugten Drain- und Source-Gebieten mit einer verformungsinduzierenden Legierung und einem graduell variierenden Dotierstoffprofil und entsprechendes Transistorbauelement
KR20140110616A (ko) 2013-03-08 2014-09-17 삼성전자주식회사 고 전자이동도 트랜지스터 소자
CN104078427B (zh) * 2013-03-26 2017-02-08 中芯国际集成电路制造(上海)有限公司 一种sram存储器及其制备方法
US9773898B2 (en) * 2015-09-08 2017-09-26 Macom Technology Solutions Holdings, Inc. III-nitride semiconductor structures comprising spatially patterned implanted species

Patent Citations (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5891798A (en) * 1996-12-20 1999-04-06 Intel Corporation Method for forming a High dielectric constant insulator in the fabrication of an integrated circuit
JP2004517461A (ja) * 2000-02-04 2004-06-10 クリー インコーポレイテッド トラッピング（ｔｒａｐｐｉｎｇ）を低減させたＩＩＩ族窒化物ベースの電界効果トランジスタ（ＦＥＴ）およびトランジスタの製造方法
CN1557024A (zh) * 2001-07-24 2004-12-22 ���̿����ɷ����޹�˾ 绝缘栅铝镓氮化物/氮化钾高电子迁移率晶体管(hemt)
JP4304374B2 (ja) * 2004-07-26 2009-07-29 日本電気株式会社 トップゲート型薄膜トランジスタ
CN1977366A (zh) * 2005-05-26 2007-06-06 住友电气工业株式会社 高电子迁移率晶体管、场效应晶体管、外延衬底、制造外延衬底的方法以及制造ⅲ族氮化物晶体管的方法
WO2007018653A2 (en) * 2005-07-20 2007-02-15 Cree, Inc. High electron mobility electronic device structures comprising native substrates and methods for making the same
CN101410985A (zh) * 2006-03-29 2009-04-15 克里公司 高效率和/或高功率密度宽带隙晶体管
CN101517715A (zh) * 2006-09-15 2009-08-26 住友化学株式会社 半导体外延结晶基板的制造方法
CN101611473A (zh) * 2006-11-06 2009-12-23 克里公司 制造包括用于向掩埋层提供低电阻接触的注入区的半导体器件的方法和相关器件
CN101266999A (zh) * 2007-03-14 2008-09-17 中国科学院半导体研究所 氮化镓基双异质结场效应晶体管结构及制作方法
JP5509544B2 (ja) * 2008-06-11 2014-06-04 富士通株式会社 半導体装置及びその製造方法
JP2010238752A (ja) * 2009-03-30 2010-10-21 Mitsubishi Electric Corp 半導体装置及びその製造方法
CN102668091A (zh) * 2009-11-19 2012-09-12 飞思卡尔半导体公司 横向功率晶体管器件及其制造方法
CN102652363A (zh) * 2009-12-23 2012-08-29 英特尔公司 Iii-v族半导体器件的电导率改善
CN102651385A (zh) * 2011-02-25 2012-08-29 富士通株式会社 化合物半导体器件及其制造方法
CN103180935A (zh) * 2011-03-22 2013-06-26 住友电气工业株式会社 复合GaN衬底、制造复合GaN衬底的方法、III族氮化物半导体器件和制造III族氮化物半导体器件的方法
CN103930978A (zh) * 2011-11-14 2014-07-16 夏普株式会社 场效应晶体管及其制造方法
CN102683394A (zh) * 2012-04-17 2012-09-19 程凯 一种增强型器件及其制造方法
CN103489896A (zh) * 2012-06-12 2014-01-01 三星电子株式会社 氮化镓基半导体器件及其制造方法
CN103579319A (zh) * 2012-07-17 2014-02-12 国际商业机器公司 层叠结构、半导体器件及其制造方法
CN102856359A (zh) * 2012-09-28 2013-01-02 程凯 半导体外延结构及其生长方法
CN104465770A (zh) * 2013-09-24 2015-03-25 三菱电机株式会社 半导体装置以及其制造方法
CN104835855A (zh) * 2014-02-12 2015-08-12 恩智浦有限公司 异质结半导体器件
WO2015155932A1 (ja) * 2014-04-09 2015-10-15 サンケン電気株式会社 半導体基板及び半導体素子
CN105322006A (zh) * 2014-06-05 2016-02-10 恩智浦有限公司 半导体异质结器件
CN104900689A (zh) * 2015-06-08 2015-09-09 中国科学院半导体研究所 降低基区电阻率的GaN基HBT外延结构及生长方法

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