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CN107134464A - 一种阵列基板、其驱动方法及显示装置 - Google Patents

一种阵列基板、其驱动方法及显示装置 Download PDF

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CN107134464A CN201710534850.3A CN201710534850A CN107134464A CN 107134464 A CN107134464 A CN 107134464A CN 201710534850 A CN201710534850 A CN 201710534850A CN 107134464 A CN107134464 A CN 107134464A
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刘友会
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Abstract

本发明公开了一种阵列基板、其驱动方法及显示装置，由于同一行像素单元对应一条第一栅线与一条第二栅线以及一条栅线走线，并通过设置与各第一栅线一一对应连接的第一开关单元以及与各第二栅线一一对应连接的第二开关单元，可以使同一行像素单元对应的第一栅线与第二栅线与一条栅线走线对应连接，即通过同一条栅线向一行像素单元连接的第一栅线与第二栅线输入对应的扫描信号，从而可以在实现双栅线设计的基础上，降低原有的栅线走线的数量，提高栅线走线的线宽，进而可以降信号传输延迟现象以及降低占用面积。

Description

一种阵列基板、其驱动方法及显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种阵列基板、其驱动方法及显示装置。
背景技术
目前，阵列基板常采用双栅线型结构，以减少数据线的数量。双栅线型结构的阵列基板，如图1所示，包括：多个像素PX，多条第一栅线Gate1_m(m＝1、2、3、4)与第二栅线Gate2_m，以及与第一栅线Gate1_m与第二栅线Gate2_m交叉设置的数据线Data_n(n＝1、2)，其中，同一行像素连接至两条栅线，例如，第一行像素中，奇数列像素连接至第一栅线Gate1_1，偶数列像素连接至第二栅线Gate2_1，并且栅极驱动IC(Integrated Circuit，集成电路)100通过设置在边框处的栅线走线200与第一栅线Gate1_m以及第二栅线Gate1_m一一对应连接；相邻的两列像素连接至同一条数据线Data_n，例如，第一列像素与第二列像素连接至数据线Data_1，第三列像素与第四列像素连接至数据线Data_2，从而可以减少阵列基板中数据线的数量，进而可以使与数据线连接的源极驱动芯片中的源极驱动IC(Integrated Circuit，集成电路)的数量减半。
然而，由于栅线走线的数量增加了一倍，因此栅线走线需要更多的面积进行排版，造成栅线走线占用的边框面积过多，使得边框变大导致排版率低。并且由于边框面积一定，栅线走线增加后使得每条栅线走线的线宽变窄，从而会带来信号传输延迟现象，进而导致像素充电不足的问题。
发明内容
本发明实施例提供一种阵列基板、其驱动方法及显示装置，用以减少栅线走线的数量，降低栅线走线的面积以及提高线宽，进而降低信号传输延迟现象以及降低占用面积。
因此，本发明提供了一种阵列基板，包括：阵列设置的多个像素单元、交叉且绝缘设置的栅线与数据线；所述栅线包括多条平行设置且与每一行像素单元对应的第一栅线和第二栅线，针对同一行像素单元，奇数列像素单元连接第一栅线，偶数列像素单元连接第二栅线；相邻的两列像素单元连接同一条数据线，并且所述数据线设置于奇数列像素单元和偶数列像素单元之间；所述阵列基板还包括：与每行像素单元一一对应设置的栅线走线，以及对应每行像素单元设置在所述第一栅线和所述第二栅线之间的第一开关单元和第二开关单元；各所述栅线走线通过第一开关单元和所述第二开关单元分别与所述第一栅线和所述第二栅线连接。
优选地，在本发明实施例提供的上述阵列基板中，所述阵列基板还包括：第一控制信号线与第二控制信号线；
各所述第一开关单元包括：第一开关晶体管，其中，所述第一开关晶体管的控制极与所述第一控制信号线相连，第一极与对应的栅线走线相连，第二极与对应的第一栅线相连；
各所述第二开关单元包括：第二开关晶体管，其中，所述第二开关晶体管的控制极与所述第二控制信号线相连，第一极与对应的第一开关晶体管的第一极相连，第二极与对应的第二栅线相连。
优选地，在本发明实施例提供的上述阵列基板中，所述第一控制信号线和所述第二控制信号线分别与所述数据线平行设置，且位于所述阵列基板的非显示区域。
优选地，在本发明实施例提供的上述阵列基板中，各所述栅线走线与各所述第一开关单元以及各所述第二开关单元均位于所述阵列基板的非显示区域。
优选地，在本发明实施例提供的上述阵列基板中，每一行像素对应的第一栅线和第二栅线相对设置于对应行像素单元两侧。
优选地，在本发明实施例提供的上述阵列基板中，各所述栅线走线与所述第一栅线和所述第二栅线同层设置。
相应地，本发明实施例还提供了一种显示装置，包括：本发明实施例提供的上述任一种阵列基板。
优选地，在本发明实施例提供的上述显示装置中，还包括：与各所述栅线走线连接的栅极驱动芯片以及与所述数据线连接的源极驱动芯片。
优选地，在本发明实施例提供的上述显示装置中，在所述阵列基板还包括第一控制信号线与第二控制信号线时，所述源极驱动芯片还与所述第一控制信号线以及所述第二控制信号线连接。
相应地，本发明实施例还提供了一种本发明实施例提供的上述任一种阵列基板的驱动方法，包括：
在一帧扫描时间内，依次向各所述栅线走线输入对应的扫描信号；其中，针对一条栅线走线，在所述栅线走线输入对应的扫描信号时，控制与所述栅线走线连接的第一开关单元和第二开关单元顺序开启，使所述栅线走线分时与所述第一栅线和所述第二栅线连接。
本发明有益效果如下：
本发明实施例提供的阵列基板、其驱动方法及显示装置，由于同一行像素单元对应一条第一栅线与一条第二栅线以及一条栅线走线，并通过设置与各第一栅线一一对应连接的第一开关单元以及与各第二栅线一一对应连接的第二开关单元，可以使同一行像素单元对应的第一栅线与第二栅线与一条栅线走线对应连接，即通过同一条栅线向一行像素单元连接的第一栅线与第二栅线输入对应的扫描信号，从而可以在实现双栅线设计的基础上，降低原有的栅线走线的数量，提高栅线走线的线宽，进而可以降信号传输延迟现象以及降低占用面积。
附图说明
图1为现有技术中阵列基板的结构示意图；
图2为本发明实施例提供的阵列基板的结构示意图；
图3为本发明实施例提供的阵列基板的具体结构示意图；
图4为图3所示的阵列基板的驱动时序图；
图5为向各栅线中输入的扫描信号的示意图；
图6为本发明实施例提供的驱动方法的流程图；
图7为本发明实施例提供的显示装置的结构示意图。
具体实施方式
为了使本发明的目的，技术方案和优点更加清楚，下面结合附图，对本发明实施例提供的阵列基板、其驱动方法及显示装置的具体实施方式进行详细地说明。应当理解，下面所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。并且在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
附图中各形状和大小均不反映阵列基板的真实比例，目的只是示意说明本发明内容。
本发明实施例提供了一种阵列基板，如图2所示，包括：阵列设置的多个像素单元PX、交叉且绝缘设置的栅线与数据线Data_k(k为正整数，图2中以k＝2为例进行说明)；栅线包括多条平行设置且与每一行像素单元对应的第一栅线Gate1_p和第二栅线Gate2_p(p＝1、2、3…P，P为阵列基板中像素的总行数，图2中以P＝4为例进行说明)，针对同一行像素单元，奇数列像素单元连接第一栅线Gate1_p，偶数列像素单元连接第二栅线Gate2_p；相邻的两列像素单元连接同一条数据线Data_k，并且数据线Data_k设置于奇数列像素单元和偶数列像素单元之间；阵列基板还包括：与每行像素单元一一对应设置的多条栅线走线G_p，以及对应每行像素单元设置在第一栅线Gate1_p和第二栅线Gate2_p之间的第一开关单元10_p和第二开关单元20_p；各栅线走线G_p通过第一开关单元10_p和第二开关单元20_p分别与第一栅线Gate1_p和第二栅线Gate2_p连接。
可以理解的是，本发明实施例中的像素单元包括薄膜晶体管和像素电极，其中，每个像素单元中的薄膜晶体管的栅极与相应的第一栅线或第二栅线连接，薄膜晶体管的源极与相应的数据线相连，薄膜晶体管的漏极与当前像素单元中的像素电极连接。
本发明实施例提供的上述阵列基板，由于同一行像素单元对应一条第一栅线与一条第二栅线以及一条栅线走线，并通过设置与各第一栅线一一对应连接的第一开关单元以及与各第二栅线一一对应连接的第二开关单元，可以使同一行像素单元对应的第一栅线与第二栅线与一条栅线走线对应连接，即通过同一条栅线向一行像素单元连接的第一栅线与第二栅线输入对应的扫描信号，从而可以在实现双栅线设计的基础上，降低原有的栅线走线的数量，提高栅线走线的线宽，进而可以降信号传输延迟现象以及降低占用面积。在具体实施时，在本发明实施例提供的上述阵列基板中，如图2所示，一行像素单元对应一条第一栅线Gate1_p与一条第二栅线Gate2_p以及一条栅线走线G_p，这些栅线走线G_p还用于连接栅极驱动芯片(即Gate IC)，因此，也可以使Gate IC中级联电路的数量减少一半，从而可以降低Gate IC的占用面积。并且，在实际应用中，栅线走线一般是先与阵列基板的非显示区域中的连接端子电连接，然后连接端子再与Gate IC电连接，以实现栅线走线与Gate IC电连接。
在具体实施时，在本发明实施例提供的上述阵列基板中，如图2所示，每一行像素对应的第一栅线Gate1_p和第二栅线Gate2_p相对设置于对应行像素单元两侧。当然，每一行像素对应的第一栅线和第二栅线也可以同时设置在对应行像素单元的上侧或下侧，在此不作限定。
为了简化制备工艺，在具体实施时，在本发明实施例提供的上述阵列基板中，可以使各栅线走线同层同材质。这样可以通过一次构图工艺形成各栅线走线的图形，简化制备工艺，节省生产成本。
进一步地，在具体实施时，在本发明实施例提供的上述阵列基板中，可以使各栅线走线与各第一栅线以及各第二栅线同层设置。并且进一步地，也可以使各栅线走线与各第一栅线以及各第二栅线同材质。这样可以不用增加额外制作栅线走线的工艺，只需要在制作阵列基板时在形成第一栅线与第二栅线时改变原有的构图图形，即可通过一次构图工艺形成栅线走线和第一栅线以及第二栅线的图形，可以简化制备工艺，节省生产成本。当然，各栅线走线也可以与其他膜层同层设置，在此不作限定。
在具体实施时，在本发明实施例提供的上述阵列基板中，各第一开关单元与各第二开关单元可以位于显示区域，或者也可以位于非显示区域，在此不作限定。
为了提高显示区域的面积，在具体实施时，在本发明实施例提供的上述阵列基板中，各栅线走线与各第一开关单元以及各第二开关单元均位于阵列基板的非显示区域。
在具体实施时，在本发明实施例提供的上述阵列基板中，如图3所示，阵列基板还可以包括：第一控制信号线30与第二控制信号线40；
各第一开关单元10_p具体可以包括：第一开关晶体管M1，其中，第一开关晶体管M1的控制极与第一控制信号线30相连，第一极与对应的栅线走线G_p相连，第二极与对应的第一栅线Gate1_p相连；
各第二开关单元20_p具体可以包括：第二开关晶体管M2，其中，第二开关晶体管M2的控制极与第二控制信号线40相连，第一极与对应的第一开关晶体管M1的第一极相连，第二极与对应的第二栅线Gate2_p相连。
在具体实施时，在本发明实施例提供的上述阵列基板中，如图3所示，第一开关晶体管M1可以为N型晶体管。当然，第一开关晶体管也可以为P型晶体管，在此不作限定。
在具体实施时，在本发明实施例提供的上述阵列基板中，如图3所示，第二开关晶体管M2可以为N型晶体管。当然，第二开关晶体管也可以为P型晶体管，在此不作限定。
在具体实施时，在本发明实施例提供的上述阵列基板中，N型晶体管高电平导通，低电平截止；P型晶体管高电平截止，低电平导通。
需要说明的是，本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideScmiconductor)，在此不作限定。在具体实施中，这些晶体管的控制极为其栅极，根据晶体管的类型以及输入的信号的不同，将第一极作为其源极或漏极，将第二极作为其漏极或源极。
在具体实施时，在本发明实施例提供的上述阵列基板中，如图3所示，第一控制信号线30可以与数据线Data_k平行设置，且位于阵列基板的非显示区域。当然，第一控制信号线也可以不与数据线Data_k平行设置，在此不作限定。
在具体实施时，在本发明实施例提供的上述阵列基板中，如图3所示，第二控制信号线40可以与数据线Data_k平行设置，且位于阵列基板的非显示区域。当然，第二控制信号线也可以不与数据线Data_k平行设置，在此不作限定。
较佳地，为了统一工艺，在具体实施时，在本发明实施例提供的上述阵列基板中，如图3所示，第一控制信号线30和第二控制信号线40均与数据线Data_k平行设置，且位于阵列基板的非显示区域。
下面以图3所示的阵列基板的结构为例，结合图4所示的驱动时序图对本发明实施例提供的上述阵列基板的驱动过程进行描述。在图4中，以向栅线走线G_1输入扫描信号g_1为例，该扫描信号g_1包括高电平阶段T0。其中，g_1代表Gate IC输入栅线走线G_1的扫描信号，gate1_1代表第一栅线Gate1_1接收的信号，gate2_1代表第二栅线Gate2_1接收的信号，CS1代表第一控制信号线30上的控制信号，CS2代表第二控制信号线40上的控制信号。控制信号CS1与控制信号CS2可以为周期相同、相位相反并且占空比为50％的时钟信号。由于控制信号CS1与控制信号CS2的作用使扫描信号g_1的高电平阶段T0被划分成周期相等的T01与T02两个阶段。
在T1阶段，由于第一控制信号线30上的控制信号CS1为高电平，第二控制信号线40上的控制信号CS2为低电平，因此第一开关单元10_1中的第一开关晶体管M1导通，第二开关单元20_1中的第二开关晶体管M2截止。由于第一开关单元10_1中的第一开关晶体管M1导通，并将扫描信号g_1的高电平信号提供给第一栅线Gate1_1，因此第一栅线Gate1_1接收高电平的信号。因此，第一栅线Gate1_1连接的各像素单元开启以进行充电，而第二栅线Gate2_1连接的各像素单元关闭停止充电。
在T2阶段，由于第一控制信号线30上的控制信号CS1为低电平，第二控制信号线40上的控制信号CS2为高电平，因此第一开关单元10_1中的第一开关晶体管M1截止，第二开关单元20_1中的第二开关晶体管M2导通。由于第二开关单元20_1中的第二开关晶体管M2导通，并将扫描信号g_1的高电平信号提供给第二栅线Gate2_1，因此第二栅线Gate2_1接收高电平的信号。因此，第二栅线Gate2_1连接的各像素单元开启以进行充电，而第一栅线Gate1_1连接的各像素单元关闭停止充电。
在除T1和T2以外的其他阶段，对于每一行像素单元，虽然第一开关晶体管M1与第二开关晶体管M2分别在控制信号CS1与控制信号CS2的控制下分时导通，但只会分别向第一栅线Gate1_1与第二栅线Gate2_1输出低电平信号。
并且，如图5所示，在向对应第一行像素单元的栅线走线G_1输入扫描信号g_1时，对应第一行像素单元的第一栅线Gate1_1接收到的信号为gate1_1，第二栅线Gate2_1接收到的信号为gate2_1。同理，在向对应第二行像素单元的栅线走线G_2输入扫描信号g_2时，对应第二行像素单元的第一栅线Gate1_2接收到的信号为gate1_2，第二栅线Gate2_2接收到的信号为gate2_2。在向对应第三行像素单元的栅线走线G_3输入扫描信号g_3时，对应第三行像素单元的第一栅线Gate1_3接收到的信号为gate1_3，第二栅线Gate2_3接收到的信号为gate2_3。
另外，在向对应第四行像素单元、第五行像素单元…对应的栅线走线输入对应的扫描信号时，其驱动过程与上述工作过程基本相同，在此不作详述。
基于同一发明构思，本发明实施例还提供了一种驱动本发明实施例提供的上述任一种阵列基板的驱动方法，如图6所示，该方法具体可以包括：
S601、在一帧扫描时间内，依次向各栅线走线输入扫描信号；其中，针对一条栅线走线，在栅线走线输入对应的扫描信号时，控制与栅线走线连接的第一开关单元和第二开关单元顺序开启，使栅线走线分时与第一栅线和第二栅线连接。
基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述任一种阵列基板。该显示装置解决问题的原理与前述阵列基板相似，因此该显示装置的实施可以参见前述阵列基板的实施，重复之处在此不再赘述。
在具体实施时，在本发明实施例提供的上述显示装置中，如图7所示，还可以包括：与各栅线走线G_p连接的栅极驱动芯片50以及与数据线Data_k连接的源极驱动芯片60。该栅极驱动芯片50用于向连接的各栅线走线G_p依次输入对应的扫描信号。该源极驱动芯片60用于向连接的数据线Data_k输入对应的数据信号。栅极驱动芯片与源极驱动芯片的工作过程与现有技术中的工作过程基本相同，为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。
在具体实施时，在本发明实施例提供的上述显示装置中，如图7所示，在阵列基板还包括第一控制信号线30与第二控制信号线40时，源极驱动芯片60还与第一控制信号线30以及第二控制信号线40连接。这样可以采用源极驱动芯片60来向第一控制信号线30与第二控制信号线40输入对应的控制信号，简化制备工艺。
在具体实施时，本发明实施例提供的上述显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何接收显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。
本发明实施例提供的阵列基板、其驱动方法及显示装置，由于同一行像素单元对应一条第一栅线与一条第二栅线以及一条栅线走线，并通过设置与各第一栅线一一对应连接的第一开关单元以及与各第二栅线一一对应连接的第二开关单元，可以使同一行像素单元对应的第一栅线与第二栅线与一条栅线走线对应连接，即通过同一条栅线向一行像素单元连接的第一栅线与第二栅线输入对应的扫描信号，从而可以在实现双栅线设计的基础上，降低原有的栅线走线的数量，提高栅线走线的线宽，进而可以降信号传输延迟现象以及降低占用面积。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种阵列基板，包括：阵列设置的多个像素单元、交叉且绝缘设置的栅线与数据线；所述栅线包括多条平行设置且与每一行像素单元对应的第一栅线和第二栅线，针对同一行像素单元，奇数列像素单元连接第一栅线，偶数列像素单元连接第二栅线；相邻的两列像素单元连接同一条数据线，并且所述数据线设置于奇数列像素单元和偶数列像素单元之间；其特征在于，所述阵列基板还包括：与每行像素单元一一对应设置的栅线走线，以及对应每行像素单元设置在所述第一栅线和所述第二栅线之间的第一开关单元和第二开关单元；各所述栅线走线通过第一开关单元和所述第二开关单元分别与所述第一栅线和所述第二栅线连接。
2.如权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括：第一控制信号线与第二控制信号线；
各所述第一开关单元包括：第一开关晶体管，其中，所述第一开关晶体管的控制极与所述第一控制信号线相连，第一极与对应的栅线走线相连，第二极与对应的第一栅线相连；
各所述第二开关单元包括：第二开关晶体管，其中，所述第二开关晶体管的控制极与所述第二控制信号线相连，第一极与对应的第一开关晶体管的第一极相连，第二极与对应的第二栅线相连。
3.如权利要求2所述的阵列基板，其特征在于，所述第一控制信号线和所述第二控制信号线分别与所述数据线平行设置，且位于所述阵列基板的非显示区域。
4.如权利要求1-3任一项所述的阵列基板，其特征在于，各所述栅线走线与各所述第一开关单元以及各所述第二开关单元均位于所述阵列基板的非显示区域。
5.如权利要求1-3任一项所述的阵列基板，其特征在于，每一行像素对应的第一栅线和第二栅线相对设置于对应行像素单元两侧。
6.如权利要求1-3任一项所述的阵列基板，其特征在于，各所述栅线走线与所述第一栅线和所述第二栅线同层设置。
7.一种显示装置，其特征在于，包括：如权利要求1-6任一项所述的阵列基板。
8.如权利要求7所述的显示装置，其特征在于，还包括：与各所述栅线走线连接的栅极驱动芯片以及与所述数据线连接的源极驱动芯片。
9.如权利要求8所述的显示装置，其特征在于，在所述阵列基板还包括第一控制信号线与第二控制信号线时，所述源极驱动芯片还与所述第一控制信号线以及所述第二控制信号线连接。
10.一种如权利要求1-6任一项所述的阵列基板的驱动方法，其特征在于，包括：
在一帧扫描时间内，依次向各所述栅线走线输入扫描信号；其中，针对一条栅线走线，在所述栅线走线输入对应的扫描信号时，控制与所述栅线走线连接的第一开关单元和第二开关单元顺序开启，使所述栅线走线分时与所述第一栅线和所述第二栅线连接。
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