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CN107112040A - 用于更好信号质量的新颖高速信号路由拓扑 - Google Patents

用于更好信号质量的新颖高速信号路由拓扑 Download PDF

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CN107112040A
CN107112040A CN201680005415.5A CN201680005415A CN107112040A CN 107112040 A CN107112040 A CN 107112040A CN 201680005415 A CN201680005415 A CN 201680005415A CN 107112040 A CN107112040 A CN 107112040A
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pcb
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Abstract

一种装置，包括PCB上的输出驱动器和该PCB上的数个芯片，这些芯片包括第一芯片和第二芯片。该PCB包括：连接到该输出驱动器的第一传输线，连接到该第一传输线和该第一芯片的第二传输线，该第二传输线具有大于或等于该第一传输线的长度10倍的长度；以及连接到该第一传输线和该第二芯片的第三传输线，该第三传输线具有大于或等于该第一传输线的长度10倍的长度。该第二传输线连接到该第一芯片而不在该PCB上耦合到端接电阻器，且该第三传输线连接到该第二芯片而不在该PCB上耦合到端接电阻器。

Description

用于更好信号质量的新颖高速信号路由拓扑
相关申请的交叉引用
本申请要求于2015年1月12日提交的题为“A novel high speed signalroutingtopology for better signal quality(用于更好信号质量的新颖高速信号路由拓扑)”的美国专利申请号No.14/595,175的权益，其通过援引全部明确纳入于此。
背景
领域
本公开一般涉及印刷电路板(PCB)上的信号迹线路由，并尤其涉及用于更好信号质量的高速信号路由拓扑。
背景技术
随着对于复杂和高性能的消费电子产品(例如，智能电话)的需求持续增加，此类产品的制造商发现要满足此类需求而同时维持低产品成本是挑战性的。因此，存在对于此类消费电子产品的改进设计以克服这些挑战的需要。
概览
在本公开的一方面，一种装置包括PCB上的输出驱动器和该PCB上的数个芯片。这些芯片包括第一芯片和第二芯片。该PCB包括连接到该输出驱动器的第一传输线和连接到该第一传输线和该第一芯片的第二传输线。该第二传输线具有大于或等于该第一传输线的长度10倍的长度。该PCB进一步包括连接到该第一传输线和该第二芯片的第三传输线。该第三传输线具有大于或等于该第一传输线的长度10倍的长度。
在本公开的一方面，一种装置包括PCB。该PCB包括输出驱动器和多个芯片。该装置通过连接到该输出驱动器的第一传输线传播来自该输出驱动器的信号。该装置将该信号从该第一传输线传播到连接到该第一传输线和该多个芯片中的第一芯片的第二传输线。该第二传输线具有大于或等于第一传输线的长度10倍的长度。该装置将该信号从该第一传输线传播到连接到该第一传输线和该多个芯片中的第二芯片的第三传输线。该第三传输线具有大于或等于第一传输线的长度10倍的长度。
附图简述
图1是解说根据本公开的各种方面的信号迹线路由的PCB的示图。
图2是解说根据本公开的各种方面的示例性信号迹线路由的示图。
图3是解说根据本公开的各种方面的示例性信号迹线路由的示图。
图4是解说根据本公开的各种方面的信号路由的PCB的示图。
图5是将信号从PCB上的输出驱动器传播到该PCB上的多个芯片的方法的流程图。
详细描述
以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文所描述的概念的仅有配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免淡化此类概念。装置和方法将在以下详细描述中进行描述并可以在附图中由各种框、模块、组件、电路、步骤、过程、算法、元件等来解说。
消费电子产品通常实现了具有数个层的PCB。例如，消费电子产品通常实现四层PCB，其中这四层中的两层用于电源和接地，而剩余的两层被用于路由信号迹线。用于路由信号迹线的这两层一般位于PCB的顶表面和底表面。然而，随着PCB的顶表面和底表面上的电子组件的数目和/或大小增加，PCB上能用于路由信号迹线的面积减小了。由此，若PCB上没有充足的面积量可用，那么可能需要使用成本更高的PCB(例如，具有六层或更多层的PCB)。
在一个场景中，当PCB上的一个或多个信号迹线(例如，存储器地址线)需要分支出来从而向多个电子组件(例如，存储器芯片)提供信号时，可以使用诸如平衡树路由和飞掠路由等的路由技术。这些技术通常在分支出来的信号迹线上要求电压端接(也被称为VTT)来维持信号质量。每一个这些电压端接包括一个或多个电阻器以及附加的信号迹线路由，这可能显著减小PCB上的可使用面积。如此，制造商可能需要实现具有六层或更多层的PCB来容适特定设计的所有必要信号迹线路由，这可能显著增加消费电子产品的制造成本。
图1是解说根据本公开的各种方面的信号迹线路由的PCB 100的示图。如图1中所示，PCB 100包括芯片102、104和106。如图1中进一步所示，芯片102包括输出驱动器108，而芯片104和106包括各自相应的输入110和112。例如，芯片102可以是片上系统(SOC)，而芯片104和106各自可以是存储器芯片，诸如动态随机存取存储器(DRAM)芯片。在此类示例中，芯片102的输出驱动器108可以是配置成向芯片104、106的输入110、112二者提供地址信号的地址线输出。相应地，以及如图1中所示，用于携带来自输出驱动器108的输出信号的信号迹线114被配置成在汇接处116分支出去，使得信号迹线114的第一分支(例如，信号迹线部分118a和120a)被路由到输入110，且信号迹线114的第二分支(例如，信号迹线部分118b和120b)被路由到输入112，从而向芯片104和106二者提供相同输出信号。例如，信号迹线114和第一与第二分支可以各自具有大约60欧姆的特性阻抗。为了达成平衡的负载，第一分支的长度可以等于第二分支的长度。
如图1中所示，汇接处116被安置在芯片102与芯片104、106之间大致中点处，从而信号迹线114的长度L1 130约等于每个分支的长度(例如，部分118a的长度L2 132和部分120a的长度L3 134的长度之和)。为了维持通过信号迹线114和每个第一和第二分支的足够的信号质量，这些分支可以各自在相应芯片附近包括电压端接。例如，在图1的配置中，第一电压可以通过第一电阻器被耦合到信号迹线部分120a(例如，在区域126处)以形成第一VTT，而第二电压可以通过第二电阻器被耦合到信号迹线部分120b(例如，在区域128处)以形成第二VTT。在另一个示例中，第三电压可以通过第三电阻器被耦合到信号迹线114(例如，在汇接处116处)以作为先前讨论的诸VTT的补充或代替而形成第三VTT。例如，先前讨论的示例中的第一、第二和第三电压可以是相同的电压或不同的电压。
电压端接可以减小信号迹线114和/或第一和第二分支中可能发生的信号反射和振鸣。虽然电压端接可以被用来达成足够的信号质量，但是应当注意，芯片102可以具有许多附加的输出驱动器以供在芯片104和106中驱动附加的对应输入。例如，芯片102可包括用于15个分别的地址信号的15个输出驱动器和/或用于8个分别的控制信号的8个输出驱动器。因此，当电压端接被应用到携带来自芯片102的诸输出驱动器去往芯片104和106的对应输入的此类地址和/或控制信号的每个信号迹线时，这些电压端接中使用的电阻器可以消耗PCB 100上的显著面积量。
图2是解说根据本公开的各种方面的示例性信号迹线路由200的示图。图2示出了包括配置成驱动至少第一和第二输入218、220的输出驱动器202的PCB 201。在一方面，输出驱动器202可以是芯片(例如SOC)的地址线输出，并且第一和第二输入218、220可以是存储器芯片(例如，DRAM芯片)的相应地址输入。在其他方面，输出驱动器202可以是PCB上的用于控制信号的传输的控制线输出、用于时钟信号的传输的时钟线输出、或者用于其他类型的信号的传输的输出。
如图2中所示，耦合到输出驱动器202的信号迹线204在汇接处208分支出去到第一信号迹线分支210和第二信号迹线分支212。第一信号迹线分支210耦合到第一输入218，而第二信号迹线分支212耦合到第二输入220。因此，信号迹线204可以是用作输出驱动器202和第一与第二信号迹线分支210、212之间的互连的传输线。第一和第二信号迹线分支210、212还可以被称作传输线。相应地，来自输出驱动器202的输出信号可以经由信号迹线204和第一与第二信号迹线分支210、212被传送到第一和第二输入218、220。应当注意，图2的配置不包括任何电压端接。
在图2中，阻抗Z1 206表示信号迹线204的特性阻抗，阻抗Z2 214表示第一信号迹线分支210的特性阻抗，且阻抗Z3 216表示第二信号迹线分支212的特性阻抗。在一方面，阻抗Z1 206，Z2 214和Z3 216可以是相等的值。在另一方面，阻抗Z1 206，Z2 214和Z3 216可以是不同的值。在图2中，长度L1 222表示信号迹线204的长度，且长度L2 224表示第一和第二信号迹线分支210、212的长度。
在一方面，并参照图2中所示的针对信号迹线长度的阻抗的图形表示，阻抗Z1206、Z2 214和Z3 216可以是60欧姆，且第一和第二输入218、220的输入阻抗各自可以是100K欧姆。在此类方面，第一和第二信号迹线分支210、212的等效阻抗可以被认为是30欧姆(例如，等效阻抗＝(60欧姆×60欧姆)/(60欧姆+60欧姆))。因此，如图2中所示，沿从输出驱动器202到第一和第二输入218、220的信号路径的阻抗在汇接处208从60欧姆下降至30欧姆。
在图2的方面，由于汇接处208处的阻抗改变而在信号迹线204或第一和第二信号迹线分支210、212中导致的信号反射可以通过将汇接处208之前的信号迹线204的长度L1222配置成尽可能短而被显著减小。在一方面，第一和第二信号迹线分支210、212的长度L2224可以被配置成大于或等于信号迹线204的长度L1的10倍。
在一方面，输出驱动器202的输出阻抗可以配置成匹配第一和第二信号迹线分支210和212的等效阻抗(例如，并联配置的有效阻抗)。例如，若第一和第二信号迹线分支210和212的等效阻抗为30欧姆，那么输出驱动器202的输出阻抗可以配置成大约30欧姆。在一方面，输出驱动器202的输出阻抗可以配置成约等于并联的第一和第二信号迹线分支210、212的特性阻抗的一半。
在一方面，信号迹线204的长度L1 222可以配置成将来自输出驱动器202的输出信号延迟小于输出信号的上升时间的1/5。输出信号的延迟时间(例如，信号通过PCB上的信号迹线的传播时间)可以使用式(1)来确定。
信号延迟时间＝(信号迹线的长度)/(信号的速度) (式1)
信号通过PCB上的信号迹线的速度可以使用式(2)来确定
式2中的介电常数可以是PCB的相对介电常数(也被称作电介质常数)。例如，PCB的相对介电常数可以是4.4。因此，通过应用式2，PCB上的信号的速度可以被确定为
可以领会，式1可以被应用以通过如式3中所示解式1求得信号迹线的长度来确定具有特定延迟时间的信号迹线的长度。
信号迹线的长度＝(信号延迟时间)/(信号的速度) (式3)
因此，在一个示例中，若来自输出驱动器202的输出信号的上升时间为100皮秒(ps)并且若来自输出驱动器202的输出信号的延迟时间将不大于该上升时间的1/5(例如，(100ps)/5＝20ps)，那么该信号迹线的长度可以被确定为(2.0×10-11s)×(1.43×108m/s)＝2.9×10-3m，其约为0.1英寸。
在一方面，信号迹线204的长度L1 222可以具有约0.1英寸的最小长度。在其他方面，信号迹线204的长度L1 222可以不被要求具有最小长度。在此类方面，例如，信号迹线204的长度L1 222可以约为0。
能够领会，上文描述的诸方面可以被应用到输出驱动器将驱动两个以上输入的配置。相应地，图3是解说根据本公开的各种方面的示例性信号迹线路由300的示图。图3示出了包括配置成驱动三个或更多输入(诸如，第一输入318，第二输入320，和第N输入321)的输出驱动器302的PCB 301。在一方面，输出驱动器302可以是芯片(例如SOC)的地址线输出，并且第一、第二和第N输入318、320和321可以是存储器芯片(例如，DRAM芯片)的相应地址输入。在其他方面，输出驱动器302可以是PCB上的用于控制信号的传输的控制线输出，用于时钟信号的传输的时钟线输出，或者用于其他类型的信号的传输的输出。
如图3中所示，耦合到输出驱动器302的信号迹线304在汇接处308分支出去到第一信号迹线分支310、第二信号迹线分支312和第N信号迹线分支313。第一信号迹线分支310耦合到第一输入318，第二信号迹线分支312耦合到第二输入320，且第三信号迹线分支313耦合到第N输入321。因此，信号迹线304可以是用作输出驱动器302与第一、第二和第N信号迹线分支310、312、313之间的互连的传输线。第一、第二和第N信号迹线分支310、312、312还可以被称作传输线。相应地，来自输出驱动器302的输出信号可以经由信号迹线304和第一、第二与第N信号迹线分支310、312、313被传送到第一、第二和第N输入318、320、321。应当注意，图3的配置无论是在PCB上还是在DRAM 318、320、321中都不包括任何电压端接。
在图3中，阻抗Z1 306表示信号迹线304的特性阻抗，阻抗Z2 314表示第一信号迹线分支310的特性阻抗，阻抗Z3 316表示第二信号迹线分支312的特性阻抗，以及阻抗ZN 317表示第N信号迹线分支313的特性阻抗。在一方面，阻抗Z1 306，Z2 314、Z3 316和ZN 317可以是相等的值。在另一方面，阻抗Z1 306，Z2 314、Z3 316和ZN 317可以是不同的值。在图3中，长度L1 322表示信号迹线304的长度，且长度L2 324表示第一、第二和第N信号迹线分支310、312、313的长度。
在一方面，阻抗Z1 306，Z2 314、Z3 316和ZN 317可以是60欧姆，而输入318、320和321的输入阻抗各自可以是100K欧姆。相应地，在此类方面，第一、第二和第N信号迹线分支310、312和313的等效阻抗(例如，平行的)可以小于信号迹线304的阻抗Z1 306。在图3的方面，由于汇接处308处的阻抗下降而在信号迹线304或第一、第二和第N信号迹线分支310、312、313中导致的信号反射可以通过将在汇接处308之前的信号迹线304的长度L1 322配置成尽可能短而被显著减小。在一方面，第一、第二和第N信号迹线分支310、312和313的长度L2 324可以被配置成大于或等于信号迹线304的长度L1 322的10倍。
图4是解说根据本公开的各种方面的信号路由的PCB 400的示图。如图4中所示，PCB 400包括芯片402、404和406。如图4中进一步所示，芯片402包括输出驱动器408，而芯片404和406包括各自相应的输入410和412。例如，芯片402可以是SOC，而芯片404和406可以各自是存储器芯片，诸如DRAM芯片。在此类示例中，芯片402的输出驱动器408可以是配置成向芯片404、406的输入410、412二者提供地址信号的地址线输出(例如，地址线A0)。相应地，以及如图4中所示，用于携带来自输出驱动器408的输出信号的信号迹线414被配置成在汇接处416分支出去，以使得信号迹线414的第一信号迹线分支(例如，信号迹线部分418a和420a)被路由到输入410，且信号迹线414的第二信号迹线分支(例如，信号迹线部分418b和420b)被路由到输入412，从而向芯片404和406二者提供该输出信号。例如，信号迹线414以及第一和第二信号迹线分支可以各自具有大约60欧姆的特性阻抗，而第一和第二信号迹线分支的等效阻抗可以被认为是30欧姆。因此，在图4的示例配置中，沿从输出驱动器408到输入410、412的信号路径的阻抗在汇接处416从60欧姆下降至30欧姆。
在一方面，可能由于汇接处416处的阻抗改变而导致的信号反射可以通过将在汇接处416之前的信号迹线414的长度L1 422配置成尽可能短来减小。在一方面，第一和第二信号迹线分支的长度可以大于或等于信号迹线414(也被称作互连)的长度L1 422的10倍。例如，第一信号迹线分支的长度(例如，信号迹线部分418a的长度L2 424和信号迹线部分420a的长度L3 426的总和)可以大于或等于信号迹线414的长度L1 422的10倍。在一方面，信号迹线414的长度L1 422可以配置成将来自输出驱动器402的输出信号延迟小于输出信号的上升时间的1/5。
应当理解，在图4的示例配置中，可以维持足够的输出信号质量而不使用电压端接。因此，通常将在对信号迹线的电压端接中使用的电阻器可以从PCB中省略，这节约了PCB上可观的面积。此外，也可以避免这些电阻器的成本以及与在PCB上安装此类电阻器相关联的成本。此外，当第一信号迹线分支(例如，信号迹线部分418a和420a)的长度和/或第二信号迹线分支(例如，信号迹线部分418b和420b)的长度大于或等于互连(例如，信号迹线414)的长度的10倍时，此互连相对较短的长度可以减小该PCB上的信号迹线路由拥塞。最终，通过如先前所讨论地省略电压端接中使用的电阻器并由此节省PCB上的面积，PCB上的信号迹线路由拥塞便可以被显著地减少。由此，可以使用较低成本的PCB(例如，具有四层的PCB)而非成本更高的PCB(例如，具有六层或更多层的PCB)。
在一方面，一种装置包括PCB上的输出驱动器和多个芯片。例如，参照回图4，PCB400包括输出驱动器408和芯片402、404、406。这些芯片包括第一芯片(诸如芯片404)和第二芯片(诸如芯片406)。该PCB包括连接到输出驱动器的第一传输线。例如，参照图2，第一传输线可以是耦合到输出驱动器408的信号迹线414。该PCB进一步包括连接到第一传输线和第一芯片的第二传输线。例如，参照图2，第二传输线可以是第一信号迹线分支(例如，信号迹线部分418a和420a)。第二传输线具有大于或等于第一传输线的长度10倍的长度。PCB进一步包括连接到第一传输线和第二芯片的第三传输线。例如，参照图2，第三传输线可以是第二信号迹线分支(例如，信号迹线部分418b和420b)。第三传输线具有大于或等于第一传输线的长度10倍的长度。在一方面，第二传输线连接到该第一芯片而不耦合到该PCB上的端接电阻器，且第三传输线连接到第二芯片而不耦合到该PCB上的端接电阻器。在一方面，输出驱动器配置成向诸芯片传送相同的信号。在一方面，输出驱动器配置成在第一传输线上通过第二和第三传输线向诸芯片传送信号，该信号是控制信号、时钟信号或地址信号中的一者。在一方面，第一传输线的长度配置成将信号延迟小于该信号的上升时间的1/5。在一方面，第二传输线和第三传输线的特性阻抗等于第一传输线的特性阻抗。在一方面，输出驱动器的输出阻抗约等于并联的第二和第三传输线的特性阻抗。在一方面，输出驱动器的输出阻抗约等于第二传输线或第三传输线的特性阻抗的一半。
图5是将信号从PCB上的输出驱动器传播到该PCB上的多个芯片的方法的流程图500。在步骤502，信号从输出驱动器通过连接到该输出驱动器的第一传输线传播。例如，参照图2，输出驱动器可以是输出驱动器202，且第一传输线可以是信号迹线204。例如，该信号可以是控制信号、时钟信号或地址信号。在一方面，该信号通过第一传输线被延迟达小于该信号的上升时间的1/5。
在步骤504，该信号从第一传输线传播到连接到该第一传输线和该多个芯片中的第一芯片的第二传输线，该第二传输线具有大于或等于该第一传输线的长度10倍的长度。例如，参照图2，第二传输线可以是信号迹线分支210，且第一芯片可以是包括第一输入218的第一存储器芯片(例如，DRAM芯片)。相应地，信号迹线分支210的长度L2 224可以大于或等于信号迹线204的长度L1 222的10倍。在一方面，第二传输线连接到第一芯片而不在PCB上耦合到端接电阻器。
在步骤506，该信号从第一传输线传播到连接到该第一传输线和该多个芯片中的第二芯片的第三传输线，该第三传输线具有大于或等于该第一传输线的长度10倍的长度。例如，参照图2，第三传输线可以是信号迹线分支212，且第二芯片可以是包括第二输入220的第二存储器芯片(例如，DRAM芯片)。相应地，信号迹线分支212的长度L2 224可以大于或等于信号迹线204的长度L1 222的10倍。在一方面，第三传输线连接到第二芯片而不在PCB上耦合到端接电阻器。在一方面，通过第二传输线的信号和通过第三传输线的信号携带与通过第一传输线的信号相同的信息。例如，通过第一传输线的信号可以配置成携带存储器地址信息。在此类示例中，通过第二传输线的信号和通过第三传输线的信号可以各自携带与通过第一传输线的信号相同的存储器地址信息。在一方面，第二传输线和第三传输线的特性阻抗等于第一传输线的特性阻抗。在一方面，输出驱动器的输出阻抗约等于并联的第一和第二传输线的特性阻抗。
在一个配置中，用于在PCB上传播信号的设备包括用于将信号驱动到多个芯片的装置。例如，参见图2，用于驱动信号的装置可以是输出驱动器202。该设备进一步包括用于传播来自用于驱动信号的装置的信号的第一装置，该第一装置连接到用于驱动信号的装置。例如，用于传播信号的第一装置可以是第一传输线，诸如耦合到输出驱动器202的信号迹线204。该设备进一步包括用于传播来自第一装置的信号的第二装置，该第二装置连接到该第一装置和多个芯片中的第一芯片，该第二装置具有大于或等于该第一装置的长度10倍的长度。例如，用于传播信号的第二装置可以是第二传输线，诸如信号迹线分支210。在此类示例中，信号迹线分支210的长度L2 224可以大于或等于信号迹线204的长度L1 222的10倍。该设备进一步包括用于传播来自第一装置的信号的第三装置，该第三装置连接到该第一装置和该多个芯片中的第二芯片，该第三装置具有大于或等于该第一装置的长度10倍的长度。例如，用于传播信号的第三装置可以是第三传输线，诸如信号迹线分支212。在此类示例中，信号迹线分支212的长度L2 224可以大于或等于信号迹线204的长度L1 222的10倍。例如，该信号可以是控制信号、时钟信号或地址信号。
该第二装置连接到该第一芯片而不在PCB上耦合到端接电阻器，且该第三装置连接到该第二芯片而不在PCB上耦合到端接电阻器。通过第二装置的信号和通过第三装置的信号可以携带与通过第一装置的信号相同的信息。例如，通过第一装置的信号可以配置成携带存储器地址信息。在此类示例中，通过第二装置的信号和通过第三装置的信号可以各自携带与通过第一装置的信号相同的存储器地址信息。该信号可以通过该第一装置被延迟达小于该信号的上升时间的1/5。第二装置和第三装置的特性阻抗可以等于第一装置的特性阻抗。在一方面，用于驱动信号的装置的输出阻抗可以约等于并联的第一和第二装置的特性阻抗。在另一方面，用于驱动信号的装置的输出阻抗约等于第一或第二装置的特性阻抗的一半。
应理解，所公开的过程中各步骤的具体次序或层次是示例性办法的解说。应理解，基于设计偏好，可以重新编排这些过程中各步骤的具体次序或层次。此外，一些步骤可被组合或被略去。所附方法权利要求以示例次序呈现各种步骤的要素，且并不意味着被限定于所给出的具体次序或层次。
提供先前描述是为了使本领域任何技术人员均能够实践本文中所描述的各种方面。对这些方面的各种修改将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文中所示的方面，而是应被授予与语言上的权利要求相一致的全部范围，其中对要素的单数形式的引述除非特别声明，否则并非旨在表示“有且仅有一个”，而是“一个或多个”。措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何方面不必然被解释为优于或胜过其他方面。除非特别另外声明，否则术语“某个”指的是一个或多个摂。诸如“A、B或C中的至少一个”、“A、B和C中的至少一个”以及“A、B、C或其任何组合”之类的组合包括A、B和/或C的任何组合，并可包括多个A、多个B或多个C。具体地，诸如“A、B或C中的至少一个”、“A、B和C中的至少一个”以及“A、B、C或其任何组合”之类的组合可以是仅有A、仅有B、仅有C、A和B、A和C、B和C，或A和B和C，其中任何这种组合可包含A、B或C的一个或多个成员。本公开通篇描述的各种方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。没有任何权利要求元素应被解释为装置加功能，除非该元素是使用短语“用于…的装置”来明确叙述的。

Claims (24)

1.一种装置，包括：
印刷电路板(PCB)上的输出驱动器；以及
所述PCB上的多个芯片，所述芯片包括第一芯片和第二芯片，所述PCB包括：
连接到所述输出驱动器的第一传输线；
连接到所述第一传输线和所述第一芯片的第二传输线，所述第二传输线具有大于或等于所述第一传输线的长度10倍的长度；以及
连接到所述第一传输线和所述第二芯片的第三传输线，所述第三传输线具有大于或等于所述第一传输线的长度10倍的长度。
2.如权利要求1所述的装置，其特征在于，所述第二传输线连接到所述第一芯片而不在所述PCB上耦合到端接电阻器，且所述第三传输线连接到所述第二芯片而不在所述PCB上耦合到端接电阻器。
3.如权利要求1所述的装置，其特征在于，所述输出驱动器配置成向这些芯片传送相同的信号。
4.如权利要求3所述的装置，其特征在于，所述输出驱动器配置成在所述第一传输线上通过所述第二和第三传输线向这些芯片传送信号，所述信号是控制信号，时钟信号或地址信号中的一者。
5.如权利要求3所述的装置，其特征在于，所述第一传输线的长度配置成将所述信号延迟小于所述信号的上升时间的1/5。
6.如权利要求1所述的装置，其特征在于，所述第二传输线和所述第三传输线的特性阻抗等于所述第一传输线的特性阻抗。
7.如权利要求1所述的装置，其特征在于，所述输出驱动器的输出阻抗约等于并联的所述第二和第三传输线的特性阻抗。
8.如权利要求1所述的装置，其特征在于，所述输出驱动器的输出阻抗约等于所述第二传输线或所述第三传输线的特性阻抗的一半。
9.一种将信号从印刷电路板(PCB)上的输出驱动器传播到所述PCB上的多个芯片的方法，包括：
通过连接到所述输出驱动器的第一传输线传播来自所述输出驱动器的信号；
将所述信号从所述第一传输线传播到连接到所述第一传输线和所述多个芯片中的第一芯片的第二传输线，所述第二传输线具有大于或等于所述第一传输线的长度10倍的长度；以及
将所述信号从所述第一传输线传播到连接到所述第一传输线和所述多个芯片中的第二芯片的第三传输线，所述第三传输线具有大于或等于所述第一传输线的长度10倍的长度。
10.如权利要求9所述的方法，其特征在于，所述第二传输线连接到所述第一芯片而不在所述PCB上耦合到端接电阻器，且所述第三传输线连接到所述第二芯片而不在所述PCB上耦合到端接电阻器。
11.如权利要求9所述的方法，其特征在于，通过所述第二传输线的信号和通过所述第三传输线的信号携带与通过所述第一传输线的信号相同的信息。
12.如权利要求11所述的方法，其特征在于，所述信号是控制信号、时钟信号，或地址信号中的一者。
13.如权利要求11所述的方法，其特征在于，所述信号通过所述第一传输线被延迟达小于所述信号的上升时间的1/5。
14.如权利要求9所述的方法，其特征在于，所述第二传输线和所述第三传输线的特性阻抗等于所述第一传输线的特性阻抗。
15.如权利要求9所述的方法，其特征在于，所述输出驱动器的输出阻抗约等于并联的所述第一和第二传输线的特性阻抗。
16.如权利要求9所述的方法，其特征在于，所述输出驱动器的输出阻抗约等于所述第一传输线或所述第二传输线的特性阻抗的一半。
17.一种用于在印刷电路板(PCB)上传播信号的设备，包括：
用于将信号驱动到多个芯片的装置；
用于传播来自所述用于驱动信号的装置的信号的第一装置，所述第一装置连接到所述用于驱动信号的装置；
用于传播来自所述第一装置的信号的第二装置，所述第二装置连接到所述第一装置和多个芯片中的第一芯片，所述第二装置具有大于或等于所述第一装置的长度10倍的长度；以及
用于传播来自所述第一装置的信号的第三装置，所述第三装置连接到所述第一装置和所述多个芯片中的第二芯片，所述第三装置具有大于或等于所述第一装置的长度10倍的长度。
18.如权利要求17所述的设备，其特征在于，所述第二装置连接到所述第一芯片而不在所述PCB上耦合到端接电阻器，且所述第三装置连接到所述第二芯片而不在所述PCB上耦合到端接电阻器。
19.如权利要求17所述的设备，其特征在于，通过所述第二装置的信号和通过所述第三装置的信号携带与通过所述第一装置的信号相同的信息。
20.如权利要求19所述的设备，其特征在于，所述信号是控制信号、时钟信号，或地址信号中的一者。
21.如权利要求19所述的设备，其特征在于，所述信号通过所述第一装置被延迟达小于所述信号的上升时间的1/5。
22.如权利要求17所述的设备，其特征在于，所述第二装置和所述第三装置的特性阻抗等于所述第一装置的特性阻抗。
23.如权利要求17所述的设备，其特征在于，所述用于驱动信号的装置的输出阻抗约等于并联的所述第一和第二装置的特性阻抗。
24.如权利要求17所述的设备，其特征在于，所述用于驱动信号的装置的输出阻抗约等于所述第一装置或所述第二装置的特性阻抗的一半。
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