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CN107104115A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

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CN107104115A
CN107104115A CN201611225358.XA CN201611225358A CN107104115A CN 107104115 A CN107104115 A CN 107104115A CN 201611225358 A CN201611225358 A CN 201611225358A CN 107104115 A CN107104115 A CN 107104115A
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Renesas Electronics Corp
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  • Solid State Image Pick-Up Elements (AREA)
  • Element Separation (AREA)
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Abstract

本发明涉及一种半导体器件及其制造方法。实现了半导体器件性能的提高。一种半导体器件包括：n‑型半导体区，其形成在p型阱中；n型半导体区，其比n‑型半导体区更靠近半导体衬底的主表面设置；以及p‑型半导体区，其形成在n‑型半导体区和n型半导体区之间。n‑型半导体区中的净杂质浓度低于n型半导体区中的净杂质浓度。p‑型半导体区中的净杂质浓度低于p型阱中的净杂质浓度。

Description

半导体器件及其制造方法
相关申请的交叉引用
2015年12月28日提交的日本专利申请No.2015-256599的公开，包括说明书、附图和摘要，全部内容通过引用并入本文中。
技术领域
本发明涉及可适宜用于例如包括固态图像感测元件的半导体器件及其制造方法。
背景技术
已经集中开发了使用CMOS(互补型金属氧化物半导体)的CMOS图像传感器作为数字相机等中使用的固态图像感测元件(下文中被简称为图像感测元件)。CMOS图像传感器具有布置成矩阵图案并且其每一个检测光的多个像素。在这多个像素中的每个中，形成检测光并且生成电荷的光电转换元件，诸如光电二极管。光电二极管PD是pn结二极管，并且包括例如多个n型或p型杂质区，即，半导体区。
美国专利No.5,965,875(专利文献1)公开了以下技术：在有源像素单元成像阵列中，在P型硅衬底上方形成N型区，在N型区上方形成P型区，并且在P型区上方进一步形成N型区。日本未经审查的专利公开No.2007-180539(专利文献2)公开了以下技术：CMOS图像传感器包括蓝色光电二极管区以及在自身和蓝色光电二极管区之间具有给定间隙并且形成得比蓝色光电二极管区深的红色光电二极管区。日本未经审查的专利公开No.2008-300835(专利文献3)公开了以下技术：在垂直CMOS图像传感器中，多个光电二极管在衬底中形成预定深度。
日本未经审查的专利公开No.2008-91840(专利文献4)公开了以下技术：在固态图像感测装置中，其中其每一个具有光电二极管和读取通过光电二极管获得的电荷的晶体管的多个像素被布置成形成图像感测区，提供与光电二极管和晶体管分开的独立第一导电类型区。PCT申请No.2009-510777(专利文献5)的日文译文公开了以下技术：图像传感器具有在整个图像区上方延伸的第一导电类型的第一层和第二导电类型的第二层，第一层存在于衬底和第二层之间，并且多个光电检测器设置在第二层中，与第一层相邻。日本未经审查的专利公开No.2008-300826(专利文献6)公开了以下技术：多阱CMOS图像传感器具有垂直形成在衬底的预定区中的多个光电二极管。
[相关技术文献]
[专利文献]
[专利文献1]美国专利No.5,965,875
[专利文献2]日本未经审查的专利公开No.2007-180539
[专利文献3]日本未经审查的专利公开No.2008-300835
[专利文献4]日本未经审查的专利公开No.2008-91840
[专利文献5]PCT申请No.2009-510777的日文译文
[专利文献6]日本未经审查的专利公开No.2008-300826
发明内容
作为包括此COMS图像传感器的半导体器件中的光电二极管，可考虑具有n型半导体区的光电二极管，n型半导体区被形成为从p型阱的更靠近半导体衬底主表面的部分，即，p型阱的较浅部分，延伸到p型阱的更远离半导体衬底主表面的部分，即，p型阱的较深部分。这样允许，即使当光入射到p型阱的更远离主表面的部分上时，入射光被光电二极管吸收并且通过光电转换产生电子的效率，即，所谓的内部量子效率，也增大。然而，当入射光入射到p型阱的更远离半导体衬底主表面的部分上时，电荷转移效率不可增大，从而使包括光电转换元件的半导体器件的性能劣化。
根据本说明书和附图中的陈述，本发明的其他问题和新颖特征将变得清楚。
根据实施例，一种半导体器件包括：第二半导体区，其具有第二导电类型并且形成在具有第一导电类型的第一半导体区中；第三半导体区，其具有第二导电类型，并且比第二半导体区更靠近半导体衬底的主表面形成；以及第四半导体区，其具有第一半导体类型并且形成在第二半导体区和第三半导体区之间。第一半导体区、第二半导体区、第三半导体区和第四半导体区形成光电二极管。第二半导体区中的净杂质浓度低于第三半导体区中的净杂质浓度。第四半导体区中的净杂质浓度低于第一半导体区中的净杂质浓度。
根据另一个实施例，一种制造半导体器件的方法包括以下步骤：在具有第一导电类型的第一半导体区中形成具有第二导电类型的第二半导体区；在比第二半导体区更靠近半导体衬底的主表面的位置处，形成具有第二导电类型的第三半导体区；以及在第二半导体区和第三半导体区之间，形成具有第一导电类型的第四半导体区。第一半导体区、第二半导体区、第三半导体区和第四半导体区形成光电二极管。第二半导体区中的净杂质浓度低于第三半导体区中的净杂质浓度。第四半导体区中的净杂质浓度低于第一半导体区中的净杂质浓度。
根据实施例，可提高半导体器件的性能。
附图说明
图1是示出实施例1中的半导体器件的构造示例的电路框图；
图2是示出像素的构造示例的电路图；
图3是示出实施例1中的半导体器件的构造的平面图；
图4是示出实施例1中的半导体器件的构造的平面图；
图5是示出实施例1中的半导体器件的构造的截面图；
图6是示出实施例1中的半导体器件的构造的截面图；
图7是示出比较例中的半导体器件的构造的截面图；
图8是用于图示比较例中的半导体器件中的光电二极管的深度方向上的净杂质浓度的分布的视图；
图9是用于图示比较例中的半导体器件的光电二极管中的深度方向上的势能的分布的视图；
图10是用于图示实施例1中的半导体器件中的光电二极管的深度方向上的净杂质浓度的分布的视图；
图11是用于图示实施例1中的半导体器件的光电二极管的深度方向上的p型和n型杂质浓度的相应分布的视图；
图12是用于图示实施例1中的半导体器件的光电二极管中的深度方向上的势能的分布的视图；
图13是示出实施例1的修改形式中的半导体器件的构造的平面图；
图14是示出实施例1中的半导体器件的制造工艺的部分的制造工艺流程图；
图15是示出实施例1中的半导体器件的制造工艺的截面图；
图16是示出实施例1中的半导体器件的制造工艺的截面图；
图17是示出实施例1中的半导体器件的制造工艺的截面图；
图18是示出实施例1中的半导体器件的制造工艺的截面图；
图19是示出实施例1中的半导体器件的制造工艺的截面图；
图20是示出实施例1中的半导体器件的制造工艺的截面图；
图21是示出实施例1中的半导体器件的制造工艺的截面图；
图22是示出实施例1中的半导体器件的制造工艺的截面图；
图23是示出实施例1中的半导体器件的制造工艺的截面图；
图24是示出实施例1中的半导体器件的制造工艺的截面图；
图25是用于图示实施例1中的半导体器件的光电二极管中的深度方向上的p型和n型杂质浓度的相应分布的视图；
图26是用于图示实施例1中的半导体器件的光电二极管中的深度方向上的p型和n型杂质浓度的相应分布的视图；
图27是示出实施例2中的半导体器件的构造的平面图；
图28是示出实施例2的第一修改形式的半导体器件的构造的平面图；
图29是示出实施例2的第二修改形式的半导体器件的构造的平面图；
图30是示出实施例2的第三修改形式的半导体器件的构造的平面图；
图31是示出实施例2的第四修改形式的半导体器件的构造的平面图；
图32是示出实施例2的第五修改形式的半导体器件的构造的平面图；
图33是示出实施例2的第六修改形式的半导体器件的构造的平面图；
图34是示出实施例2的第七修改形式的半导体器件的构造的平面图；
图35是示出实施例2的第八修改形式的半导体器件的构造的平面图；
图36是示出实施例3中的半导体器件的构造的截面图；以及
图37是示出实施例4中的半导体器件的构造的截面图。
具体实施方式
在下面的实施例中，如有需要，出于方便的缘故，将通过把实施例划分成多个部分或实施例来描述各实施例。然而，除非另外清楚明确指出，否则它们决不彼此相关，而是成为使得部分或实施例中的一个是其他的部分或全部的修改、细节、补充说明等的关系。
另外，在下面的实施例中，当引用元件的数字等(包括数字、数值、数量、范围等)时，它们不限于特定数字，除非另外特别明确指出或者除非它们原则上显而易见限于特定数字。元件的数量等可不小于或不大于特定数量。
另外，在下面的实施例中，无须说，其组成(还包括元件、步骤等)不一定总是不可缺少的，除非另外特别明确描述或者除非组成在原则上被认为是显而易见不可缺少的。同样地，如果在下面的实施例中引用组成等的形状、位置关系等，则假设形状等包括基本上近似或类似的形状等，除非另外特别明确指出或者除非可认为它们在原则上显而易见不是这样。这还应用于以上的数值和范围。
下面将基于附图详细描述代表性实施例。注意的是，在用于图示实施例的所有附图中，用相同的参考标号指定具有相同功能的构件，并且省略对其的重复描述。在下面的实施例中，在原则上将不再重复对相同或类似部件的描述，除非特别必要。
在用于实施例的附图中，甚至截面图中也可省略阴影，以提高图示的清晰度，而甚至平面图中也可带阴影，以便提高图示的清晰度。
在截面图和平面图中，各个部分的大小并不对应于真实器件中的大小。为了提高图示的清晰度，可按相对大的大小示出特定部分。即使当平面图和截面图彼此对应时，也可按变化大小示出各个部分。
注意的是，当在以下实施例中将范围示出为“A至B”时，假设由此示出不小于A且不大于B的范围，除非另外特别特别描述。
(实施例1)
参照附图，将给出对实施例中的半导体器件的结构和半导体器件的制造工艺的详细描述。在实施例1中，将给出对半导体器件包括CMOS图像传感器的半导体器件的示例的描述。
<半导体器件的构造>
图1是示出实施例1中的半导体器件的构造示例的电路框图。图2是示出像素的构造示例的电路图。注意的是，在图1中，示出布置成4行4列形式的16个像素，但诸如相机的电子装置中实际使用的像素的数量可以是数百万。
在图1中示出的像素区1A中，多个像素PU布置成阵列形式。围绕像素PU，设置诸如垂直扫描电路102和水平扫描电路105的驱动电路。也就是说，实施例1中的半导体器件具有其中多个像素PU布置成阵列形式的像素阵列。
像素PU设置在选择线SL和输出线OL交叉的各个点处。选择线SL联接到垂直扫描电路102。输出线OL联接到相应的列电路103。列电路103经由开关Sw联接到输出放大器104。开关Sw中的每个联接到水平扫描电路105并且受水平扫描电路105控制。
例如，从通过垂直扫描电路102和水平扫描电路105选择的像素PU读取的电信号经由输出线OL和输出放大器104输出。
例如，如图2中所示，像素PU中的每个包括光电二极管PD和四阶MOSFET。MOSFET中的每个是n沟道类型。四阶MOSFET是重置晶体管RST、转移晶体管TX、选择晶体管SEL和放大晶体管AMI。转移晶体管TX转移光电二极管所产生的电荷。除了这些晶体管之外，在像素PU中还包括另一个晶体管或诸如电容元件的元件。可使用各种修改形式作为这些晶体管彼此联接的形式。MOSFET是也可被表示为MISFET(金属绝缘体场效应晶体管)的金属氧化物半导体场效应晶体管的首字母缩略词。另外，FET是场效应晶体管的首字母缩略词。
注意的是，在图1中示出的示例中，均包括布置成2行2列的四个像素PU的多个像素区布置成阵列形式。多个像素组中的每个包括一个红色(R)像素PU、两个绿色(G)像素PU和一个蓝色(B)像素PU。由此布置成2行2列的包括一个红色(R)像素PU、两个绿色(G)像素PU和一个蓝色(B)像素PU的四个像素PU的布置被称为拜耳布置(Bayer arrangement)。
在图2中示出的电路示例中，在像素PU中的每个中，在地电势GND和节点n1之间，光电二极管PD和转移晶体管TX彼此串联联接。重置晶体管RST联接在节点n1和电源电势VDD之间。电源电势VDD是电源电势线的电势。在电源电势VDD和输出线OL之间，选择晶体管SEL和放大晶体管AMI彼此串联联接。放大晶体管AMI的栅电极联接到节点n1。重置晶体管RST的栅电极联接到重置线LRST。选择晶体管SEL的栅电极联接到选择线SL。转移晶体管TX的栅电极联接到转移线LTX。
光电二极管PD通过光电转换来产生电荷。转移晶体管TX转移通过光电二极管PD产生的电荷。放大晶体管AMI按照转移晶体管TX所转移的电荷来放大信号。选择晶体管SEL选择包括光电二极管PD和转移晶体管TX的像素PU。换句话讲，选择晶体管SEL选择放大晶体管AMI。重置晶体管RST去除来自光电二极管PD的电荷。
例如，转移线LTX和重置线LRST升高成“H”电平，使转移晶体管TX和重置晶体管RST成为导通状态。结果，从光电二极管PD去除电荷，使得光电二极管PD被耗尽。然后，使转移晶体管TX成为截止状态。
然后，例如当开启快门，例如电子装置(例如，相机)的机械快门时，在开启快门的同时，在光电二极管中从入射光产生电荷并被存储。也就是说，光电二极管PD接收入射光以产生电荷。换句话讲，光电二极管接收入射光并且将接收到的光转换成电荷。
然后，在关闭快门之后，重置线LRST降低至“L”电平，使重置晶体管RST成为截止状态。另外，选择线SL和转移线LTX升高至“H”电平，使选择晶体管SEL和转移晶体管TX成为导通状态。因此，光电二极管PD所产生的电荷转移至联接到节点n1的转移晶体管TX的端部部分(随后描述的图3中示出的浮动扩散FD)。此时，通向浮动扩散FD的信号，即，电势，变成与从光电二极管PD转移的电荷对应的值。该信号的值被放大晶体管AMI放大，在输出线OL上显现。输出线OL上的信号，即，电势，用作电信号(接收到的光信号)，该电信号经由列电路103和开关Sw从输出放大器104作为输出信号被读取。
图3是示出实施例1中的半导体器件的构造的平面图。
如图3中所示，实施例1中的半导体器件中的像素PU中的每个具有光电二极管PD和转移晶体管TX设置在其中的有源区AcTP，和重置晶体管RST设置在其中的有源区AcR。像素PU还具有选择晶体管SEL和放大晶体管AMI设置在其中的有源区AcAS，和联接到地电势GND(参见图2)的插塞Pg设置在其中的有源区AcG。
在有源区AcR中，设置栅电极Gr。在其两侧的源/漏区，分别设置插塞Pr1和Pr2。栅电极Gr和源/漏区形成重置晶体管RST。
在有源区AcTP中，设置栅电极Gt。在平面图中，在栅电极Gt两侧中的一侧，设置光电二极管PD。在平面图中，在栅电极Gt两侧中的另一侧，设置具有电荷存储部分或浮动扩散部分的功能的浮动扩散FD。光电二极管PD是pn结二极管，并且包括例如多个n型或p型杂质区，即，半导体区。浮动扩散FD由例如n型杂质区，即，半导体区，形成。在浮动扩散FD上方，设置插塞Pfd。
注意的是，在本说明书中，当从与半导体衬底1S的主表面1a(参见随后描述的图5)垂直的方向观看对象时，使用词语“在平面图中”。
在有源区AcAS中，设置栅电极Ga和栅电极Gs。在有源区AcAS的更靠近栅电极Ga的端部部分中，设置插塞Pa。在有源区AcAS的更靠近栅电极Ga的端部部分上方，设置插塞Ps。在栅电极Ga和Gs中的每个的两侧，提供源/漏区。栅电极Ga和Gs和源/漏区形成彼此串联联接的选择晶体管SEL和放大晶体管AMI。
在有源区AcG上方，设置插塞Pg。插塞Pg联接到地电势GND(参见图2)。因此，有源区AcG是用于向半导体衬底中的阱区施加地电势GND的电源区。
以上的插塞Pr1、Pr2、Pg、Pfd、Pa和Ps经由多个布线层(例如，随后描述的图5中示出的布线M1至M3)彼此联接。另外，栅电极Gr、Gt、Ga和Gs上方相应的插塞Prg、Ptg、Pag和Psg经由多个布线层(例如，随后描述的图5中示出的布线M1至M3)彼此联接。因此，可构造图1中示出的电路。
在像素区1A(参见图1)周围，还可提供外围电路区(省略了其图示)，并且在外围电路区中，还可设置逻辑晶体管。逻辑晶体管包括使用电子作为载流子的N型MOSFET(NMOSFET)和使用空穴作为载流子的P型MOSFET。在外围电路区中，栅电极设置在有源区上方，并且在栅电极的两侧和有源区中，形成源/漏区。在源/漏区上方，设置插塞。
<像素区中的元件结构>
接下来，将给出对像素区中的元件结构的描述。图4是示出实施例1中的半导体器件的构造的平面图。图5和图6是均示出实施例1中的半导体器件的构造的截面图。图5和图6中的每个对应于沿着图4中的A-A线的截面图。注意的是，图4和图5示出像素区1A(参见图1)中的元件结构(对于均示出半导体器件构造的以下截面图，也同样适用)。在图6中，省略了位于光电二极管PD和转移晶体管TX上方的图5的部分和位于p型阱PW1下方的图5的部分的图示。
如图5和图6中所示，实施例1中的半导体器件包括半导体衬底1S和作为形成在像素区1A中的半导体区的有源区AcTP，像素区1A作为更靠近主表面1a的半导体衬底1S的局部区域。在有源区AcTP中，形成像素PU。也就是说，实施例1中的半导体器件包括像素PU。像素PU具有作为光电转换元件的光电二极管PD。
像素PU具有p型阱PW1、n-型半导体区NW1、栅电极Gt、n型半导体区NW2、p-型半导体区PW2、和较高浓度的n型半导体区NR。
如图5和图6中所示，在作为更靠近主表面1a的半导体衬底1S的局部区域的像素区1A的有源区AcTP中，形成包括p型阱PW1、n-型半导体区NW1、p-型半导体区PW2和n型半导体区NW2的光电二极管PD和转移晶体管TX。注意的是，在像素区1A的有源区中，还可形成已经使用图2描述的放大晶体管AMI、选择晶体管SEL和重置晶体管RST，但在图5和图6中省略了其图示。另外，在作为更靠近主表面1a的半导体衬底1S的另一个区域的外围电路区的有源区中，还可形成诸如逻辑晶体管的晶体管，但在图5和图6中省略了其图示。
半导体衬底1S由包含诸如磷(P)或砷(As)的n型杂质(供体)的单晶硅制成。在有源区AcTP的外围周围，设置隔离区IR。因此，被隔离区IR包围的半导体衬底1S的暴露区域用作有源区，诸如有源区AcTP。
在像素区1A的有源区AcTP中，p型阱PW1形成为其中引入诸如(例如)硼(B)的p型杂质的半导体区。p型阱PW1形成，即，设置，在半导体衬底1S中，更靠近主表面1a。p型阱PW1的导电类型是p型，p型是与作为半导体衬底1S的导电类型的n型相反。
注意的是，具有p型导电类型意指半导体中的大部分载流子是空穴，并且具有n型导电类型意指半导体中的大部分载流子是电子。
在p型阱PW1的内部部分PTW中，其中已经引入诸如磷(P)或砷(As)的n型杂质的n-型半导体区NW1被形成为远离主表面1a。也就是说，n-型半导体区NW1被包括在p型阱PW1中。n-型半导体区NW1的导电类型是n型。
在平面图中，在位于n-型半导体区NW1的第一侧(图5中的右侧)的p型阱PW1的部分PT1(参见图6)上方，经由栅绝缘膜GOX形成，即，设置，栅电极Gt。部分PT1对应于在平面图中位于栅电极Gt的栅长度方向上的n-型半导体区NW1的第一侧(图5中的右侧)的p型阱PW1的部分。栅绝缘膜GOX由例如二氧化硅膜制成。栅电极Gt由例如多晶体硅膜(多晶硅膜)制成。
在位置比n-型半导体区NW1更靠近主表面1a的p型阱PW1的部分PT2中，形成其中已经引入诸如(例如)磷(P)或砷(As)的n型杂质的n型半导体区NW2。也就是说，n型半导体区NW2被包括在p型阱PW1中并且设置成比n-型半导体区NW1更靠近主表面1a。n型半导体区NW2的导电类型是n型。
通过从n型杂质浓度减去p型杂质浓度而得到的n-型半导体区NW1中的净杂质浓度低于通过从n型杂质浓度减去p型杂质浓度而得到的n型半导体区NW2中的净杂质浓度。这样允许n-型半导体区NW1被容易地耗尽。
具体地，通过从n型杂质浓度减去p型杂质浓度而得到的n-型半导体区NW1中的净杂质浓度可被设置成例如大约1×1015至1×1016cm-3。另外，通过从n型杂质浓度减去p型杂质浓度而得到的n型半导体区NW2中的净杂质浓度可被设置成例如大约1×1016至1×1017cm-3。
在位于n-型半导体区NW1和n型半导体区NW2之间的p型阱PW1的部分PT3中，形成p-型半导体区PW2。也就是说，p-型半导体区PW2位于n-型半导体区NW1和n型半导体区NW2之间。p-型半导体区PW2的导电类型是p型。与主表面1a相反的p-型半导体区PW2的表面与n-型半导体区NW1接触。更靠近主表面1a的p-型半导体区PW2的表面与n型半导体区NW2接触。
通过从p型杂质浓度减去n型杂质浓度而得到的p-型半导体区PW2中的净杂质浓度低于通过从p型杂质浓度减去n型杂质浓度而得到的p型半导体区PW1中的净杂质浓度。这样减小了p型阱PW1耗尽的可能性，并且增大了p-型半导体区PW2耗尽的可能性。如上所述，由于n-型半导体区NW1中的净杂质浓度低于n型半导体区NW2中的净杂质浓度，因此可以在深度方向上连续地耗尽p-型半导体区PW2和n-型半导体区NW1。
具体地，通过从p型杂质浓度减去n型杂质浓度而得到的p型阱PW1中的净杂质浓度可被设置成例如大约1×1016至1×1017cm-3。另外，通过从p型杂质浓度减去n型杂质浓度而得到的p-型阱PW2中的净杂质浓度可被设置成例如大约1×1015至1×1016cm-3。
在平面图中，在相对于插入其间的栅电极Gt位置与n-型半导体区NW1相反的p型阱PW1的部分PT4(参见图6)中，形成，即，设置，其中已经引入诸如磷(P)或砷(As)的n型杂质的较高浓度的n型半导体区NR。优选地，在部分PT4的上层部分中形成，即，设置，较高浓度的n型半导体区NR。较高浓度的n型半导体区NR中的n型杂质浓度高于n型半导体区NW2中的n型杂质浓度。
p型阱PW1、n-型半导体区NW1、n型半导体区NW2和p-型半导体区PW2形成光电二极管PD。光电二极管PD形成在位于栅电极Gt与第一侧相反一侧(图5中的左侧)的p型阱PW1的部分PTP(参见图6)中。
另一方面，栅电极Gt和较高浓度的n型半导体区NR形成转移光电二极管PD中产生的电荷的转移晶体管TX。也就是说，栅电极Gt是转移晶体管TX的栅电极。较高浓度的n型半导体区NR是转移晶体管TX的漏区，也是作为具有电荷存储部分或浮动扩散层的功能的浮动扩散FD的半导体区。
也就是说，在实施例1中的半导体器件中，像素PU具有p型阱PW1、栅电极Gt、n-型半导体区NW1、n型半导体区NW2、p-型半导体区PW2和较高浓度的n型半导体区NR。
在n型半导体区NW2的主表面1a中，还可形成p+型半导体区PR。p+型半导体区PR中的p型杂质浓度高于除了p+型半导体区PR形成在其中的p型阱PW1的部分之外的p型阱PW1的部分中的p型杂质浓度。p+型半导体区PR被形成为基于形成在半导体衬底1S顶表面处的大量界面状态抑制电子产生。也就是说，在半导体衬底1S的顶表面区域中，在界面状态的影响下，即使在没有光照射的情况下，也可产生电子，致使暗电流增大。因此，通过在使用电子作为大部分载流子的n型半导体区NW2的顶表面中形成使用空穴作为大部分载流子的p+型半导体区PR，可以抑制没有光照射的情况下的电子产生并且抑制暗电流增大。
此时，p型阱PW1、n-型半导体区NW1、n型半导体区NW2和p-型半导体区PW2和p+型半导体区PR形成光电二极管PD。在p型阱PW1中，n-型半导体区NW1、n型半导体区NW2、p-型半导体区PW2和p+型半导体区PR形成在其中的部分对应于部分PTP。
注意的是，在像素区1A中，p+型半导体区也可被形成为包围像素PU。p+型半导体区可形成在例如位于隔离区IR下方的p型阱PW1的部分中。p+型半导体区中的p型杂质浓度高于p+型半导体区形成在其中的p型阱PW1的部分之外的p型阱PW1的部分中的p型杂质浓度。这样可禁止由于入射光入射到像素PU中的给定像素上而导致的光电转换所产生的电荷被与该像素PU相邻的另一个像素PU的转移晶体管TX转移，即，禁止相邻像素PU之间发生串扰。
在光电二极管PD的顶表面中，即，在n型半导体区NW2和p+型半导体区PR的相应顶表面中，形成均由例如氮化硅膜或二氧化硅膜制成的偏移分隔物OS。偏移分隔物OS被形成为保持半导体衬底1S的表面性质，即，界面性质，优异。在偏移分隔物OS上方，形成由二氧化硅膜制成的抗反射膜ARF。也就是说，抗反射膜ARF经由偏移分隔物OS形成在n型半导体区NW2和p+型半导体区PR中的每个上方。抗反射膜ARF和偏移分隔物OS中的每个的部分(端部部分)位于栅电极Gt上方。
在更靠近较高浓度的n型半导体区NR(即，与光电二极管PD相反)的栅电极Gt的侧壁上方，经由偏移分隔物OS形成侧壁分隔物SWS。
如图5中所示，在像素区1A中，形成层间绝缘膜IL1，覆盖包括栅电极Gt和抗反射膜ARF的半导体衬底1S。插塞Pfd被形成为贯穿层间绝缘膜IL1，达到作为浮动扩散FD的较高浓度的n型半导体区NR。也就是说，在像素区1A中，层间绝缘膜IL1形成在半导体衬底1S的主表面1a上方，经由抗反射膜ARF和偏移分隔物OS覆盖光电二极管PD。
使用例如TEOS(硅酸四乙酯)作为源材料，用二氧化硅膜制成层间绝缘膜IL1。在层间绝缘膜IL1中，形成接触孔CHt。在接触孔CHt中，例如，嵌入包括钛膜和形成在钛膜上方的氮化钛膜的屏障导体膜和形成在屏障导体膜上方的由钨膜制成的主导体膜，从而形成插塞Pfd。
注意的是，在层间绝缘膜IL1中还形成图5和图6中未示出的插塞。另外，重置晶体管RST、选择晶体管SEL和放大晶体管AMI具有经由栅绝缘膜形成在p型阱PW1上方的相应栅电极和位于栅电极两侧的p型阱PW1中形成的相应源/漏区(参见图2)。彼此串联联接的选择晶体管SEL和放大晶体管AMI共享源/漏区中的一个(参见图2)。
在像素区1A中，在层间绝缘膜IL1上方，例如形成层间绝缘膜IL2。在层间绝缘膜IL2中，形成布线M1。层间绝缘膜IL2由例如二氧化硅膜形成，但形成层间绝缘膜IL2的膜不限于此。层间绝缘膜IL2还可由介电常数低于二氧化硅膜的介电常数的低介电常数膜形成。低介电常数膜的示例包括含碳氧化硅(SiOC)膜。布线M1由例如铜(Cu)线形成并且可使用镶嵌法形成。注意的是，布线M1不限于铜布线并且还可由铝(Al)布线形成。
在布线M1形成在其中的层间绝缘膜IL2上方，形成由例如二氧化硅膜或低介电常数膜制成的层间绝缘膜IL3。在层间绝缘膜IL3中，形成布线M2。在布线M1形成在其中的层间绝缘膜IL3上方，形成层间绝缘膜IL4。在层间绝缘膜IL4中，形成布线M3。布线M1至M3形成布线层。
在像素区1A中，布线M1至M3被形成为与光电二极管PD不二维叠置。这旨在防止入射到光电二极管PD上的光被布线M1至M3阻挡。
在像素区1A中，在层间绝缘膜IL4上方，形成滤色器层CF。滤色器层CF是透射诸如红色(R)、绿色(G)、或蓝色(B)的指定颜色的光束而不透射另一种颜色的光的膜。注意的是，在滤色器层CF和层间绝缘膜IL4之间，还可形成由例如二氧化硅膜制成的透射膜TF1。
另外，在像素区1A中，作为片上透镜的微透镜ML附接到滤色器层CF上，以便在平面图中与光电二极管PD叠置。
在图5中，当用光照射像素PU时，入射光首先穿过微透镜ML。然后，在穿过对于可见光而言透明的层间绝缘膜IL4至IL1之后，光入射到抗反射膜ARF上。抗反射膜ARF防止入射光被反射，使得入射光以足够量入射到光电二极管PD上。
在光电二极管PD中，入射光的能量大于硅的带隙，使得通过光电转换吸收入射光，产生空穴-电子对。此时产生的电子被储存在n型半导体区NW2中。所产生的电子也被储存在n-型半导体区NW1中，随后将使用图12对此进行详细描述。
然后，利用合适时序，转移晶体管TX导通。具体地，向转移晶体管TX的栅电极Gt施加不小于阈值电压的电压。因此，在位于栅电极Gt下方的p型阱PW1的部分中，形成沟道区。这样提供了作为转移晶体管TX的源区的n型半导体区NW2和作为转移晶体管TX的漏区的较高浓度的n型半导体区NR之间的导电。结果，储存在n型半导体区NW2中的电子穿过沟道区并且达到漏区，以从漏区检出，通过布线层到外部电路。
<关于深度方向上的势能的分布>
接下来，参照比较例中的半导体器件，将给出对光电二极管中的深度方向上的势能分布的描述。图7是示出比较例中的半导体器件的构造的截面图。在图7中，以与图6相同的方式，省略了位于光电二极管PD和转移晶体管TX上方的部分和位于p型阱PW1下方的部分的图示。
注意的是，在本说明书中，深度方向意指与半导体衬底1S的主表面1a垂直的方向。
图8是用于图示比较例中的半导体器件的光电二极管中的深度方向上的净杂质浓度的分布的视图。图9是用于图示比较例中的半导体器件的光电二极管中的深度方向上的势能的分布的视图。图8示出示意性示出比较例中的半导体器件的光电二极管中的深度方向上的净杂质浓度的分布的曲线图。除了图7中示出的截面图之外，图9还示出示意性示出比较例中的半导体器件的光电二极管中的深度方向上的势能的分布的曲线图。注意的是，图9的示意性曲线图中示出的势能的分布意指导带能量的分布。图9还示出光电二极管PD的n型半导体区NW2和n-型半导体区NW1的部分中的势能的分布。
如图7中所示，比较例中的半导体器件与实施例1中的半导体器件的不同之处在于，在n-型半导体区NW1和n型半导体区NW2之间，没有形成p-型半导体区NW2(参见图6)。也就是说，在比较例中的半导体器件中，像素PU具有p型阱PW1、栅电极Gt、n-型半导体区NW1、n型半导体区NW2和较高浓度的n型半导体区NR，但不包括p-型半导体区PW2(参见图6)。因此，n-型半导体区NW1与n型半导体区NW2接触。另外，p型阱PW1、n-型半导体区NW1和n型半导体区NW2形成光电二极管PD。比较例中的半导体器件的其他与实施例1中的半导体器件相同。
如图7中所示，在比较例中的半导体器件中，n-型半导体区NW1形成在n型半导体区NW2下方，即，相对于插入其间的n型半导体区NW2与主表面1a相反地形成。也就是说，比较例中的半导体器件类似于实施例1中的半导体器件，但是相比于没有形成n-型半导体区NW1的情况，光电二极管PD被形成为从半导体衬底1S的主表面1a延伸到p型阱PW1中的更深的位置。
在红色(R)、绿色(G)和蓝色(B)入射光束之中，相比于波长比红色(R)入射光束的波长短的绿色(G)入射光束，从半导体衬底1S的主表面1a到由此在深度方向上达到的位置，红色(R)入射光束更长。另外，相比于波长比绿色(G)入射光束的波长短的蓝色(B)入射光束，从半导体衬底1S的主表面1a到由此在深度方向上达到的位置，绿色(G)入射光束更长。因此，特别地在红色(R)像素PU中，入射光束入射到更远离主表面1a的p型阱PW1部分上。因此，通过在n型半导体区NW2下方形成n-型半导体区NW1，因光电二极管PD吸收入射入射光而导致的光电转换产生电子的效率，即，所谓的内部量子效率，可增加。
然而，相比于在n型半导体区NW2下方没有形成n-型半导体区NW1的情况，在n型半导体区NW2下方形成n-型半导体区NW1的情况下，作为光电二极管PD中产生的电荷的电子被转移晶体管TX转移的效率，即，电荷转移效率，往往会减小。这是因为，在像素PU中，具有MOS(金属-氧化物-半导体)结构的转移晶体管TX传递光电二极管PD中产生的电荷。换句话讲，其中通过向栅电极Gt施加电压来控制流入转移晶体管TX中的电流的量的部分限于p型阱PW1中的栅电极Gt的附近。因此，为了增大电荷转移效率，优选地，只在更靠近半导体衬底1S的主表面的p型阱PW1的部分中形成光电二极管PD。
为了即使在入射光的波长长时在确保内部量子效率的同时也增大电荷转移效率，可认为通过从n型杂质浓度减去p型杂质浓度而得到的n-型半导体区NW1中的净杂质浓度被设置得低于通过从n型杂质浓度减去p型杂质浓度而得到的n型半导体区NW2中的净杂质浓度。如图8的示意性曲线图中所示，在比较例中的半导体器件中，n-型半导体区NW1中的净杂质浓度低于n型半导体区NW2中的净杂质浓度。注意的是，图8的示意性曲线图表明，p+型半导体区PW中的净杂质浓度高于p型阱PW1中的净杂质浓度。
注意的是，在本说明书中，当将两个半导体区中的相应杂质浓度彼此进行比较时，可以将深度方向上的两个半导体区中的杂质浓度的相应平均值彼此进行比较。可供选择地，当深度方向上的两个半导体区中的杂质浓度的相应最大值之间的大小关系与深度方向上的两个半导体区中的杂质浓度的相应最大值之间的大小关系相同时，可以将深度方向上的两个半导体区中的杂质浓度的相应最大值彼此进行比较。
然而，当n-型半导体区NW1中的净杂质浓度低于n型半导体区NW2中的净杂质浓度并且n-型半导体区NW1接触n型半导体区NW2时，相比于没有形成n-型半导体区NW1的情况，调节深度方向上的n型半导体区NW2中的势能的分布。因此，如图9的示意性曲线图中所示，在比较例中的半导体器件中，不同于没有形成n-型半导体区NW1的情况，势能最低的深度位置DP1比在深度方向上n型半导体区NW2中的中心位置更深。相比于没有形成n-型半导体区NW1的情况，势能最低的深度位置DP1更靠近n-型半导体区NW1。另外，相比于没有形成n-型半导体区NW1的情况，深度位置DP1处的势能较低。结果，在比较例的半导体器件中，相比于没有形成n-型半导体区NW1的情况，从n型半导体区NW2到浮动扩散FD的电荷转移效率较低。
也就是说，比较例中的半导体器件包括形成在p型阱PW1中的n-型半导体区NW1和比n-型半导体区NW1更靠近主表面1a形成的n型半导体区NW2。然而，在n型半导体区NW2和n-型半导体区NW1之间，没有形成p-型半导体区PW2(参见图6)。换句话讲，在比较例中的半导体器件中，光电二极管PD具有p型阱PW1、形成在p型阱PW1中的n型半导体区NW2和形成在n型半导体区NW2下方的n-型半导体区NW1，但在n型半导体区NW2和n-型半导体区NW1之间，没有形成p-型半导体区PW2。另外，n-型半导体区NW1中的净杂质浓度低于n型半导体区NW2中的净杂质浓度。
在由此构造的比较例中的半导体器件中，调节深度方向上的势能的分布并且势能最低的深度位置DP1比在深度方向上n型半导体区NW2中的中心位置PD2更深。因此，在比较例中的半导体器件中，当入射光入射到更远离主表面1a的p型阱PW1的部分上时，不可以在确保内部量子效率的同时增大电荷传递效率，从而导致包括光电转换元件的半导体器件的性能劣化。
在本文中，将考虑以下情况：n-型半导体区NW1和n型半导体区NW2通过p型阱PW1彼此分离，并且位于n-型半导体区NW1和n型半导体区NW2之间的p型阱PW1的部分中的净杂质浓度大体等于p型阱PW1的其他部分中的净杂质浓度。在这种情况下，深度方向上的势能的分布具有位于n-型半导体区NW1和n型半导体区NW2之间的p型阱PW1的部分中的势垒，并且势垒高。因此，即使当向转移晶体管TX的栅电极Gt施加正电压时，n-型半导体区NW1中的电荷也不可移动到n型半导体区NW2中。结果，电荷保持在n-型半导体区NW1中。
还将考虑以下情况：为了防止检测灵敏度因滤色器层透射入射光而劣化，吸收具有不同波长的入射光束并且通过光电转换产生电荷的多个光电二极管在深度方向上堆叠。在这种情况下，可以增加当入射光入射到更远离半导体衬底的主表面的p型阱的部分上时的内部量子效率。然而，在这种情况下，具有给定波长的入射光束在堆叠在像素中的多个光电二极管中的每个中产生电荷，并且造成色混。这样降低了有效检测灵敏度。
<实施例1的主要特性特征和效果>
另一方面，实施例1中的半导体器件包括形成在p型阱PW1中的n-型半导体区NW1、比n-型半导体区NW1更靠近主表面1a形成的n型半导体区NW2，以及形成在n-型半导体区NW1和n型半导体区NW2之间的p-型半导体区PW2。换句话讲，在实施例1中的半导体器件中，光电二极管PD具有形成在p型阱PW1中的n-型半导体区NW1、比n-型半导体区NW1更靠近主表面1a形成的n型半导体区NW2，以及形成在n-型半导体区NW1和n型半导体区NW2之间的p-型半导体区PW2。n-型半导体区NW1中的净杂质浓度低于n型半导体区NW2中的净杂质浓度，并且p-型半导体区PW2中的净杂质浓度低于p型阱PW1中的净杂质浓度。
图10是用于图示实施例1中的半导体器件的光电二极管中的深度方向上的净杂质浓度的分布的视图。图11是用于图示实施例1中的半导体器件的光电二极管的深度方向上的p型和n型杂质浓度的分布的视图。图12是用于图示实施例1中的半导体器件的光电二极管中的深度方向上的势能的分布的视图。图10示出示意性示出实施例1中的半导体器件的光电二极管中的深度方向上的净杂质浓度的分布的曲线图。图11示出示意性示出实施例1中的半导体器件的光电二极管中的深度方向上的p型和n型杂质浓度的分布的曲线图。图12示出示意性示出实施例1中的半导体器件的光电二极管中的深度方向上的势能的分布的曲线图。注意的是，图12的示意性曲线图中示出的势能的分布意指导带能量的分布。图12还示出光电二极管PD的n型半导体区NW2和n-型半导体区NW1的部分中的势能的分布。
如图6中所示，在实施例1的半导体器件中，n-型半导体区NW1形成在n型半导体区NW2下方，即，相对于插入其间的n型半导体区NW2与主表面1a相反地形成。也就是说，实施例1中的半导体器件与比较例中的半导体器件相同，但是相比于没有形成n-型半导体区NW1的情况，光电二极管PD被形成为从半导体衬底1S的主表面1a延伸到p型阱PW1中的处于较大深度的位置。
因此，特别地在红色(R)像素PU中，通过在n型半导体区NW2下方形成n-型半导体区NW1，可以增大入射光入射到光电二极管PD上并且通过光电转换产生电子的效率，即，所谓的内部量子效率。
如图10的示意性曲线图中所示，在实施例1的半导体器件中，n-型半导体区NW1中的净杂质浓度低于n型半导体区NW2中的净杂质浓度。这样往往会增大内部量子效率，即使在入射光的波长长时。
如图11的示意性曲线图中所示，假设n型半导体区NW2中的p型杂质浓度是Cp1并且n型半导体区NW2中的n型杂质浓度是Cn1。另一方面，如图10的示意性曲线图中所示，假设n型半导体区NW2中的净杂质浓度是Cnet1。此时，通过以下表达式(1)给出Cnet1：
Cnet1＝|Cp1–Cn1|＝Cn1–Cp1 (1)。
另外，如图11的示意性曲线图中所示，假设p-型半导体区PW2中的p型杂质浓度是Cp2，并且p-型半导体区PW2中的n型杂质浓度是Cn2。另一方面，如图10的示意性曲线图中所示，假设p-型半导体区PW2中的净杂质浓度是Cnet2。此时，通过以下表达式(2)给出Cnet2：
Cnet2＝|Cp2–Cn2|＝Cp2–Cn2 (2)。
注意的是，可使用位于在栅电极Gt的栅长度方向中栅的p-型半导体区PW2的中间和位于在深度方向上在p-型半导体区PW2中间的位置PST1处的杂质浓度，作为p-型半导体区PW2中的杂质浓度。
另外，如图11的示意性曲线图中所示，假设n-型半导体区NW1中的p型杂质浓度是Cp3，并且n-型半导体区NW1中的n型杂质浓度是Cn3。另一方面，如图10的示意性曲线图中所示，假设n-型半导体区NW1中的净杂质浓度是Cnet3。此时，通过以下表达式(3)给出Cnet3：
Cnet3＝|Cp3–Cn3|＝Cn3–Cp3 (3)。
另外，如图11的示意性曲线图中所示，假设p型阱PW1中的p型杂质浓度是Cp4，并且p型阱PW1中的n型杂质浓度是Cn4。另一方面，如图10的示意性曲线图中所示，假设p型阱PW1中的净杂质浓度是Cnet4。此时，通过以下表达式(4)给出Cnet4：
Cnet4＝|Cp4–Cn4|＝Cp4–Cn4 (4)。
注意的是，p型阱PW1中的杂质浓度是充分远离n-型半导体区NW1、n型半导体区NW2、p-型半导体区PW2、较高浓度的n型半导体区NR和p+型半导体区P中的每个的p型阱PW1的部分中的杂质浓度。如图10和图11的示意性曲线图中所示，可使用相对于插入其间的n-型半导体区NW1与n型半导体区NW2相反设置的p型阱PW1的部分中的杂质浓度，作为p型阱PW1中的此杂质浓度。
可供选择地，优选地，可使用位于栅电极Gt下方——即，面对垂直于主表面的方向上的栅电极Gt并且面对栅电极Gt的栅长度方向上的p-型半导体区PW2——的p型阱PW1的部分PTF中的杂质浓度，作为p型阱PW1中的杂质浓度。更优选地，可使用位置PST2处的杂质浓度作为p型阱PW1中的杂质浓度，位置PST2位于在栅长度方向上与栅电极Gt中的中间位置相同的位置处并且位于在深度方向上与位置PST1相同的位置处。
如图11的示意性曲线图中所示，n型半导体区NW2中的p型杂质浓度Cp1、p-型半导体区PW2中的p型杂质浓度Cp2、n-型半导体区NW1中的p型杂质浓度Cp3和p型阱PW1中的p型杂质浓度Cp4大体相等。另一方面，n型半导体区NW2中的n型杂质浓度Cn1、p-型半导体区PW2中的n型杂质浓度Cn1、n-型半导体区NW1中的n型杂质浓度Cn3和p型阱PW1中的n型杂质浓度Cn4之间具有通过Cn4<Cn2<Cn3<Cn1给出的关系。另外，p型杂质浓度Cp1、Cp2、Cp3和Cp4和n型杂质浓度Cn1、Cn2、Cn3和Cn4之间具有通过Cp1<Cn1、Cn2<Cp2、Cp3<Cn3和Cn2<Cp2的关系。
因此，当使用以上示出的表达式(1)和(3)时，如图10的示意性曲线图中所示，n型半导体区NW2中的净杂质浓度Cnet1和n-型半导体区NW1中的净杂质浓度Cnet3之间具有通过Cnet3<Cnet1给出的关系。另外，当使用以上示出的表达式(2)和(4)时，如图10的示意性曲线图中所示，p-型半导体区PW2中的净杂质浓度Cnet2和p型阱PW1中的净杂质浓度之间具有通过Cnet2<Cnet4给出的关系。注意的是，图11中的示意性曲线图表明p+型半导体区PR中的净杂质浓度高于p型阱PW1中的净杂质浓度。
在实施例1中的半导体器件中，在n-型半导体区NW1和n型半导体区NW2之间，形成p-型半导体区PW2，并且n-型半导体区NW1与n型半导体区NW2不接触。在这种情况下，如图12的示意性曲线图中所示，深度方向上的势能的分布具有作为p-型半导体区PW2中的势垒的峰部分MP1。
如上所述，当n-型半导体区NW1和n型半导体区NW2通过p型阱PW1分离时，深度方向上的势能的分布在位于n-型半导体区NW1和n型半导体区NW2之间的p型阱PW1的部分中具有大势垒。在这种情况下，即使当向转移晶体管TX的栅电极Gt施加正电压时，n-型半导体区NW1中的电荷也不可移动到n型半导体区NW2中。
然而，在实施例1的半导体器件中，p-型半导体区PW2中的净杂质浓度低于p型阱PW1中的净杂质浓度。在这种情况下，深度方向上的势能的分布具有作为p-型半导体区PW2中的势垒的峰部分MP1，但相比于p-型半导体区PW2中的净杂质浓度大体等于p型阱PW1中的净杂质的浓度的情况，峰部分MP1处的势垒的高度更低。如还可从图12的示意性曲线图中在n-型半导体区NW1的上部部分中的更靠近主表面1a的位置处较低的势能看到的，n-型半导体区NW1被耗尽。另外，n型半导体区NW2中的势能最低的深度位置DP1处的势能低于n-型半导体区NW1中的势能最低的深度位置DP3处的势能。
因此，在实施例1中的半导体器件中，峰部分PW2处的势垒不太高。这样可以容易将n-型半导体区NW1中的电子移动到n型半导体区NW2中。因此，如图12的示意性曲线图中所示，由n-型半导体区NW1中的光电转换导致的电子EL中的大部分被储存在位于深度位置DP1处的势能分布中的谷部分VP1中。另一方面，由n-型半导体区NW1中的光电转换导致的剩余电子EL中的一些被储存在位于更靠近p-型半导体区PW2的n-型半导体区NW1的部分中的势能分布中的谷部分VP2中。
当向转移晶体管TX的栅电极Gt施加正电压时，整体势能减小，并且势能分布中的谷部分VP2和作为势垒的峰部分MP1消失，使得只有势能分布中的谷部分VP1保持。此时，n型半导体区NW2中的电子EL转移到浮动扩散FD。电子EL从n-型半导体区NW1移动到因电子转移到浮动扩散FD中而导致空置的谷部分VP1中。已经移动到n-型半导体区NW1中的电子EL转移到浮动扩散FD。
另外，如图12的示意性曲线图中所示，在实施例1的半导体器件中，相比于没有形成n-型半导体区NW1的情况不太可能被调节的深度方向上的势能分布，与比较例中的半导体器件相比不太可能被调节。另外，相比于比较例中的半导体器件中，势能最低的深度位置DP1和深度方向上的n型半导体区NW2的中间部分DP2之间的距离更小。另外，势能最低的深度位置DP1相比于没有形成n-型半导体区NW1的情况更靠近n-型半导体区NW1的距离与比较例中的半导体器件相比更短。另外，深度位置DP1处的势能相比于没有形成n-型半导体区NW1的情况更小的量与比较例中的半导体器件相比更小。因此，在实施例1中的半导体器件中，从n型半导体区NW2到浮动扩散FD的电荷转移效率高于比较例中的半导体器件。
因此，在实施例1中的半导体器件中，即使当入射光入射到更远离主表面1a的p型阱PW1的部分上时，也可以在确保内部量子效率的同时，增大电荷转移效率。这样允许包括光电转换元件的半导体器件的性能提高。
注意的是，为了相比于p-型半导体区PW2中的净杂质浓度大体等于p型阱PW1中的净杂质浓度的情况，减小峰部分MP1处的势垒的高度，还可在n-型半导体区NW1和n型半导体区NW2之间形成本征状态的半导体区，替代p-型半导体区PW2。本征状态意指有效载流子密度小于1×1015cm-3的状态并且意指例如作为p型杂质浓度和n型杂质浓度之间的差异的净杂质浓度小于1×1015cm-3的状态。
假设深度方向上的n型半导体区NW2的厚度是厚度TH1，厚度方向上的p-型半导体区PW2的厚度是厚度TH2，并且深度方向上的n-型半导体区NW1的厚度是厚度TH3。此时，n型半导体区NW2的厚度TH1优选地小于n-型半导体区NW1的厚度TH3，并且p-型半导体区PW2的厚度TH2小于n型半导体区NW2的厚度TH1。
具体地，厚度TH1可被设置成例如大约0.1至0.3μm，厚度TH2可被设置成例如大约0.05至0.15μm，并且厚度TH3可被设置成例如大约1.5至3μm。
关于即使当入射光入射到更远离主表面1a的p型阱PW1的部分上时也确保内部量子效率，即，关于即使当红色(R)入射光束入射到其上时也确保内部量子效率，在厚度TH1、TH2和TH3之中，n-型半导体区NW1的厚度TH3优选地最大。另外，关于即使当入射光入射到更远离主表面1a的p型阱PW1的部分上时也确保内部量子效率，即，关于即使当蓝色(B)入射光束入射到其上时也确保内部量子效率，n型半导体区NW2的厚度TH1优选地相当大，尽管不如厚度T3那么大。
另一方面，关于防止因在n型半导体区NW2和n-型半导体区NW1之间形成不太高的势垒而调节n型半导体区NW2中的势能，在厚度TH1、TH2和TH3之中，p-型半导体区PW2的厚度TH2优选地最小。因此，厚度TH1、TH2和TH3优选地其间具有上文示出的通过TH2<TH1<TH3给出的关系。
优选地，p-型半导体区PW2包含n型杂质并且p型阱PW1包含浓度比p-型半导体区PW2中的杂质浓度低的n型杂质或者不含n型杂质。由于p-型半导体区PW2包含p型杂质和n型杂质，因此可以极其降低通过从p型杂质浓度减去n型杂质浓度而得到的净杂质浓度。这样允许精确控制p-型半导体区PW2中的净杂质，使其具有极低的值。
优选地，p-型半导体区PW2与p型阱PW1接触。因此，在与p型阱PW1接触的p-型半导体区的部分附近，n-型半导体区NW1和n型半导体区NW2通过p-型半导体区彼此完全分离。这样进一步增强了n-型半导体区NW1中的电荷容易移动到n型半导体区NW2中的效果。
优选地，n-型半导体区NW1和p-型半导体区PW2面对在平面图中更靠近栅电极Gt的n型半导体区NW2的部分。因此，在平面图中，n-型半导体区NW1更靠近栅电极Gt，以增大在n-型半导体区NW1中产生的电荷转移到浮动扩散FD时的电荷转移效率。
按照专利文献1至3中的上述技术，在一个光电转换元件中在深度方向上堆叠多个光电二极管。在被设置成在深度方向上彼此分隔开的两个n型半导体区之间，形成p型半导体区。然而，在上述的专利文献1至3中，没有提到在n型半导体区和形成在其下方的n-型半导体区之间形成的p-型半导体区中的净杂质浓度低于p型阱中的净杂质浓度。
按照专利文献4中的上述技术，在比光电二极管的位置更深的位置处，提供与光电二极管分离的独立的第一导电类型区。然而，按照专利文献4中的上述技术，独立的第一导电类型区允许通过选择性确定向独立的第一导电类型区施加势能，实现所期望的性质提高，并且不影响光电二极管PD的内部量子效率。另外，在上述的专利文献4中，没有提到形成在n型半导体区和形成在其下方的n-型半导体区之间的p-型半导体区中的净杂质浓度低于p型阱中的净杂质浓度。
按照专利文献5中的上述技术，具有第一导电类型的第一层跨越整个图像区，而具有p型导电类型的第二层被设置成在垂直方向上与第一层相邻。然而，在上述的专利文献5中，没有提到形成在n型半导体区和形成在其下方的n-型半导体区之间的p-型半导体区中的净杂质浓度低于p型阱中的净杂质浓度。
按照专利文献6中的上述技术，在光电二极管区中，从衬底的顶表面起，交替形成五个p型掺杂层和四个n型掺杂层，使得电子和空穴彼此分离。因此，按照专利文献6中的上述技术，必须形成与四个n型掺杂层连通的n+型壁，以用作电子的移动路径。然而，当n+型壁的宽度在深度方向上在其中间位置减小时，电荷不可从比中间位置更深的光电二极管区的部分移动。另外，在上述的专利文献6中，没有提到形成在n型半导体区和形成在其下方的p-型半导体区之间的p-型半导体区中的净杂质浓度低于p型阱中的净杂质浓度。
<实施例1的修改形式>
图13是示出实施例1的修改形式中的半导体器件的构造的平面图。
如图13中所示，在本修改形式中的半导体器件中，n-型半导体区NW1面对在栅电极Gt的栅长度方向上n型半导体区NW2的中间部分。这样增加了入射到像素PU上的入射光中的入射到n-型半导体区NW1的部分与入射到像素PU上的整体入射光之比。因此，相比于实施例1中，当在n-型半导体区NW1中产生的电荷转移到浮动扩散FD时的电荷转移效率减小。然而，即使当入射光入射到更远离半导体衬底1S的主表面1a(参见图5)的p型阱PW1的部分上时，内部量子效率也可增大。
<制造半导体器件的方法>
接下来，将给出对制造实施例1的半导体器件的方法的描述。图14是示出实施例1中的半导体器件的制造工艺的部分的制造工艺流程图。图15至图24是示出实施例1中的半导体器件的制造工艺的截面图。注意的是，图15至图24的截面图中的每个对应于沿着图4中的A-A线的截面图。
图25和图26是用于图示实施例1中的半导体器件的光电二极管中的深度方向上的p型和n型杂质浓度的相应分布的视图。除了图6中示出的截面图之外，图25和图26还示出示意性示出实施例1中的半导体器件的光电二极管中的深度方向上的p型和n型杂质浓度的相应分布的曲线图。
首先，如图15中所示，提供半导体衬底1S(图14中的步骤S1)。在步骤S1中，提供包含诸如(例如)磷(P)或砷(As)的n型杂质的n型单晶硅作为半导体衬底1S。
接下来，如图15中所示，在半导体衬底1S中形成隔离区IR。隔离区IR由嵌入半导体衬底1S中的沟槽中的绝缘构件制成。例如，通过使用氮化硅(SiN)膜作为掩模来蚀刻半导体衬底1S，在用作诸如有源区AcTP的有源区的半导体衬底1S的区域中形成隔离沟槽。然后，在隔离沟槽中嵌入诸如二氧化硅(SiO2)膜的绝缘膜，以形成隔离区IR。此隔离方法被称为STI(浅沟槽隔离)法。通过隔离区IR，限定，即，形成，有源区，诸如有源区AcTP。在半导体衬底1S的主表面1a中的像素区1A中形成有源区AcTP。
注意的是，作为STI方法的替代，还可使用LOCOS(硅的局部氧化)方法来形成隔离区。在这种情况下，隔离区由热氧化膜制成。例如，用作诸如有源区AcTP和AcL的有源区的半导体衬底1S的区域均被氮化硅膜覆盖并且被热氧化。因此，形成由诸如二氧化硅膜的绝缘构件制成的隔离区。
可供选择地，在用作诸如有源区AcTP的有源区的半导体衬底1S的区域中形成隔离沟槽之后，在诸如二氧化硅(SiO2)膜的绝缘膜被嵌入其中之前之前，诸如硼(B)的p型杂质也可被引入暴露于隔离沟槽的底部部分的半导体衬底1S的部分中。这样可抑制位于隔离区IR下方的随后使用图16描述的p型阱PW1的部分中暗电流的产生。
接下来，如图16中所示，形成p型阱PW1(图14中的步骤S2)。在步骤S2中，使用光刻技术和离子注入方法，将例如硼(B)等的p型杂质离子IM1注入像素区1A的有源区AcTP中的半导体衬底1S的主表面1a中。因此，在像素区1A中，作为半导体区的p型阱PW1被形成为更靠近半导体衬底1S的主表面1a。p型阱PW1的导电类型是p型，与作为半导体衬底1S的导电类型的n型相反。
如上所述，可控制通过从p型杂质浓度减去n型杂质浓度而得到的p型阱PW1中的净杂质浓度，使其是例如大约1×1016cm-3至1×1017cm-3。为了形成具有此净杂质浓度的p型阱PW1，作为当在步骤S2中例如离子注入硼(B)作为p型杂质时的注入条件，可以将注入能量设置成例如大约550keV至2.5MeV并且将剂量设置成例如大约5×1011至15×1012cm-2。还可以在逐步减小注入能量的同时分多个步骤执行例如逐步的离子注入。这样允许在精确控制杂质浓度的同时，将杂质顺序离子注入到更远离主表面1a的p型阱PW1的部分(即，较深部分)中，然后注入到其更靠近主表面1a的部分(即，较浅部分)中。
在步骤S2中，在注入p型杂质离子IM1来引入p型杂质之后，可以在例如大约1000℃下执行激活退火并且激活通过离子注入而引入的p型杂质。
然后，如图17中所示，形成n-型半导体区NW1(图14中的步骤S3)。在步骤S3中，在像素区1A中的p型阱PW1的部分PTW中，通过离子注入法形成远离主表面1a的n-型半导体区NW1。
例如，在半导体衬底1S上方形成光致抗蚀剂膜(抗蚀剂膜)R1并且使用光刻技术执行显影处理，以将光致抗蚀剂膜R1图案化。
具体地，在p型阱PW1上方，形成光致抗蚀剂膜R1。然后，去除位于p型阱PW1的部分PTP上方的光致抗蚀剂膜R1的部分，以形成贯穿光致抗蚀剂膜R1并且达到部分PTP的开口OP1。换句话讲，光致抗蚀剂膜R1被图案化，暴露p型阱PW1的部分PTP。此时，除了部分PTP外的p型阱PW1的部分被光致抗蚀剂膜R1覆盖，使得n型杂质没有被注入其中。
然后，使用光致抗蚀剂膜R1作为掩模，将例如磷(P)等的n型杂质离子IM2注入p型阱PW1的部分PTP中。因此，在p型阱PW1的部分PTP的内部部分PTW中，形成n-型半导体区NW1。然后，去除光致抗蚀剂膜R1。从形成光致抗蚀剂膜到去除它的这种处理被称为图案化。
可将通过从n型杂质浓度减去p型杂质浓度而得到的n-型半导体区NW1中的净杂质浓度设置成例如大约1×1015cm-3至1×1016cm-3。另外，可设置例如在步骤S3中将磷(P)作为n型杂质进行离子注入时的注入条件，使得注入能量是例如大约300keV至2MeV并且剂量是例如大约8×1011至1.5×1012cm-2。
在步骤S3中，在注入n型杂质离子IM2以引入n型杂质之后，可以在例如大约1000℃的高温下执行激活退火并且激活通过离子注入而引入的n型杂质。
注意的是，例如，在执行步骤S3之后在执行步骤S4之前，使用光致抗蚀剂膜作为掩模，还可将诸如硼(B)的p型杂质引入包围像素PU(参见图5)的部分中。
可供选择地，例如，在执行步骤S3之后在执行步骤S4之前，还可将诸如硼(B)的p型杂质引入更靠近主表面1a的p型阱PW1的浅部分中。在这种情况下，可将当将例如硼(B)作为p型杂质进行离子注入时的注入能量设置成比步骤S2中的注入能量低。具体地，可将注入能量设置成例如大约10keV至250keV并且可将剂量设置成例如大约5×1011至2×1012cm-2。还可以在逐步减小注入能量的同时分多个步骤执行例如逐步的离子注入。这样允许在精确控制杂质浓度的同时，将杂质顺序离子注入到更远离主表面1a的p型阱PW1的部分中，然后注入到其更靠近主表面1a的部分中。注意的是，将p型杂质引入较浅部分中的步骤还可在执行步骤S2时执行。
接下来，如图18中所示，形成栅绝缘膜GOX和栅电极Gt(图14中的步骤S4)。在步骤S4中，在像素区1A中，在平面图中，栅电极Gt形成在经由栅绝缘膜GOX位于n-型半导体区NW1的第一侧(图18中的右侧)的p型阱PW1的部分PT1上方。在p型阱PW1中，在平面图中部分PT1位于在栅电极Gt的栅长度方向上n-型半导体区NW1的第一侧(图18中的右侧)。
在步骤S4中，通过热氧化半导体衬底1S，首先，在p型阱PW1的主表面1a上方形成由二氧化硅膜制成的绝缘膜GI1。
还可使用氮化硅膜、氮氧化硅(SiON)膜等作为绝缘膜GI1。可供选择地，还可使用通过将氧化镧引入氧化铪(HfO2)膜——即，介电常数比氮化硅膜的介电常数高的膜——中而得到的诸如基于铪的绝缘膜的所谓高介电常数膜。可使用例如CVD(化学气相沉积)法来形成此膜。
在步骤S4中，接下来，在绝缘膜GI1上方，例如，使用CVD法等，在绝缘膜GI1上方形成多晶硅膜作为导电膜CND。
在步骤S4中，接下来，将导电膜CND和绝缘膜GI1图案化。具体地，在导电膜CND上方形成光致抗蚀剂膜(省略了其图示)并且使用光刻技术使其经受曝光和显影处理，从而留在将要形成栅电极Gt的区域上方。然后，使用抗蚀剂膜作为掩模，蚀刻导电膜CND和绝缘膜GI1。因此，在p型阱PW1的部分PT1上方，经由包括绝缘膜GI1的栅绝缘膜GOX，形成包括导电膜CND的栅电极Gt。然后，通过灰化等去除抗蚀剂膜。
此时，还可以经由栅绝缘膜，在半导体衬底1S上方形成作为形成在外围电路区中的逻辑晶体管的晶体管的栅电极。可供选择地，还可以形成例如图2中示出的其他晶体管，即，重置晶体管RST、选择晶体管SEL和放大晶体管AMI的栅电极Gr、Gs和Ga。
接下来，如图19中所示，形成n型半导体区NW2和p-型半导体区PW2(图14中的步骤S5)。在步骤S5中，在像素区1A中比n-型半导体区NW1更靠近半导体衬底1S的主表面1a设置的p型阱PW1的部分PT2中，形成n型半导体区NW2。
例如，在半导体衬底1S上方形成光致抗蚀剂膜(抗蚀剂膜)R2并且使用光刻技术使其经受曝光和显影处理，从而被图案化。
具体地，在p型阱PW1上方，形成光致抗蚀剂膜R2。去除位于p型阱PW1的部分PTP上方的光致抗蚀剂膜R2的部分，以形成贯穿光致抗蚀剂膜R2并且达到部分PTP的开口OP2。换句话讲，光致抗蚀剂膜R2被图案化，暴露p型阱PW1的部分PTP。此外，除了PTP外的p型阱PW1的部分被光致抗蚀剂膜R2覆盖，使得n型杂质离子没有被注入其中。
然后，使用光致抗蚀剂膜R2作为掩模，将例如砷(As)等的n型杂质离子IM3注入p型阱PW1的部分PTP中。结果，在p型阱PW1的部分PTP的内部部分PT2中，形成n型半导体区NW2，并且在位于n-型半导体区NW1和n型半导体区NW2之间的部分PTP的部分PT3中，形成p-型半导体区PW2。然后，去除光致抗蚀剂膜R2。
注意的是，优选地，开口OP2被形成使得在平面图中包括n-型半导体区NW1。这样允许形成n型半导体区NW2来包括n-型半导体区NW1。
可以将通过从n型杂质浓度减去p型杂质浓度而得到的n型半导体区NW2中的净杂质浓度设置成例如大约1×1016cm-3至1×1017cm-3，并且将通过从p型杂质浓度减去n型杂质浓度而得到的p-型半导体区PW2中的净杂质浓度设置成例如大约1×1015cm-3至1×1016cm-3。另外，可设置在步骤S5中将例如砷(As)作为n型杂质进行离子注入时的注入条件，使得注入能量是例如大约100keV至200keV并且剂量是例如大约1×1012至1×1013cm-2。
注意的是，如上所述，n-型半导体区NW1中的净杂质浓度低于n型半导体区NW2中的净杂质浓度，并且p-型半导体区PW2中的净杂质浓度低于p型阱PW1中的净杂质浓度。优选地，可使用位于栅电极Gt下方——即，面对垂直于主表面1a的方向上的栅电极Gt并且面对栅电极Gt的栅长度方向上的p-型半导体区PW2——的p型阱PW1的部分PTF(参见例如图10)中的杂质浓度，作为p型阱PW1中的杂质浓度。
在步骤S5之后，在注入n型杂质离子IM3以引入n型杂质之后，可以在例如大约1000℃下执行激活退火并且激活通过离子注入而引入的n型杂质。
通过执行步骤S3和S5，如图19中所示，在p型阱PW1中形成n-型半导体区NW1、p-型半导体区PW2和n型半导体区NW2。p型阱PW1、n-型半导体区NW1、p-型半导体区PW2和n型半导体区NW2形成光电二极管PD。
优选地，在步骤S2中，将p型杂质离子注入到部分PT3中，并且在步骤S3中，将n型杂质离子注入到PT3中，使得离子注入到部分PT3中的n型杂质的量小于部分PTW中离子注入的n型杂质的量。然后，在步骤S5中，优选地，将n型杂质离子注入到部分PT3中，使得离子注入到PT3中的n型杂质的量小于部分PT2中离子注入的n型杂质的量。因此，在部分PT3中形成p-型半导体区PW2。
如图11中所示，部分PT3中的n型杂质的浓度分布对应于部分PTW中离子注入的n型杂质的浓度分布的喇叭形(flare)部分，并且对应于部分PT2中离子注入的n型杂质的浓度分布的喇叭形部分。
因此，通过调节步骤3中将n型杂质注入部分PTW中的n型杂质浓度的分布和步骤5中将n型杂质离子注入到部分PT2中的n型杂质浓度的分布，可调节p-型半导体区PW2中的n型杂质浓度。
注意的是，在平面图中n型半导体区NW2还可具有与转移晶体管的栅电极Gt叠置的部分。通过在平面图中具有与转移晶体管的栅电极Gt叠置的部分，允许半导体区W2也用作转移晶体管的源区。
注意的是，步骤S5还可包括将n型杂质离子注入到部分PT2中的步骤和将p型杂质离子注入到部分PT3中的步骤。此时，还可以在步骤S2中将p型杂质离子注入到部分PT3中并且在步骤S3中将n型杂质离子注入到部分PT3中，使得离子注入到部分PT3中的n型杂质的量小于离子注入到部分PTW中的n型杂质的量。可供选择地，在步骤S5中将p型杂质离子注入到部分PT2中的步骤中，还可以将n型杂质离子注入到部分PT3中，使得离子注入到部分PT3中的n型杂质的量小于离子注入到部分PT2中的n型杂质的量。可供选择地，在步骤S5中，还可以执行将p型杂质离子注入到部分PT3中的步骤。通过由此执行此离子注入，还可在部分PT3中形成p-型半导体区PW2。
在这种情况下，实施例1中的半导体器件的光电二极管中的深度方向上的p型和n型杂质浓度具有如图25中所示的这种分布。然而，可以允许实施例1中的半导体器件的光电二极管中的深度方向上的净杂质浓度具有与图10中示出的分布相同的分布。因此，在n-型半导体区NW1和n型半导体区NW2之间，可容易地形成具有比p型阱PW1中的净杂质浓度低的净杂质浓度的p-型半导体区PW2。
注意的是，当在执行步骤S3之后在执行步骤S4之前执行将p型杂质引入更靠近主表面1a的p型阱PW1的较浅部分中的步骤时，还可执行步骤S5中的将p型杂质离子注入部分PT3中的步骤。
可供选择地，还可以的是，在步骤S2中不将p型杂质离子注入到部分PT3中，在步骤S3中不将n型杂质离子注入到部分PT3中，并且在步骤S5中的将n型杂质离子注入到部分PT2的步骤中不将n型杂质离子注入到部分PT3中。另外可供选择地，还可执行步骤S5中的将p型杂质离子注入到部分PT3中的步骤。通过执行此离子注入，还可在部分PT3中形成p-型半导体区PW2。
在这种情况下，实施例1中的半导体器件的光电二极管中的深度方向上的p型和n型杂质浓度具有如图26中所示的这些分布。然而，可以允许实施例1中的半导体器件的光电二极管中的深度方向上的净杂质浓度具有与图10中示出的分布相同的分布。因此，在n-型半导体区NW1和n型半导体区NW2之间，可容易地形成具有比p型阱PW1中的净杂质浓度低的净杂质浓度的p-型半导体区PW2。
接下来，如图20中所示，形成p+型半导体区PR(图14中的步骤S6)。在步骤S6中，使用例如光刻技术和离子注入方法，将例如硼(B)等p型杂质离子注入到像素区1A中的n型半导体区NW2的主表面1a中。因此，如图20中所示，在n型半导体区NW2的主表面1a中，形成p+型半导体区PR。
可将p+型半导体区PR中的p型杂质浓度设置成例如大约1×1018cm-3至1×1019cm-3。另外，在步骤S6中，作为步骤S6中的将例如硼(B)作为p型杂质进行离子注入时的注入条件，可以将注入能量设置成例如5keV或更小并且将剂量设置成例如大约1×1012至2×1013cm-2。注意的是，通过将从垂直于主表面1a的方向进行离子注入的方向倾斜例如20°至30°，可以在平面图中使p+型半导体区PR与栅电极Gt分隔开。还可以在逐步增大倾斜角度的同时，分多个步骤执行例如逐步的离子注入。这样允许以高位置精度将p+型半导体区PR与栅电极Gt分隔开。
注意的是，在例如执行步骤S6之后在执行步骤S7之前，为了调节外围电路区中形成的晶体管的阈值电压，还可在位于插入其间的栅电极两侧的对准栅电极的外围电路区中形成的阱区的相应部分中，形成扩展区，即，低浓度n型半导体区，但省略了对其的图示。另外，为了防止或抑制外围电路区中形成的晶体管中的短沟道效应，在位于插入其间的栅电极两侧的外围电路区中形成的阱区的相应部分中，还可形成包围较低浓度半导体区的晕(halo)区。
可供选择地，还可以形成例如图2中示出的其他晶体管——即，重置晶体管RST、选择晶体管SEL和放大晶体管AMI——的与各个晶体管中的相应栅电极对准的相应的扩展区，即，较低浓度n型半导体区。另外，可供选择地，在p型阱PW1的部分PT4(参见随后描述的图22)中，还可形成与栅电极Gt对准的较低浓度n型半导体区。
注意的是，在形成p+型半导体区PR的状态下，如图20中所示，n型半导体区NW2的厚度TH1小于n-型半导体区NW1的厚度TH3，而p-型半导体区PW2的厚度TH2小于n型半导体区NW2的厚度TH1。
接下来，如图21中所示，形成抗反射膜ARF和侧壁分隔物SWS(图14中的步骤S7)。
在步骤S7中，首先，偏移分隔物OS被形成为覆盖栅电极Gt。偏移分隔物OS由例如二氧化硅膜制成。
在步骤S7中，接下来，在半导体衬底1S的主表面1a上方，形成绝缘膜ZM1覆盖栅电极Gt和偏移分隔物OS。绝缘膜ZM1用作用于形成抗反射膜ARF的绝缘膜和用于形成侧壁分隔物SWS的绝缘膜中的每个。绝缘膜ZM1由例如氮化硅膜制成。
在步骤S7中，接下来，在位于抗反射膜ARF形成在其中的区域中的绝缘膜ZM1上方，形成光致抗蚀剂图案(省略了其图示)。位于栅电极Gt的源侧的n型半导体区NW2和p+型半导体区PR被未示出的光致抗蚀剂图案覆盖。另一方面，从未示出的光致抗蚀剂图案暴露在平面图中位于栅电极Gt的漏侧的p型阱PW1的部分PT4。
在步骤S7中，接下来，使用作为掩模(蚀刻掩模)的未被示出的光致抗蚀剂图案，通过诸如RIE(反应离子蚀刻)法的各向异性干蚀刻，对绝缘膜AM1进行回蚀。此时，通过将绝缘膜ZM1留在栅电极Gt的侧壁上方，形成侧壁分隔物SWS，并且通过将绝缘膜AM1留在未示出的光致抗蚀剂图案下方，形成抗反射膜ARF。在进行各向异性干蚀刻之后，去除光致抗蚀剂图案。
经由偏移分隔物OS在n型半导体区NW2和p+型半导体区PR中的每个上方，形成抗反射膜ARF。抗反射膜ARF和偏移分隔物OS中的每个的部分(端部部分)位于栅电极Gt上方。结果，在栅电极Gt的两个侧壁中，位置更靠近栅电极Gt的源，即，更靠近光电二极管PD的侧壁经由偏移分隔物OS被抗反射膜ARF覆盖。
另一方面，在栅电极Gt的两个侧壁中，在漏侧侧壁，即，浮动扩散FD与其相邻形成的侧壁，上方，经由偏移分隔物OS形成侧壁分隔物SWS。
注意的是，当执行步骤S7时，在外围电路区中形成的晶体管的栅电极的两个侧壁上方，还可经由偏移分隔物形成侧壁分隔物。可供选择地，在例如图2中示出的其他晶体管，即，重置晶体管RST、选择晶体管SEL和放大晶体管AMI，中的每个的栅电极的两个侧壁上方，还可经由偏移分隔物形成侧壁分隔物。
接下来，如图22中所示，形成较高浓度n型半导体区NR(图14中的步骤S8)。
在步骤S8中，在像素区1A中，在位于栅电极Gt的漏侧——即，与光电二极管PD相对于插入其间的栅电极Gt相反的一侧(图22中的右侧)——的p型阱PW1的部分PT4中，使用例如抗反射膜ARF和栅电极Gt作为掩模，注入例如磷(P)或砷(As)的n型杂质离子。因此，在位于相对于插入其间的栅电极Gt与n-型半导体区NW1相反的一侧的p型阱PW1的部分PT4中，形成较高浓度n型半导体区NR。较高浓度n型半导体区NR也是转移晶体管TX的漏区以及用作光电二极管PD的浮动扩散FD的半导体区。较高浓度n型半导体区NR中的n型杂质浓度高于n型半导体区NW2中的n型杂质浓度。
作为当例如将磷(P)和砷(As)中的每个作为n型杂质进行离子注入时的注入条件，可将注入能量设置成例如大约60keV或更小，并且可将剂量设置成例如大约1×1013cm-3至13×1015cm-3。还可以在逐步减小注入能量并且将待离子注入的n型杂质的类型从磷切换成砷的同时，分多个步骤执行例如逐步离子注入。这样允许在精确控制杂质浓度的同时，将杂质顺序离子注入到更远离主表面1a的p型阱PW1的部分中，然后注入到其更靠近主表面1a的部分中。
如上所述，在p型阱PW1的部分PT4中形成对准栅电极Gt的较低浓度n型半导体区的情况下，较低浓度n型半导体区和较高浓度n型半导体区形成具有LDD(轻掺杂漏)结构的浮动扩散FD。
通过以上的处理步骤，在像素区1A中的半导体衬底1S中，光电二极管PD和转移晶体管TX被形成为更靠近主表面1a。栅电极Gt和n型较高浓度n型半导体区NR形成转移晶体管TX。
注意的是，当执行步骤S8时，还可以对准在栅电极的侧壁上方形成的侧壁分隔物在外围电路区中形成的阱区中形成较高浓度n型半导体区，但省略了其图示。还有可能可以使较低浓度n型半导体区和较高浓度n型半导体区形成具有LDD结构的源/漏区中的每个。因此，在外围电路区中，形成晶体管。
可供选择地，当执行步骤S8时，还有可能可以对准在晶体管的栅电极的相应侧壁上方形成的侧壁分隔物形成在例如图2中示出的其他晶体管——即，重置晶体管RST、选择晶体管SEL和放大晶体管AMI——中独立包括的相应的较高浓度n型半导体区。还有可能可以使较低浓度n型半导体区和较高浓度n型半导体区形成具有LDD结构的源/漏区中的每个。因此，例如，形成图2中示出的其他晶体管，即，重置晶体管RST、选择晶体管SEL和放大晶体管AMI。
注意的是，在执行步骤S8之后在执行步骤S9之前，在外围电路区中，还可在较高浓度n型半导体区NR和栅电极上方形成各个硅化物层。可供选择地，同样在浮动扩散FD上方，也可形成硅化物层。
接下来，如图23中所示，形成层间绝缘膜IL1、接触孔CHt和插塞Pfd(图14中的步骤S9)。
在步骤S9中，首先，在像素区1A中，在半导体衬底1S的顶表面上方，形成层间绝缘膜IL1，经由偏移分隔物OS、抗反射膜ARF和侧壁分隔物SWS覆盖光电二极管PD和转移晶体管TX。
例如，在半导体衬底1S上方，通过使用TEOS气作为源材料气体的CVD法，沉积二氧化硅膜。此时，在必要时，使用CMP(化学机械抛光)法等，将层间绝缘膜IL1的顶表面平面化。
在此时，在外围电路区中，层间绝缘膜还可形成在半导体衬底1S的主表面上方，覆盖晶体管，但省略了其图示。另一方面，此时，在像素区1A中，还可在半导体衬底1S的主表面1a上方形成层间绝缘膜，覆盖例如图2中示出的其他晶体管，即，重置晶体管RST、选择晶体管SEL和放大晶体管AMI。
在步骤S9中，接下来，将层间绝缘膜IL1图案化，以形成有接触孔CHt。在浮动扩散FD和作为转移晶体管TX的漏区的较高浓度n型半导体区NR上方，接触孔Cht被形成为贯穿层间绝缘膜IL1并且达到较高浓度n型半导体区NR。
此时，在外围电路区中，还可在晶体管的栅电极和源/漏区上方形成相应的接触孔，但省略了其图示。另一方面，在像素区1A中，还可在例如图2中示出的其他晶体管(即，重置晶体管RST、选择晶体管SEL和放大晶体管AMI——的例如栅电极Gr、Gs和Ga和源/漏区上方形成相应的接触孔。可供选择地，在像素区1A中，还可在转移晶体管TX的栅电极Gt上方形成接触孔。
在步骤S9中，接下来，在包括接触孔CHt的底表面和侧表面的层间绝缘膜IL1上方，形成钛/氮化钛膜。钛/氮化钛膜由包括钛膜和钛膜上方的氮化钛膜的多层膜形成并且可使用例如溅射法形成。钛/氮化钛膜具有所谓的扩散屏障性质，其防止例如作为在后续步骤中将嵌入的膜的材料的钨扩散到硅中。
然后，在半导体衬底1S的整个主表面1a上方，形成嵌入接触孔CHt中的钨膜。可使用例如CVD法形成钨膜。然后，通过用例如CMP法去除形成在层间绝缘膜IL1上方的不需要的钛/氮化钛膜和不需要的钨膜，可形成插塞Pfd。
此时，在外围电路区中，还可在晶体管的栅电极和源/漏区上方形成相应的插塞，但省略了其图示。另一方面，在像素区1A中，还可在例如图2中示出的其他晶体管——即，重置晶体管RST、选择晶体管SEL和放大晶体管AMI——的例如栅电极Gr、Gs和Ga和源/漏区上方，形成相应的插塞。可供选择地，在像素区1A中，还可在转移晶体管TX的栅电极Gt上方形成插塞。
接下来，如图24中所示，形成层间绝缘膜IL2至IL4并且形成布线M1至M3(图14中的步骤S10)。
在步骤S10中，首先，在像素区1A中，通过CVD法等，在层间绝缘膜IL1上方，形成包括氮化硅膜和上覆的二氧化硅膜的多层膜作为层间绝缘膜IL2。然后，通过将多层膜图案化，形成布线沟槽。
在步骤S10中，接下来，在包括布线沟槽的内部部分的层间绝缘膜IL2上方，通过溅射法等，沉积包括钽(Ta)膜和上覆的氮化钽(TaN)膜的多层膜作为屏障膜。然后，通过溅射法，在屏障膜上方，沉积薄铜膜作为种膜(省略了其图示)，并且通过电解助镀法，在种膜上方，沉积铜膜。然后，通过CMP法等，去除位于层间绝缘膜IL2上方的不需要的屏障膜、不需要的种膜和不需要的铜膜。通过由此将屏障膜、种膜和铜膜嵌入布线沟槽中的每个中，可形成布线M1(单镶嵌法)。注意的是，在图24中，一体地示出包括屏障膜、种膜和铜膜的布线M1中的每个。
在步骤S10中，接下来，以与形成层间绝缘膜IL2和布线M1相同的方式，在布线M1形成在其中的层间绝缘膜IL2上方，形成层间绝缘膜IL3，并且在层间绝缘膜IL3中，形成布线M2。在布线M2形成在其中的层间绝缘膜IL3上方，形成层间绝缘膜IL4，并且在层间绝缘膜IL4中，形成布线M3。
接下来，如图5中所示，形成滤色器层CF和微透镜ML(图14中的步骤S11)。
在步骤S11中，首先，在像素区1A中，在层间绝缘膜IL4上方形成滤色器层CF。滤色器层CF是透射诸如红色(R)、绿色(G)或蓝色(B)的特定颜色的光并且不透射另一种颜色的光的膜。注意的是，在滤色器层CF和层间绝缘膜IL4之间，还可形成由例如二氧化硅膜制成的透光膜TF1。
在步骤S11中，接下来，在滤色器层CF上，附接作为片上透镜的微透镜ML，使其在平面图中叠置光电二极管PD。
通过以上的处理步骤，可制造实施例1中的半导体器件。
(实施例2)
在实施例2中，将给出对以下各种示例的描述：在实施例1中的半导体器件中，n-型半导体区NW1的二维位置改变。
除了n-型半导体区NW1的二维位置，即，光电二极管PD的二维位置，之外，实施例2中的半导体器件的构造可与使用图1至图3、图5和图6描述的实施例1中的半导体器件的构造相同。因此，省略了其描述。
<光电二极管的二维位置>
图27是示出实施例2中的半导体器件的构造的平面图。
如图27中所示，在实施例2中的半导体器件中，在平面图中，n-型半导体区NW1被包括在n型半导体区NW2中。也就是说，n型半导体区NW2包括部分PNW1和在平面图中与部分PNW1相邻的部分PNW2，而n-型半导体区NW1形成在位于部分PNW1下方的p型阱PW1的部分中，并没有形成在其位于部分PNW2下方的部分中。
当通过使用离子注入法执行例如图14中的步骤S3，来形成n-型半导体区NW1时，在p型阱PW1的部分PTP(参见图6)中出现点缺陷，或者极小量的污染物离子从离子注入装置注入到部分PTP中。此点缺陷或污染物增加了暗电流或白点。暗电流是即使在没有光照射的情况下也有电流流动的现象。当暗电流增大时，即使在没有光照射的情况下也确定有光照射，这样造成了错误照明。结果，白点被形成为致使显示的图像劣化。
另一方面，在实施例2中的半导体器件中，n-型半导体区NW1没有形成在位于n型半导体区NW2的部分PNW2下方的p型阱PW1的部分中。因此，在位于n型半导体区NW2的部分PNW2下方的p型阱PW1的部分中，不可以增大内部量子效率，但是可以防止或抑制暗电流和白点的增加。
另外，在实施例1中的半导体器件中，如图4中所示，在平面图中，n-型半导体区NW1被包括在n型半导体区NW2中。然而，在实施例2中，一个n-型半导体区NW1的面积明显小于n型半导体区NW2的面积。如将容易通过随后描述的图5的比较理解的，在图27中示出的示例中，一个n-型半导体区NW1的面积小于例如n型半导体区NW2的面积的九分之一。n-型半导体区NW1，即，具有较小面积的n型半导体区NW2的部分PNW1，导致n型半导体区NW2的部分PNW2的面积增大。这样增强了防止或抑制暗电流和白点增加的效果。
另外，在图27中示出的示例中，n-型半导体区NW1和p-型半导体区PW2面对在平面图中更靠近栅电极Gt的n型半导体区NW2的部分PT6。结果，在平面图中，n-型半导体区NW1更靠近栅电极Gt。这样增加了当n-型半导体区NW1中产生的电荷转移到浮动扩散FD时的电荷转移效率。
<实施例2的第一修改形式>
图28是示出实施例2的第一修改形式中的半导体器件的构造的平面图。
如图28中所示，在本第一修改形式中的半导体器件中，n-型半导体区NW1和p-型半导体区PW2面对在平面图中在栅电极Gt的栅长度方向上的n型半导体区NW2的中间部分。这样增加了入射到像素PU上的入射光中的入射到n-型半导体区NW1的部分与入射到像素PU上的整体入射光之比。因此，相比于实施例2中，当在n-型半导体区NW1中产生的电荷转移到浮动扩散FD时的电荷转移效率减小。然而，即使当入射光入射到更远离主表面1a的p型阱PW1的部分上时，内部量子效率也可增大。
<实施例2的第二修改形式>
图29是示出实施例2的第二修改形式中的半导体器件的构造的平面图。
如图29中所示，在本第二修改形式中的半导体器件中，n-型半导体区NW1和p-型半导体区PW2面对在平面图中与栅电极Gt相反的n型半导体区NW2的部分PT7。
在贯穿n-型半导体区NW1的与主表面1a(参见图6)成平行关系的平面中的势能具有在p型阱PW1中的峰部分和在n-型半导体区NW1中的谷部分的分布。因此，n-型半导体区NW1吸引与包括n-型半导体区NW1的光电二极管PD相邻的另一个光电二极管PD中产生的电荷。在这种情况下，在相邻像素PU之间会出现串扰。
另一方面，在如本第二修改形式中一样n-型半导体区NW1被设置成面对在平面图中与栅电极Gt相反的n型半导体区NW2的部分的情况下，n-型半导体区NW1可收回与其相邻的并且相对于插入其间的n型半导体区NW2与栅电极Gt相反设置的光电二极管PD所吸引的电荷。因此，当n-型半导体区NW1中产生的电荷转移到浮动扩散FD时的电荷转移效率相比于实施例2中的电荷转移效率减小。然而，可以抑制与和n-型半导体区NW1相邻并且相对于插入其间的n型半导体区NW2与栅电极Gt相反设置的像素PU发生串扰。
<实施例2的第三修改形式>
图30是示出实施例2的第三修改形式中的半导体器件的构造的平面图。
如图30中所示，本第三修改形式中的半导体器件包括多个n-型半导体区NW1和多个p-型半导体区PW2。多个n-型半导体区NW1形成在p型阱PW1中，在平面图中彼此分隔开。多个p-型半导体区PW2分别形成在位于n型半导体区NW2和多个n-型半导体区NW1之间的p型阱PW1的多个部分PT3(参见图6)中。n型半导体区NW2形成在比多个n-型半导体区NW1更靠近主表面1a(参见图6)设置的p型阱PW1的部分PT2(参见图6)中。在平面图中，多个n-型半导体区NW1被包括在n型半导体区NW2中。
在贯穿多个n-型半导体区NW1的与主表面1a成平行关系的平面中的势能具有在p型阱PW1中的峰部分和在多个n-型半导体区NW1中的相应谷部分的分布。因此，通过插入两个相邻n-型半导体区NW1之间的p型阱PW1的部分中的光电转换，产生流入这两个n-型半导体区NW1中的任一个中的电荷。然后，允许电荷沿着深度方向上势能的倾斜而移动到n型半导体区NW2中。
在图30中示出的示例中，本第三修改形式中的半导体器件具有两个n-型半导体区NW1和两个p-型半导体区PW2。两个n-型半导体区NW1面对更靠近栅电极Gt的n型半导体区NW2的部分PT6的两个相应部分PT61。这两个部分PT61位于栅电极Gt的栅宽度方向上的部分PT6的两端。相比于实施例2中的当n-型半导体区NW1中产生的电荷转移到浮动扩散FD时的电荷转移效率，这样可增大电荷转移效率，并且抑制了与在栅电极Gt的栅宽度方向上与n型半导体区NW2相邻的像素PU发生串扰。
<实施例2的第四修改形式>
图31是示出实施例2的第四修改形式中的半导体器件的构造的平面图。
如图31中所示，本第四修改形式中的半导体器件也包括两个n-型半导体区NW1和两个p-型半导体区PW2，类似于实施例1的第三修改形式中的半导体器件。
然后，在本第四修改形式中的半导体器件中，不同于实施例1的第三修改形式中的半导体器件中，两个n-型半导体区NW1面对与栅电极Gt相反的n型半导体区NW2的部分PT7的两个相应部分PT71。这两个部分PT71位于栅电极Gt的栅宽度方向上的部分PT71的两端。相比于实施例2中的n-型半导体区NW1中产生的电荷转移的电荷转移效率，这样降低了电荷转移效率，但是可抑制与位于相对于插入其间的n型半导体区NW2与栅电极Gt相反设置的相邻像素PU的串扰，以及与在栅电极Gt的栅宽度方向上与n型半导体区NW2相邻的像素PU的串扰。
<实施例2的第五修改形式>
图32是示出实施例2的第五修改形式中的半导体器件的构造的平面图。
如图32中所示，本第五修改形式中的半导体器件包括三个n-型半导体区NW1和三个p-型半导体区PW2。
除了实施例2的第二修改形式中的半导体器件(参见图29)中包括的一个n-型半导体区NW1之外，本第五修改形式中的半导体器件还包括实施例2的第三修改形式中的半导体器件(参见图30)中包括的两个n-型半导体区NW1。因此，在本第五修改形式中的半导体器件中，相比于实施例2中的n-型半导体区NW1中产生的电荷转移的电荷转移效率，可以增加电荷转移效率，并且抑制与位于相对于插入其间的n型半导体区NW2与栅电极Gt相反设置的相邻像素PU的串扰，以及与在栅电极Gt的栅宽度方向上与n型半导体区NW2相邻的像素PU的串扰。
<实施例2的第六修改形式>
图33是示出实施例2的第六修改形式中的半导体器件的构造的平面图。
如图33中所示，本第六修改形式中的半导体器件包括三个n-型半导体区NW1和三个p-型半导体区PW2。
除了实施例2中的半导体器件(参见图27)中包括的一个n-型半导体区NW1之外，本第六修改形式中的半导体器件还包括实施例2的第四修改形式中的半导体器件(参见图31)中包括的两个n-型半导体区NW1。因此，在本第六修改形式中，n-型半导体区NW1中产生的电荷转移的电荷转移效率与实施例2中大致相同，但是可以抑制与位于相对于插入其间的n型半导体区NW2与栅电极Gt相反设置的相邻像素PU的串扰，以及与在栅电极Gt的栅宽度方向上与n型半导体区NW2相邻的像素PU的串扰。
注意的是，在本第六修改形式中，一个n-型半导体区NW1面对更靠近栅电极Gt的n型半导体区NW2的部分PT6，而两个n-型半导体区NW1面对与栅电极Gt相反的n型半导体区NW2的部分PT7。相比之下，在实施例2的第五修改形式(参见图32)中，两个n-型半导体区NW1面对更靠近栅电极Gt的n型半导体区NW2的部分PT6，而一个n-型半导体区NW1面对与栅电极Gt相反的n型半导体区NW2的部分PT7。
因此，相比于本第六修改形式中的半导体器件中，在实施例2的第五修改形式中的半导体器件中，当n-型半导体区NW1中产生的电荷向着浮动扩散FD转移时的电荷转移效率较高。然而，相比于实施例2的第五修改形式中的半导体器件中，在本第六修改形式中的半导体器件中，抑制与位于相对于插入其间的n型半导体区NW2与栅电极Gt相反设置的相邻像素PU的串扰的效果更好。
<实施例2的第七修改形式>
图34是示出实施例2的第七修改形式中的半导体器件的构造的平面图。
如图34中所示，本第七修改形式中的半导体器件具有四个n-型半导体区NW1和四个p-型半导体区PW2。四个n-型半导体区NW1形成在p型阱PW1中，在平面图中彼此分隔开。另一方面，四个p-型半导体区PW2分别形成在位于n型半导体区NW2和多个n-型半导体区NW1之间的p型阱PW1的第四部分PT3中。n型半导体区NW2形成在比四个n-型半导体区NW1更靠近主表面1a(参见图6)设置的p型阱PW1的部分PT2(参见图6)中。在平面图中，四个n-型半导体区NW1中的每个被包括在n型半导体区NW2中。
除了实施例2的第三修改形式中的半导体器件(参见图30)中包括的两个n-型半导体区NW1之外，本第七修改形式中的半导体器件还包括实施例2的第四修改形式中的半导体器件(参见图31)中包括的两个n-型半导体区NW1。因此，在本第七修改形式中，相比于实施例2中的n-型半导体区NW1中产生的电荷转移的电荷转移效率，可以增加电荷转移效率，并且抑制与位于相对于插入其间的n型半导体区NW2与栅电极Gt相反设置的相邻像素PU的串扰，以及与在栅电极Gt的栅宽度方向上与n型半导体区NW2相邻的像素PU的串扰。
相比于实施例2的第六修改形式中的半导体器件中，在本第七修改形式中的半导体器件中，n-型半导体区NW1中产生的电荷转移的电荷转移效率较高。另外，相比于实施例2的第五修改形式中的半导体器件中，在本第七修改形式中的半导体器件中，抑制与位于相对于插入其间的n型半导体区NW2与栅电极Gt相反设置的相邻像素PU的串扰的效果更好。
<实施例2的第八修改形式>
图35是示出实施例2的第八修改形式中的半导体器件的构造的平面图。
如图35中所示，以与实施例2的第三修改形式中描述的相同地方时，本第八修改形式中的半导体器件包括多个n-型半导体区NW1和多个p-型半导体区PW2。
另一方面，如图35中所示，在本第八修改形式中的半导体器件中，不同于实施例2的第三修改形式中的半导体器件中，多个n-型半导体区NW1布置成栅电极Gt的栅长度和宽度方向上的矩阵图案。也就是说，多个n-型半导体区NW1形成在p型阱PW1中，在平面图中，彼此分隔开。另一方面，多个p-型半导体区PW2分别形成在位于n型半导体区NW2和多个n-型半导体区NW1之间的p型阱PW1的多个部分PT3中。n型半导体区NW2形成在比多个n-型半导体区NW1更靠近主表面1a(参见图6)设置的p型阱PW1的部分PT2(参见图6)中。在平面图中，多个n-型半导体区NW1中的每个被包括在n型半导体区NW2中。
相比于实施例2中的n-型半导体区NW1中产生的电荷转移的电荷转移效率，这样可增加电荷转移效率。另外，由于多个n-型半导体区NW1的总面积与n型半导体区NW2的面积之比高于实施例2中，因此可增加内部量子效率。例如，三个n-型半导体区NW1面对更靠近栅电极Gt的n型半导体区NW2的部分PT6，而例如三个n-型半导体区NW1面对与栅电极Gt相反的n型半导体区NW2的部分PT7。这样可抑制与位于相对于插入其间的n型半导体区NW2与栅电极Gt相反设置的相邻像素PU的串扰，以及与在栅电极Gt的栅宽度方向上与n型半导体区NW2相邻的像素PU的串扰。
(实施例3)
在实施例1中，已经给出了对以下示例的描述：形成一个像素PU，该像素PU允许即使当入射光入射到更远离主表面1a的p型阱PW1的部分上时，在确保内部量子效率的同时，也增加电荷转移效率。另一方面，在实施例3中，将给出对以下示例的描述：形成三个像素PU，具有不同波长的三种颜色的相应入射光束入射到这三个像素PU上。注意的是，三种颜色的光束的不同波长包括当入射光入射到更靠近主表面1a的p型阱PW1的部分时的波长。
除了光电二极管PD1、PD2和PD3和滤色器层CF1、CF2和CF3之外，实施例3中的半导体器件中包括的三个像素PU1、PU2和PU3中的每个的构造可与实施例1中的半导体器件中包括的像素PU的构造相同。因此，省略了其描述。
<像素区中的元件结构>
图36是示出实施例3中的半导体器件的构造的截面图。
如图36中所示，实施例3中的半导体器件包括半导体衬底1S和有源区AcTP，有源区AcTP被形成为更靠近主表面1a的半导体衬底1S中的像素区1A的区域11A、12A和13A中的每个中的半导体区，类似于实施例1中的半导体器件。在有源区AcTP中，形成三个像素PU。换句话讲，实施例3中的半导体器件用像素PU1、PU2和PU3作为这三个像素PU。像素PU1形成在区域11A中，像素PU2形成在区域12A中，并且像素PU3形成在区域13A中。
入射到像素PU2上的入射光束的波长比入射到像素PU1上的入射光束的波长短。入射到像素PU3上的入射光束的波长比入射到像素PU2上的入射光束的波长短。因此，例如，红色(R)入射光束入射到像素PU1上，绿色(G)入射光束入射到像素PU2上，并且蓝色(B)入射光束入射到像素PU3上。
像素PU1以光电二极管PD1作为光电二极管PD并且以滤色器层CF1作为滤色器层CF。像素PU2以光电二极管PD2作为光电二极管PD并且以滤色器层CF2作为滤色器层CF。像素PU3以光电二极管PD3作为光电二极管PD并且以滤色器层CF3作为滤色器层CF。滤色器层CF1透射例如红色(R)光束。滤色器层CF2透射例如绿色(G)光束。滤色器层CF3透射例如蓝色(B)光束。
光电二极管PD1接收例如红色(R)入射光束并且将接收到的光束转换成电荷。光电二极管PD2接收例如绿色(G)入射光束并且将接收到的光束转换成电荷。光电二极管PD3接收例如蓝色(B)入射光束并且将接收到的光束转换成电荷。
像素PU1具有：p型阱PW11，其是p型阱PW1的部分；n-型半导体区NW11，其用作n-型半导体区NW1；以及栅电极Gt1，其用作栅电极Gt。像素PU1还具有：n型半导体区NW21，其用作n型半导体区NW2；p-型半导体区PW21，其用作p-型半导体区PW2；以及较高浓度的n型半导体区NR1，其用作较高浓度的n型半导体区NR。
p型阱PW11形成在更靠近主表面1a的半导体衬底1S的区域11A中。n-型半导体区NW11形成在用作内部部分PTW的p型阱PW11的部分PTW1中。栅电极Gt1形成在用作部分PT1的p型阱PW11的部分PT11上方并且经由用作栅绝缘膜GOX的栅绝缘膜GOX1位于在平面图中栅长度方向上的n-型半导体区NW11的第一侧(图36中的右侧)。n型半导体区NW21形成在用作部分PT2的p型阱PW11的部分PT21中，并且比n-型半导体区NW11更靠近主表面1a设置。p-型半导体区PW21形成在用作部分PT3的p型阱PW11的部分PT31中，并且位于n-型半导体区NW11和n型半导体区NW21之间。较高浓度的n型半导体区NR1形成在用作部分PT4的p型阱PW11的部分PT41中，并且位于在平面图中相对于插入其间的栅电极Gt1与n-型半导体区NW11相反。
p型阱PW11、n-型半导体区NW11、n型半导体区NW21和p-型半导体区PW21形成作为光电二极管PD的光电二极管PD1。栅电极Gt1和较高浓度的n型半导体区NR1形成作为转移晶体管TX的转移晶体管TX1。
实施例3中的像素PU1可与实施例1中的像素PU相同。因此，即使当入射到像素PU1上的例如红色(R)入射光束入射到更远离主表面1a的p型阱PW1的部分上时，也可以在确保内部量子效率的同时，增加电荷转移效率。
像素PU2具有：p型阱PW12，其是p型阱PW1的部分；n-型半导体区NW12，其用作n-型半导体区NW1；以及栅电极Gt2，其用作栅电极Gt。像素PU2还具有：n型半导体区NW22，其用作n型半导体区NW2；p-型半导体区PW22，其用作p-型半导体区PW2；以及较高浓度的n型半导体区NR2，其用作较高浓度的n型半导体区NR。
p型阱PW12形成在更靠近主表面1a的半导体衬底1S的区域12A中。p型阱PW12形成在与p型阱PW11的层相同的层中。n-型半导体区NW12形成在用作远离主表面1a的内部部分PTW的p型阱PW12的部分PTW2中。栅电极Gt2形成在用作部分PT1的p型阱PW12的部分PT12上方，并且经由用作栅绝缘膜GOX的栅绝缘膜GOX2位于在平面图中的栅长度方向上的n-型半导体区NW12的第二侧(图36中的右侧)。n型半导体区NW22形成在用作部分PT2的p型阱PW22的部分PT22中，并且比n-型半导体区NW12更靠近主表面1a设置。p-型半导体区PW22形成在用作部分PT3的p型阱PW12的部分PT32中，并且位于n-型半导体区NW12和n型半导体区NW22之间。较高浓度的n型半导体区NR2形成在用作部分PT4的p型阱PW12的部分PT42中，并且位于在平面图中相对于插入其间的栅电极Gt2与n-型半导体区NW12相反。
p型阱PW12、n-型半导体区NW12、n型半导体区NW22和p-型半导体区PW22形成作为光电二极管PD的光电二极管PD1。栅电极Gt2和较高浓度的n型半导体区NR2形成作为转移晶体管TX的转移晶体管TX1。
n-型半导体区NW12中的净杂质浓度低于n-型半导体区NW22中的净杂质浓度。p-型半导体区PW22中的净杂质浓度低于p型阱PW12中的净杂质浓度。
假设像素PU1中在度方向上n-型半导体区NW11的厚度T3是厚度TH31，并且像素PU2中在深度方向上n-型半导体区NW12的厚度T3是厚度TH32。此时，厚度TH32小于厚度TH31。即使在这种情况下，当入射到像素PU2上的入射光束的波长比入射到像素PU1上的入射光束的波长短，并且入射到像素PU2上的入射光束入射到其上的p型阱PW1的部分比入射到像素PU1上的入射光束入射到其上的p型阱PW1的部分更靠近主表面1a时，可以在确保内部量子效率的同时，增加电荷转移效率。
具体地，厚度TH31可被设置成例如大约3μm并且厚度TH32可被设置成例如大约1.5μm。
另一方面，像素PU3包括：p型阱PW13，其是p型阱PW1的部分；栅电极Gt1，其用作栅电极Gt；n型半导体区NW23，其用作n型半导体区NW2；以及较高浓度的n型半导体区NR3，其用作较高浓度的n型半导体区NR。像素PU3既没有n-型半导体区NW1，又没有p-型半导体区PW2。
p型阱PW13形成在更靠近主表面1a的半导体衬底1S的区域13A中。p型阱PW13形成在与p型阱PW11的层相同的层中。n型半导体区NW23形成在作为p型阱PW13的上层部分的部分PT23中。栅电极Gt3形成在用作部分PT1的p型阱PW13的部分PT13上方，并且经由作为栅绝缘膜GOX的栅绝缘膜GOX3位于在平面图中在栅长度方向上n型半导体区NW23的第三侧(图36中的右侧)。较高浓度的n型半导体区NR3形成在用作部分PT4的p型阱PW13的部分PT43中，并且位于在平面图中相对于插入其间的栅电极Gt3与n-型半导体区NW23相反。
p型阱PW13和n型半导体区NW23形成作为光电二极管PD的光电二极管PD3。栅电极Gt3和较高浓度的n型半导体区NR3形成作为转移晶体管TX的转移晶体管TX3。
像素PU3既没有n-型半导体区NW1，又没有p-型半导体区PW2。即使在这种情况下，当入射到像素PU3上的入射光束的波长比入射到像素PU2上的入射光束的波长短，并且入射到像素PU3上的入射光束入射到其上的p型阱PW1的部分比入射到像素PU2上的入射光束入射到其上的p型阱PW1的部分更靠近主表面1a时，可以在确保内部量子效率的同时，增加电荷转移效率。另外，通过减小像素PU2中的厚度TH32而不在像素PU3中形成n-型半导体区NW1，可以防止或抑制暗电流和白点的增加。
也就是说，在实施例3中，按照入射到像素PU上的光的波长，可以在内部量子效率最佳的同时增加电荷转移效率，并且减少暗电流和白点。
<半导体器件的制造方法>
在实施例3中的半导体器件的制造方法中，当执行与图14中的步骤S3相同的步骤时，n-型半导体区NW11形成在区域11A中并且n-型半导体区NW12形成在区域12A中，而n-型半导体区NW1没有形成在区域13A中。深度方向上n-型半导体区NW12的厚度TH32小于深度方向上n-型半导体区NW11的厚度TH31。
另外，在实施例3中的半导体器件的制造方法中，当执行与图14中的步骤S5相同的步骤时，p-型半导体区PW21形成在区域11A中并且p-型半导体区PW22形成在区域12A中，而p-型半导体区PW2没有形成在区域13A中。
实施例3中的半导体器件的制造方法的其他方面可与实施例1中的半导体器件的制造方法相同。
(实施例4)
在实施例3中，已经给出了对以下示例的描述：半导体器件是光入射到半导体衬底的顶表面上的顶部照射图像传感器。相比之下，在实施例4中，已经给出了对以下示例的描述：半导体器件是光入射到半导体衬底的后表面上的背部照射图像传感器。
例如，在顶部照射图像传感器中，通过层间绝缘膜透射入射到微透镜上的光来照射光电二极管。位于光电二极管上方的层间绝缘膜的部分没有形成布线层，而用作透光区。然而，随着图像传感器中的像素数量的增大和像素大小的减小，透光区的面积减小。在顶部照射图像传感器中，入射到光电二极管上的光量会减小。
因此，提出了一种背部照射图像传感器，该图像传感器允许光入射到半导体衬底的后表面上并且有效达到光电二极管。
<像素区中的元件结构>
图37是示出实施例4中的半导体器件的构造的截面图。
如图37中所示，实施例4中的半导体器件与实施例3中的半导体器件的相同之处在于，光电二极管PD和转移晶体管TX形成在半导体衬底1S和层间绝缘膜IL1至IL4中，并且布线M1至M3被形成为比半导体器件1S更靠近主表面1a(图37中的下侧)。另外，在实施例4中，粘合剂膜OXF形成在层间绝缘膜IL4下方的层，并且在粘合剂膜OXF下方的层中设置支承衬底SS。
另外，在实施例4中，半导体衬底1S的厚度比实施例1中小，并且在半导体衬底1S的后表面(图37中的上表面)上方，形成由例如氮氧化硅膜形成的抗反射膜ARF。在抗反射膜ARF上方，经由滤色器层CF安装微透镜ML。因此，在实施例4中，不同于实施例3中，抗反射膜ARF不需要形成得比光电二极管PD更靠近主表面1a。在图37中示出的示例中，在更靠近光电二极管PD的栅电极Gt的侧壁上方，经由偏移分隔物OS形成侧壁分隔物SWS。
在由此构造的像素区1A中，当光入射到微透镜ML上时，入射到微透镜ML上的光透过抗反射膜ARF达到半导体衬底1S的后表面。然后，已经达到半导体衬底1S的后表面的光进入半导体衬底1S，以照射光电二极管PD。
如图37中所示，实施例4中的半导体器件具有半导体衬底1S和有源区AcTP，有源区AcTP被形成为更靠近主表面1a的半导体衬底1S中的像素区1A的区域11A、12A和13A中的每个中的半导体区，类似于实施例1中的半导体器件。在有源区AcTP中，形成这三个像素PU。也就是说，类似于实施例3中的半导体器件，实施例4中的半导体器件也以像素PU1、PU2和PU3作为这三个像素PU。像素PU1形成在区域11A中，像素PU2形成在区域12A中，并且像素PU3形成在区域13A中。
在实施例4中，同样地，以与实施例3相同的方式，入射到像素PU2上的入射光束的波长比入射到像素PU1上的入射光束的波长短。入射到像素PU3上的入射光束的波长比入射到像素PU2上的入射光束的波长短。因此，例如，红色(R)入射光束入射到像素PU1上，绿色(G)入射光束入射到像素PU2上，并且蓝色(B)入射光束入射到像素PU3上。
像素PU1以光电二极管PD1作为光电二极管PD并且以滤色器层CF1作为滤色器层CF。像素PU2以光电二极管PD2作为光电二极管PD并且以滤色器层CF2作为滤色器层CF。像素PU3以光电二极管PD3作为光电二极管PD并且以滤色器层CF3作为滤色器层CF。滤色器层CF1透射例如红色(R)光束。滤色器层CF2透射例如绿色(G)光束。滤色器层CF3透射例如蓝色(B)光束。
光电二极管PD1接收例如红色(R)入射光束并且将接收到的光束转换成电荷。光电二极管PD2接收例如绿色(G)入射光束并且将接收到的光束转换成电荷。光电二极管PD3接收例如蓝色(B)入射光束并且将接收到的光束转换成电荷。
在实施例4中，不同于实施例3中，像素PU3具有：p型阱PW13，其是p型阱PW1的部分；n-型半导体区NW13，其用作n-型半导体区NW1；以及栅电极Gt3，其用作栅电极Gt。像素PU3还具有：n型半导体区NW23，其用作n型半导体区NW2；p-型半导体区PW23，其用作p-型半导体区PW2；以及较高浓度的n型半导体区NR3，其用作较高浓度的n型半导体区NR。
p型阱PW13形成在更靠近主表面1a的半导体衬底1S的区域13A中。n-型半导体区NW13形成在用作内部部分PTW的p型阱PW13的部分PTW3中。栅电极Gt3形成在用作部分PT1的p型阱PW13的部分PT13的主表面1a上方，并且经由作为栅绝缘膜GOX的栅绝缘膜GOX3位于在平面图中栅长度方向上n-型半导体区NW13的第四侧(图37中的左侧)。n型半导体区NW23形成在用作部分PT2的p型阱PW13的部分PT23中，并且位于比n-型半导体区NW13更靠近主表面1a。p-型半导体区PW23形成在用作部分PT3的p型阱PW13的部分PT33中，并且位于n-型半导体区NW13和n型半导体区NW23之间。较高浓度的n型半导体区NR3形成在用作部分PT4的p型阱PW13的部分PT43中，并且位于在平面图中相对于插入其间的栅电极Gt3与n-型半导体区NW13相反。
p型阱PW13、n-型半导体区NW13、n型半导体区NW23和p-型半导体区PW21形成作为光电二极管PD的光电二极管PD3。栅电极Gt3和较高浓度的n型半导体区NR3形成作为转移晶体管TX的转移晶体管TX3。
实施例4中的光电二极管PD3可与实施例3中的光电二极管PD1相同。当例如蓝色(B)入射光束入射到像素PU3上时，入射到像素PU3上的蓝色入射光束入射到更远离主表面1a的p型阱PW13的部分，即，图37中的p型阱PW13的上部部分。然而，通过提供作为与实施例1中的光电二极管PD相同的光电二极管的实施例4中的光电二极管PD3，即使当例如入射到像素PU3上的蓝色(B)入射光束入射到更远离主表面1a的p型阱PW13的部分时，可以在确保内部量子效率的同时，增加电荷转移效率。
像素PU2具有：p型阱PW12，其是p型阱PW1的部分；n-型半导体区NW12，其用作n-型半导体区NW1；以及栅电极Gt2，其用作栅电极Gt。像素PU2还具有：n型半导体区NW22，其用作n型半导体区NW2；p-型半导体区PW22，其用作p-型半导体区PW2；以及较高浓度的n型半导体区NR2，其用作较高浓度的n型半导体区NR。
p型阱PW12形成在更靠近主表面1a的半导体衬底1S的区域12A中。p型阱PW12形成在与p型阱PW13的层相同的层中。n-型半导体区NW12形成在用作远离主表面1a的部分PTW的p型阱PW12的部分PTW2中。栅电极Gt2形成在用作部分PT1的p型阱PW12的部分PT12的主表面1a上方，并且经由用作栅绝缘膜GOX的栅绝缘膜GOX2位于在平面图中栅长度方向上n-型半导体区NW12的第五侧(图37中的左侧)。n型半导体区NW22形成在用作部分PT2的p型阱PW12的部分PT22中，并且位于比n-型半导体区NW12更靠近主表面1a。p-型半导体区PW22形成在用作部分PT3的p型阱PW12的部分PT32中，并且位于n-型半导体区NW12和n型半导体区NW22之间。较高浓度的n型半导体区NR2形成在用作部分PT4的p型阱PW12的部分PT42中，并且位于在平面图中相对于插入其间的栅电极Gt2与n-型半导体区NW12相反。
p型阱PW12、n-型半导体区NW12、n型半导体区NW22和p-型半导体区PW22形成作为光电二极管PD的光电二极管PD2。栅电极Gt2和较高浓度的n型半导体区NR2形成作为转移晶体管TX的转移晶体管TX2。
n-型半导体区NW12中的净杂质浓度低于n-型半导体区NW22中的净杂质浓度。p-型半导体区PW22中的净杂质浓度低于p型阱PW12中的净杂质浓度。
假设像素PU3的n-型半导体区NW13的厚度TH3是厚度TH31，并且像素PU2中的n-型半导体区NW12的厚度TH3是厚度TH32。此时，厚度TH32小于厚度TH33。即使在这种情况下当入射到像素PU2上的绿色(G)入射光束的波长比例如入射到像素PU3上的蓝色(B)入射光束的波长更长，并且入射到像素PU2上的入射光束入射到其上的PW1的部分比入射到像素PU3上的入射光束入射到其上的p型阱PW1的部分更靠近主表面1a时，可以在确保内部量子效率的同时，增加电荷转移效率。
具体地，厚度TH33可被设置成例如大约3μm并且厚度TH32可被设置成例如大约1.5μm。
另一方面，在实施例4中，不同于实施例3中，像素PU1具有：p型阱PW11，其是p型阱PW1的部分；栅电极Gt1，其用作栅电极Gt；n型半导体区NW21，其用作n型半导体区NW2；以及较高浓度的n型半导体区NR1，其用作较高浓度的n型半导体区NR。像素PU1既没有n-型半导体区NW1，又没有p-型半导体区PW2。
p型阱PW11形成在更靠近主表面1a的半导体衬底1S的区域11A中。p型阱PW11形成在与p型阱PW13的层相同的层中。n型半导体区NW21形成在更靠近主表面1a的p型阱PW11的部分PT21中。栅电极Gt1形成在用作部分PT1的p型阱PW11的部分PT11的主表面1a上方，并且经由作为栅绝缘膜GOX的栅绝缘膜GOX1位于在平面图中栅长度方向上n型半导体区NW21的第六侧(图37中的左侧)。较高浓度的n型半导体区NR1形成在用作部分PT4的p型阱PW11的部分PT41中，并且位于在平面图中相对于插入其间的栅电极Gt1与n-型半导体区NW21相反。
p型阱PW11和n型半导体区NW21形成作为光电二极管PD的光电二极管PD1。栅电极Gt1和较高浓度的n型半导体区NR1形成作为转移晶体管TX的转移晶体管TX1。
像素PU1既没有n-型半导体区NW1，又没有p-型半导体区PW2。即使在这种情况下，当入射到像素PU1上的入射光束的波长比入射到像素PU2上的入射光束的波长更长，并且入射到像素PU1上的入射光束入射到其上的p型阱PW1的部分比入射到像素PU2上的入射光束入射到其上的p型阱PW1的部分更靠近主表面1a时，可以在确保内部量子效率的同时，增加电荷转移效率。另外，通过减小像素PU2中的厚度TH32而不在像素PU1中形成n-型半导体区NW1，可以防止或抑制暗电流和白点的增加。
也就是说，在实施例4中，同样地，以与实施例3中相同的方式，按照入射到像素PU上的光的波长，可以在内部量子效率最佳的同时增加电荷转移效率，并且减少暗电流和白点。
<半导体器件的制造方法>
在实施例4中的半导体器件的制造方法中，第一步，首先要执行与图14中的步骤S1至S6相同的步骤。
当执行与图14中的步骤S3相同的步骤时，n-型半导体区NW13形成在区域13A中并且n-型半导体区NW12形成在区域12A中，而n-型半导体区NW1没有形成在区域11A中。在深度方向上n-型半导体区NW12的厚度TH32小于在深度方向上n-型半导体区NW13的厚度TH33。
另外，当执行与图14中的步骤S5相同的步骤时，p-型半导体区PW23形成在区域13A中并且p-型半导体区PW22形成在区域12A中，而p-型半导体区PW2没有形成在区域11A中。
可在其他方面以与实施例1中的半导体器件的制造方法所描述的相同方式来执行与图14中的步骤S1至S6相同的步骤。
接下来，如图37中所示，在像素区1A中，形成侧壁分隔物SWS(图14中的步骤S7)。在步骤S7中，侧壁分隔物SWS经由偏移分隔物OS形成在与光电二极管PD相反的栅电极Gt的侧壁上方和更靠近栅电极Gt的光电二极管PD的栅电极Gt的侧壁上方。
接下来，执行与图14中的步骤S8相同的步骤，以形成较高浓度的n型半导体区NR，如图37中所示。然后，执行与图14中的步骤S9相同的步骤，以形成层间绝缘膜IL1、接触孔CHt和插塞Pfd，如图37中所示。然后，执行与图14中的步骤S10相同的步骤，以形成层间绝缘膜IL2至IL4和布线M1至M3。
接下来，如图37中所示，在布线M3形成在其中的层间绝缘膜IL4的顶表面面向下的情况下，支承衬底SS经由由例如二氧化硅膜制成的粘合剂膜OXF设置在层间绝缘膜IL4的顶表面上方。结果，在半导体衬底1S的后表面面向上的情况下，将半导体衬底1S固定到支承衬底SS。然后，如图37中所示，面向上的半导体衬底1S的后表面被研磨。这样可减小半导体衬底1S的厚度。
然后，如图37中所示，在半导体衬底1S的后表面上方，形成由例如氮氧化硅膜制成的抗反射膜ARF。注意的是，通过使用光刻技术和离子注入方法，还可将诸如硼(B)的p型杂质引入面向上的半导体衬底1S的后表面中，以在半导体衬底1S和抗反射膜ARF之间形成p+型半导体区。
然后，执行与图14中的步骤S11相同的步骤，以在抗反射膜ARF上方形成滤色器层CF和微透镜ML，如图37中所示。以这种方式，可制造实施例4中的半导体器件。
虽然之前已经基于本发明的实施例具体描述了本发明发明人实现的发明，但本发明不限于以上实施例。应该理解，可在不脱离本发明主旨的范围内，在本发明中进行各种改变和修改。

Claims (15)

1.一种半导体器件，包括：
半导体衬底；
第一半导体区，所述第一半导体区具有第一导电类型并且形成在所述半导体衬底的主表面中；
第二半导体区，所述第二半导体区具有与所述第一导电类型不同的第二导电类型并且形成在所述第一半导体区中；
第一栅电极，所述第一栅电极经由第一栅绝缘膜，形成在所述第一半导体区的第一部分上方，所述第一半导体区的所述第一部分在平面图中更靠近所述第二半导体区的第一侧；
第三半导体区，所述第三半导体区具有所述第二导电类型并且形成在所述第一半导体区的第二部分中，所述第一半导体区的所述第二部分位于比所述第二半导体区更靠近所述主表面；
第四半导体区，所述第四半导体区具有所述第一导电类型并且形成在所述第一半导体区的第三部分中，所述第一半导体区的所述第三部分位于所述第二半导体区和所述第三半导体区之间；以及
第五半导体区，所述第五半导体区具有所述第二导电类型并且形成在所述第一半导体区的第四部分中，所述第一半导体区的所述第四部分在平面图中相对于插入其间的所述第一栅电极位于与所述第二半导体区相反，
其中，所述第一半导体区、所述第二半导体区、所述第三半导体区和所述第四半导体区形成第一光电二极管，
其中，所述第一栅电极和所述第五半导体区形成转移所述第一光电二极管中产生的电荷的第一转移晶体管，
其中，所述第二半导体区中的净杂质浓度低于所述第三半导体区中的净杂质浓度，所述第二半导体区中的净杂质浓度是通过从具有所述第二导电类型的杂质的浓度减去具有所述第一导电类型的杂质的浓度而得到的，所述第三半导体区中的净杂质浓度是通过从所述第二导电类型的杂质的浓度减去所述第一导电类型的杂质的浓度而得到的，以及
其中，所述第四半导体区中的净杂质浓度低于所述第一半导体区中的净杂质浓度，所述第四半导体区中的净杂质浓度是通过从所述第一导电类型的杂质的浓度减去所述第二导电类型的杂质的浓度而得到的，所述第一半导体区中的净杂质浓度是通过从所述第一导电类型的杂质的浓度减去所述第二导电类型的杂质的浓度而得到的。
2.根据权利要求1所述的半导体器件，
其中，所述第三半导体区的厚度小于所述第二半导体区的厚度，以及
其中，所述第四半导体区的厚度小于所述第三半导体区的厚度。
3.根据权利要求1所述的半导体器件，
其中，所述第四半导体区包含具有所述第二导电类型的第一杂质，以及
其中，所述第一半导体区以比所述第四半导体区中的所述第一杂质的浓度低的浓度包含所述第一杂质或者不包含所述第一杂质。
4.根据权利要求1所述的半导体器件，
其中，所述第一栅电极经由所述第一栅绝缘膜，形成在所述第一半导体区的所述第一部分上方，在平面图中，所述第一半导体区的所述第一部分位于在第一方向上比所述第二半导体区更靠近所述第一侧，以及
其中，所述第四半导体区中的净杂质浓度低于所述第一半导体区的第五部分中的净杂质的浓度，所述第四半导体区中的净杂质浓度是通过从所述第一导电类型的杂质的浓度减去所述第二导电类型的杂质的浓度而得到的，所述第一半导体区的所述第五部分中的净杂质的浓度是通过从所述第一导电类型的杂质的浓度减去所述第二导电类型的杂质的浓度而得到的，所述第五部分在垂直于所述主表面的第二方向上面对所述第一栅电极并且在所述第一方向上面对所述第四半导体区。
5.根据权利要求1所述的半导体器件，
其中，在平面图中，所述第二半导体区被包括在所述第三半导体区中。
6.根据权利要求5所述的半导体器件，
其中，所述第二半导体区面对位于所述第一侧的所述第三半导体区的第六部分。
7.根据权利要求5所述的半导体器件，
其中，所述第一栅电极经由所述第一栅绝缘膜，形成在所述第一半导体区的所述第一部分上方，在平面图中，所述第一半导体区的所述第一部分位于在第三方向上比所述第二半导体区更靠近所述第一侧，以及
其中，所述第二半导体区在所述第三方向上面对所述第三半导体区的中间部分。
8.根据权利要求5所述的半导体器件，
其中，所述第二半导体区面对位于所述第一侧的相反侧的所述第三半导体区的第七部分。
9.根据权利要求5所述的半导体器件，
其中，多个所述第二半导体区形成在所述第一半导体区中，以在平面图中彼此分隔开，
其中，多个所述第四半导体区分别形成在位于所述第三半导体区和所述第二半导体区之间的所述第一半导体区的多个所述第三部分中，
其中，所述第三半导体区形成在位于比所述第二半导体区更靠近所述主表面的所述第一半导体区的所述第二部分中，以及
其中，在平面图中，所述第二半导体区被包括在所述第三半导体区中。
10.根据权利要求1所述的半导体器件，
其中，所述第一半导体区形成在更靠近所述主表面的所述半导体衬底的第一区中，
所述半导体器件还包括：
第六半导体区，所述第六半导体区具有第一导电类型并且形成在更靠近所述主表面的所述半导体衬底的第二区中；
第七半导体区，所述第七半导体区具有第二导电类型并且形成在所述第六半导体区中；
第二栅电极，所述第二栅电极经由第二栅绝缘膜，形成在所述第六半导体区的第八部分上方，在平面图中，所述第六半导体区的所述第八部分位于比所述第七半导体区更靠近第二侧；
第八半导体区，所述第八半导体区具有所述第二导电类型并且形成在所述第六半导体区的第九部分中，所述第六半导体区的所述第九部分位于比所述第七半导体区更靠近所述主表面；
第九半导体区，所述第九半导体区具有所述第一导电类型并且形成在所述第六半导体区的第十部分中，所述第六半导体区的所述第十部分位于所述第七半导体区和所述第八半导体区之间；以及
第十半导体区，所述第十半导体区具有所述第二导电类型并且形成在所述第六半导体区的第十一部分中，在平面图中，所述第六半导体区的所述第十一部分相对于插入其间的所述第二栅电极位于与所述第七半导体区相反，
其中，所述第六半导体区、所述第七半导体区、所述第八半导体区和第九半导体区形成第二光电二极管，
其中，所述第二栅电极和所述第十半导体区形成转移所述第二光电二极管中产生的电荷的第二转移晶体管，
其中，所述第一光电二极管接收第一入射光并且将所述第一入射光转换成电荷，
其中，所述第二光电二极管接收波长比所述第一入射光的波长短的第二入射光并且将所述第二入射光转换成电荷，
其中，所述第七半导体区中的净杂质浓度低于所述第八半导体区中的净杂质的浓度，所述第七半导体区中的净杂质浓度是通过从所述第二导电类型的杂质的浓度减去所述第一导电类型的杂质的浓度而得到的，所述第八半导体区中的净杂质的浓度是通过从所述第二导电类型的杂质的浓度减去所述第一导电类型的杂质的浓度而得到的，
其中，所述第九半导体区中的净杂质浓度低于所述第六半导体区中的净杂质浓度，所述第九半导体区中的净杂质浓度是通过从所述第一导电类型的杂质的浓度减去所述第二导电类型的杂质的浓度而得到的，所述第六半导体区中的净杂质浓度是通过从所述第一导电类型的杂质的浓度减去所述第二导电类型的杂质的浓度而得到的，以及
其中，所述第七半导体区的厚度小于所述第二半导体区的厚度。
11.一种制造半导体器件的方法，包括以下步骤：
(a)提供半导体衬底；
(b)在所述半导体衬底的主表面中，形成具有第一导电类型的第一半导体区；
(c)在所述第一半导体区中，形成具有与所述第一导电类型不同的第二导电类型的第二半导体区；
(d)经由栅绝缘膜，在平面图中，在比所述第二半导体区更靠近第一侧的所述第一半导体区的第一部分上方，形成栅电极；
(e)在位于比所述第二半导体区更靠近所述主表面的所述第一半导体区的第二部分中，形成具有第二导电类型的第三半导体区，并且在位于所述第二半导体区和所述第三半导体区之间的所述第一半导体区的第三部分中，形成具有所述第一导电类型的第四半导体区；以及
(f)在所述第一半导体区的第四部分中，形成具有所述第二导电类型的第五半导体区，在平面图中，所述第一半导体区的所述第四部分相对于插入其间的所述栅电极位于与所述第二半导体区相反，
其中，所述第一半导体区、所述第二半导体区、所述第三半导体区和所述第四半导体区形成光电二极管，
其中，所述栅电极和所述第五半导体区形成转移所述光电二极管中产生的电荷的转移晶体管，
其中，所述第二半导体区中的净杂质浓度低于所述第三半导体区中的净杂质浓度，所述第二半导体区中的净杂质是通过从具有所述第二导电类型的杂质的浓度减去具有所述第一导电类型的杂质的浓度而得到的，所述第三半导体区中的净杂质浓度是通过从所述第二导电类型的杂质的浓度减去所述第一导电类型的杂质的浓度而得到的，以及
其中，所述第四半导体区中的净杂质浓度低于所述第一半导体区中的净杂质浓度，所述第四半导体区中的净杂质浓度是通过从所述第一导电类型的杂质的浓度减去所述第二导电类型的杂质的浓度而得到的，所述第一半导体区中的净杂质浓度通过从所述第一导电类型的杂质的浓度减去所述第二导电类型的杂质的浓度而得到的。
12.根据权利要求11所述的制造半导体器件的方法，
其中，所述第三半导体区的厚度小于所述第二半导体区的厚度，以及
其中，所述第四半导体区的厚度小于所述第三半导体区的厚度。
13.根据权利要求11所述的制造半导体器件的方法，
其中，步骤(b)包括将具有所述第一导电类型的第一杂质，离子注入到所述半导体衬底的主表面中，以形成所述第一半导体区，
其中，步骤(c)包括将具有所述第二导电类型的第二杂质，离子注入到所述第一半导体区的第五部分中，以形成所述第二半导体区，
其中，步骤(e)包括将具有所述第二导电类型的第三杂质，离子注入到所述第二部分中，以形成所述第三半导体区，以及
其中，步骤(b)包括将所述第一杂质，离子注入到所述第三部分中，步骤(c)包括将所述第二杂质，离子注入到所述第三部分中，使得离子注入到所述第三部分中的所述第二杂质的量小于离子注入到所述第五部分中的所述第二杂质的量，并且步骤(e)包括将所述第三杂质，离子注入到所述第三部分中，使得离子注入到所述第三部分中的所述第三杂质的量小于离子注入到所述第二部分中的所述第三杂质的量，以在所述第三部分中形成所述第四半导体区。
14.根据权利要求13所述的制造半导体器件的方法，
其中，步骤(e)包括以下步骤：
(e1)将所述第三杂质，离子注入到所述第二部分中；以及
(e2)将具有所述第一导电类型的第四杂质，离子注入到所述第三部分中，以及
其中，步骤(b)包括将所述第一杂质，离子注入到所述第三部分中，步骤(c)包括将所述第二杂质，离子注入到所述第三部分中，使得离子注入到所述第三部分中的所述第二杂质的量小于离子注入到所述第五部分中的所述第二杂质的量，步骤(e1)包括将所述第三杂质，离子注入到所述第三部分中，使得离子注入到所述第三部分中的所述第三杂质的量小于离子注入到所述第二部分中的所述第三杂质的量，并且步骤(e2)包括将所述第四杂质，离子注入到所述第三区中，以在所述第三部分中形成所述第四半导体区。
15.根据权利要求11所述的制造半导体器件的方法，
其中，步骤(d)包括经由所述栅绝缘膜，在所述第一半导体区的所述第一部分上方形成所述栅电极，在平面图中，所述第一半导体区的所述第一部分位于在第一方向上比所述第二半导体区更靠近所述第一侧，以及
其中，所述第四半导体区中的净杂质浓度低于所述第一半导体区的第六部分中的净杂质浓度，所述第四半导体区中的净杂质浓度是通过从所述第一导电类型的杂质的浓度减去所述第二导电类型的杂质的浓度而得到的，所述第一半导体区的所述第六部分中的净杂质浓度是通过从所述第一导电类型的杂质的浓度减去所述第二导电类型的杂质的浓度而得到的，所述第六部分在垂直于所述主表面的第二方向上面对所述栅电极并且在所述第一方向上面对所述第四半导体区。
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