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CN106919216A - 一种基于Cascode电流镜结构的物理不可克隆电路 - Google Patents

一种基于Cascode电流镜结构的物理不可克隆电路 Download PDF

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CN106919216A
CN106919216A CN201710116797.5A CN201710116797A CN106919216A CN 106919216 A CN106919216 A CN 106919216A CN 201710116797 A CN201710116797 A CN 201710116797A CN 106919216 A CN106919216 A CN 106919216A
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赵晓锦
梁德健
木星瑜
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Abstract

本发明公开了一种基于Cascode电流镜结构的物理不可克隆电路，包括PMOS电流镜电路和Cascode电流镜电路，PMOS电流镜电路的输入端通过基准电流源接Cascode电流镜电路的输入端，Cascode电流镜电路的输出端作为所述物理不可克隆电路的输出端；Cascode电流镜电路包括NMOS电流镜阵列，通过对NMOS电流镜阵列地址线进行寻址操作，每次开通NMOS电流镜阵列中的一个NMOS管，使Cascode电流镜电路输出电流；当PMOS电流镜电路输出的电流大于Cascode电流镜电路输出的电流时，物理不可克隆电路输出高电平，反之，物理不可克隆电路输出低电平；一次完整的寻址操作完成后，物理不可克隆电路输出一个高低电平无序分布的、可转换成二进制的信号序列的电压波形。本发明产品的芯片面积较小、功耗较低。

Description

一种基于Cascode电流镜结构的物理不可克隆电路
[技术领域]
本发明涉及信息安全领域，尤其涉及一种基于Cascode电流镜结构的物理不可克隆电路。
[背景技术]
物理不可克隆函数(Physical Unclonable Funtion:PUF)是指通过向物理实体输入一个激励，利用其必然存在的物理化学性质差异，输出一个不可预测的随机响应的函数。PUF结构即可以实现PUF功能的方法，具有：①输出响应不可预测、②防纂改、③不可克隆、④鲁棒性、⑤轻量级特性等几个重要特点，使其在实现认证、密保和硬件安全保护等领域有着得天独厚的优势。
PUF概念最先应用于实体认证，经过几年的发展，其在如密钥生成、门禁系统等安全领域的应用也在逐渐推广。现代携带个人身份信息的智能产品的迅速发展及普及，使得确保这些产品携带的信息不被轻易窃取尤为重要。随着智能产品的微型化，传统的致使部分器件过大或消耗资源较多的较为成熟密码保护方法不再适用，正是PUF的轻量级特性，令其在RFID、传感器网络节点等设备中具有巨大的发展潜力。
根据实现PUF功能的领域的不同，在电子类PUF的实现方法中有模拟电路PUF实现方法和数字电路PUF实现方法。模拟电路PUF实现即在模拟集成电路的生成制造中，工艺变异使得电路中具有相同尺寸的晶体管参数存在很难预测和消除的细微误差，这些微小差异经过相应的处理便可得到一个不可预测的具有PUF的特性随机响应；数字电路PUF实现往往用于生产密钥，其安全性能高于模拟电路PUF，但其成本和要求也更高。
文献[3]中提出利用晶体管制造时由于工艺偏差造成的晶体管亚阈值电压误差，通过对反相器阵列电路的寻址操作等到输出响应，最后经过模拟处理单元以及一个输出比较器得到具有PUF特性的输出响应。此电路的实现引入了校正电路，虽减少了电路的误码率，使电路的工作稳定性有所提高，但同时却大大增加了电路的功耗以及芯片面积。其中，电路的功耗达到38μW,电路面积高达35000μm2。
文献[4]中使用单极放大器阵列对晶体管中由于工艺参数偏差产生的输出响应的微小差异进行放大，阵列中的NMOS管使用0.18微米标准CMOS工艺下的最小尺寸，以增加工艺变异对晶体管参数的影响，使得输出的电路响应具有更高的不可预知特性与不可克隆特性。但是，由于该电路使用了自动校零比较器，引入了大电容，导致电路面积增大，并且降低了电路的工作速度。
文献[5]中提出一种基于Arbiter结构的PUF电路。利用了同一个数字信号在两条不同路径传播到一个相同的目的地，一起出发的两个信号由于传播路径产生的不同传输延迟，到达目的地的时间不完全相同，然后通过Arbiter结构根据信号到达的先后，对应地输出一个逻辑“0”或逻辑“1”的响应。例如一个上升信号分别通过上下两条路径传播，若上方路径先传播到仲裁器，则输出响应为“1”，反之输出响应为“0”。这样经过输入一连串的上升下降信号，便可以获得一串相应的二进制序列作为响应。由于Arbiter的建立需要时间，所以会造成该电路的稳定性不高。
文献[6]中提出的Butterfly PUF结构则利用了交叉耦合电路的随机状态转化。交叉耦合电路中正反馈圈存在“0”和“1”两个稳定态，以及一个不稳定且易于向两个稳定态之一转变的中间态的特性。两个锁存器交叉耦合形成一个正反馈循环，首先控制外加激励信号使电路处于不稳定状态，然后改变该激励信号使电路从不稳定态向两个稳定态中的一个转换，从而得到一个“0”或“1”的二进制位。利用多个这样的交叉耦合电路组成一个阵列，最终可以得到一串二进制序列的输出。由于在交叉耦合电路中不稳定态的转换很容易受到一些线路或器件的不确定因素的影响，所以这个转换过程是不可预测的，故最终得到的一串二进制序列也是唯一和不可预测的。但是该电路同样存在稳定性的问题，需要通过辅助算法电路来提高其稳定性。
以上文献中提出的这些PUF实现电路，普遍存在芯片面积较大、功耗较高的问题，电路稳定性也是一个有待解决的问题，存在优化一方面却会牺牲另一方面的现象(如为了提高稳定性而不得不使功耗及芯片面积增大)，这些缺点一定程度上限制了PUF芯片在实际中的应用。
[发明内容]
本发明要解决的技术问题是提供一种芯片面积较小、功耗较低的基于Cascode电流镜结构的物理不可克隆电路。
为了解决上述技术问题，本发明采用的技术方案是，一种基于Cascode电流镜结构的物理不可克隆电路，包括PMOS电流镜电路和Cascode电流镜电路，PMOS电流镜电路的输入端通过基准电流源接Cascode电流镜电路的输入端，PMOS电流镜电路的输出端与Cascode电流镜电路的输出端连接后作为所述物理不可克隆电路的输出端；Cascode电流镜电路包括NMOS电流镜阵列，通过对NMOS电流镜阵列地址线进行寻址操作，每次开通NMOS电流镜阵列中的一个NMOS管，使Cascode电流镜电路输出电流；当PMOS电流镜电路输出的电流大于Cascode电流镜电路输出的电流时，所述的物理不可克隆电路输出高电平，反之，物理不可克隆电路输出低电平；一次完整的寻址操作完成后，所述的物理不可克隆电路输出一个高低电平无序分布的、可转换成二进制的信号序列的电压波形。
以上所述的物理不可克隆电路，PMOS电流镜电路包括两个PMOS管，两个PMOS管的源极接电源，两个PMOS管的栅极连接在一起，并接第一PMOS管的漏极；第一PMOS管的漏极作为PMOS电流镜电路的输入端通过所述的基准电流源接Cascode电流镜电路的输入端，第二PMOS管的漏极作为PMOS电流镜电路的输出端接Cascode电流镜电路的输出端。
以上所述的物理不可克隆电路，NMOS电流镜阵列包括M根行地址线，N根列地址线、M行N列NMOS管、与NMOS管数量相同的列开关和M个行开关，NMOS电流镜阵列全部NMOS管的栅极相连，接外加控制电压；全部NMOS管的源极相连并接地；每个NMOS管的漏极通过对应的列开关接该行行开关的输入端；同一列列开关的控制端接该列的列地址线，行开关的控制端接该行的行地址线，所有行开关的输出端相连，作为NMOS电流镜阵列的输出端。
以上所述的物理不可克隆电路，Cascode电流镜电路包括第三NMOS管、第四NMOS管、第五NMOS管和所述的NMOS电流镜阵列，第三NMOS管的漏极作为Cascode电流镜电路的输入端通过所述的基准电流源接接PMOS电流镜电路的输入端，源极接第五NMOS管的漏极，第五NMOS管的源极接地；第四NMOS管的漏极作为Cascode电流镜电路的输出端接PMOS电流镜电路的输出端，源极接NMOS电流镜阵列的输出端；第三NMOS管的栅极接第四NMOS管的栅极，并接第三NMOS管的漏极；第五NMOS管的栅极接第五NMOS管的漏极，并接NMOS电流镜阵列全部NMOS管的栅极。
以上所述的物理不可克隆电路，包括输出缓冲电路，输出缓冲电路接所述物理不可克隆电路输出端。
以上所述的物理不可克隆电路，调试过程包括以下步骤：
601、物理不可克隆电路工作前，任意选择所述的NMOS电流镜阵列的一个NMOS管工作，通过调整第五NMOS管的尺寸调节Cascode电流镜电路的输出电流，使Cascode电流镜电路的输出电流基本等于PMOS电流镜电路的输出电流；
602、调整电路晶体管的尺寸，使物理不可克隆电路输出的低电平与输出的高电平出现的比例为1：1。
本发明基于Cascode电流镜结构的物理不可克隆电路产品的芯片面积较小、功耗较低。
[附图说明]
下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1是本发明实施例物理不可克隆电路的系统结构框图。
图2是本发明实施例物理不可克隆电路的PMOS电流镜电路结构图。
图3a是基本NMOS电流镜电路结构图。
图3b是本发明实施例Cascode电流镜电路结构图。
图4a是本发明实施例阵列单元电路结构图。
图4b是本发明实施例NMOS电流镜阵列电路结构图。
图5是本发明实施例物理不可克隆电路整体电路结构图。
图6是本发明实施例物理不可克隆电路输出ID序列的0、1分布比例图。
图7是本发明实施例物理不可克隆电路温度与电压变化对电路误码率的影响图。
图8是本发明实施例物理不可克隆电路输出的码间汉明距离分布图。
图9是本发明实施例物理不可克隆电路的功耗图。
图10是本发明实施例物理不可克隆电路的整体版图。
[具体实施方式]
本发明基于Cascode电流镜结构的物理不可克隆电路，包括PMOS电流镜电路和Cascode电流镜电路，PMOS电流镜电路的电源输入端接电源，PMOS电流镜电路的输入端通过基准电流源接Cascode电流镜电路的输入端，两者使用同一个基准电流作为输入。PMOS电流镜电路的输出端与Cascode电流镜电路的输出端连接后作为所述物理不可克隆电路的输出端；Cascode电流镜电路包括NMOS电流镜阵列，通过对NMOS电流镜阵列地址线进行寻址操作，每次开通NMOS电流镜阵列中的一个NMOS管，使Cascode电流镜电路输出电流；当PMOS电流镜电路输出的电流大于Cascode电流镜电路输出的电流时，所述的物理不可克隆电路输出高电平，反之，物理不可克隆电路输出低电平；一次完整的寻址操作完成后，所述的物理不可克隆电路输出一个高低电平无序分布的电压波形，可转换成相应的二进制的信号序列。
其中，PMOS电流镜电路包括两个PMOS管，两个PMOS管的源极接电源，第一PMOS管的栅极与第二PMOS管的栅极连接在一起，并接第一PMOS管的漏极；第一PMOS管的漏极作为输入端通过基准电流源接Cascode电流镜电路的输入端，第二PMOS管的漏极作为PMOS电流镜电路的输出端接Cascode电流镜电路的输出端。
NMOS电流镜阵列包括M根行地址线，N根列地址线、M行N列NMOS管、与NMOS管数量相同的列开关和M个行开关，NMOS电流镜阵列全部NMOS管的栅极相连，接外加控制电压；全部NMOS管的源极相连并接地；每个NMOS管的漏极通过对应的列开关接该行行开关的输入端；同一列列开关的控制端接该列的列地址线，行开关的控制端接该行的行地址线，所有行开关的输出端相连，作为NMOS电流镜阵列的输出端。
Cascode电流镜电路包括第三NMOS管、第四NMOS管、第五NMOS管和所述的NMOS电流镜阵列，第三NMOS管的漏极作为Cascode电流镜电路的输入端通过基准电流源接PMOS电流镜电路的输入端，源极接第五NMOS管的漏极，第五NMOS管的源极接地；第四NMOS管的漏极作为Cascode电流镜电路的输出端接PMOS电流镜电路的输出端，源极接NMOS电流镜阵列的输出端；第三NMOS管的栅极接第四NMOS管的栅极，并接第三NMOS管的漏极；第五NMOS管的栅极接第五NMOS管的漏极，并接NMOS电流镜阵列全部NMOS管的栅极。
本发明实施例提出以Cascode(共源共栅)电流镜结构为核心的超低功耗PUF实现电路。通过优化电路结构，在确保电路可靠性、稳定性的同时，实现电路低功耗、低成本、小面积的目标，使得该PUF电路能广泛应用于实际生活中。
本发明实施例的PUF电路的系统结构如图1所示，由PMOS电流镜电路、Cascode电流镜电路组成，其中Cascode电流镜电路中包括一个NMOS电流镜阵列。PMOS电流镜电路与Cascode电流镜电路使用同一个基准电流，产生的镜像电流为分别为I1和I2，理论上两个镜像电流的差值ΔI＝I1-I2＝0，但由于误差的存在，ΔI不完全为0。当ΔI＞0时，输出节点电压将会被升高至电源电压；当ΔI＜0时，输出节点电压将会被拉低至地。电路工作时，NMOS电流镜阵列地址线进行寻址操作，每选择一个NMOS管都将会得到一个镜像电流I2，此时ΔI的值是不可预知的，根据ΔI的不同，输出节点输出一个相应的电压。在NMOS电流镜阵列一次完整的寻址操作完成后，将得到的输出电压转化为二进制即一串0与1随机分布的序列，这个序列将作为整个PUF电路的输出。
如图2所示，PMOS电流镜由两个PMOS管M1和M2组成，其中M1为M2提供偏置，IREF为基准电流。假设电路中PMOS管M1和M2都工作在亚阈值区域(0<VGS<VTH)，由于M1和M2尺寸较大可忽略沟道长度调制效应，理论上，当假设晶体管M1和M2具有除宽长比(W/L)不相等外其它完全相同的设计参数(如：迁移率μp、单位面积栅氧化层电容Cox、阈值电压VTH等)时，可得该公式表明，对图2所示的电流镜结构，可以通过设置PMOS管M1及M2宽长比的比值，得到与基准电流IREF成比例的镜像电流I1。当(W/L)2＝(W/L)1时，I1＝IREF。而在实际工艺制造中，由于制造过程中存在的温度变化不均匀、掺杂浓度不均匀等变化，使得即使是具有相同版图设计的两个晶体管，其相互之间的器件参数都会存在着细微的差异，即意味着电流差值ΔI＝IREF-I1≠0。由于ΔI与工艺变异有关，所以其符号也是不可预知的。
如图3所示，图3a为一个由两个NMOS管构成的基本电流镜电路结构，该电流镜工作原理与上述PMOS电流镜工作原理相同，工作在亚阈值区域的电路公式与PMOS电流镜的相似，对应NMOS管载流子迁移率为μn。Mbias为Mmir提供偏置电压Vg，理想条件下输出的I＝IREF。图3b为本发明使用的Cascode电流镜电路结构，该结构在图a的基础上进行了改进。电路工作时，基准电流IREF流经M3和M5，分别为M4和M6提供偏置电压，VG1在M6产生镜像电流I2，开关key关闭，VG使得I2得以通过M4输出。相比较于图3a所示结构，图3b由于M3和M4的存在，极大地提高了电路结构的输出阻抗，而电路输出阻抗的提高减弱了镜像电流I2对ΔVG1的敏感性，即使电路中出现较大的ΔVG1，镜像电流I2也能相对稳定输出。
图4展示了NMOS电流镜电路结构。图4a为阵列的一个基本单元，Mkey作为NMOS开关管，可通过控制输入信号key控制MMN上产生的电流I的输出。图4b为阵列的电路结构，BL1～BLN代表N条列输出线，WL1～WLM代表M条行输出线，列地址线和行地址线(图中未示出)分别控制着对应列开关和行开关的开启和关断。电路中除行、列NMOS开关管外的所有其它NMOS管源极接地、栅极相连并连接偏置电压Vg、漏极与对应列NMOS开关管相连。给定阵列栅压Vg，只有当某个NMOS管对应的行开关和列开关同时开启后，该NMOS管被选中，其源漏之间产生的电流作为阵列的输出电流。
图5为整个PUF电路的电路结构。使用图4b所示NMOS电流镜阵列替换图3bCascode电流镜电路中虚线框内的M6和开关key，阵列中所有NMOS管的尺寸都为65nm工艺下NMOS管能达到的最小尺寸，两个反相器为电路输出提供缓冲。PMOS电流镜电路与Cascode电流镜电路输入同一基准电流，PMOS电流镜输出镜像电流为I1，Cascode电流镜输出镜像电流为I2。在电路工作前，任意选择阵列的一个开关管工作，通过调整NMOS管M5的尺寸调节阵列输出电流I2的值，使I1≈I2。电路开始工作后，通过控制NMOS阵列的行、列地址线对NMOS电流镜阵列进行寻址，每次选中阵列中的一个NMOS管，Cascode电流镜都将产生一个输出电流I2，从而可以得到一个电流差ΔI。在电路状态从不稳定转为稳定的过程中，ΔI将会对输出节点node进行充电或放电。充电时，输出节点node的电压将被提高至Vdd；放电时，输出节点node处电压将会被拉低至地。每次充电或放电后，节点node处的电压都通过两个反相器的缓冲电路进行输出。如此，当对NMOS电流镜阵列一次完整连续的寻址操作完成后，输出节点node处的输出将会是一个连续的高低电平位置随机分布的电压序列。通过调整第三NMOS管、第四NMOS管和第五NMOS管的尺寸可以调整电压序列中高低电平出现的比例为1：1。其中第三NMOS管和第四NMOS管的尺寸相同把该输出电压序列转换为二进制序列，便可以得到一串相应的0、1随机分布的二进制序列，该序列即为PUF电路的输出ID序列。
本发明实施例提出的PUF电路基于UMC 65nm工艺，在工作电压为1.2V的条件下，通过蒙特卡罗仿真，得到该PUF电路的功耗能达到0.128μW，能耗为0.392PJ/bit，核心电路面积为1400μm2，具有极高的可靠性和低功耗性，工作性能较优，电路方案可行性很高。
图6所示为通过电路设计软件Cadence的蒙特卡罗仿真功能得到的PUF输出电压序列高低电压所占比例分布图，上半部分为电路输出未经过反相器电路缓冲时的电压分布，下关部分为电路输出经过反相器电路缓冲后的输出电压分布，而经过反相器后的输出电压高低电压分布比例接近于1：1，属于非常理想的输出0、1分布。
本发明实施例使用了UMC65nm工艺下能达到的最小晶体管尺寸，误码率的测试结果如图7所示，每一条误码率曲线代表了一个电路的工作电压。最差工作条件下可靠性为94.14％，而正常工作条件下,电路误码率低于2.0％，代表着本PUF电路的工作的高可靠性。
本发明实施例采用的是一个M×N＝16×16的NMOS电流镜阵列，输出ID序列的位数为256位，其唯一性是通过对一组任意两个模拟PUF芯片实体的输出ID的汉明距离进行归一化处理得到，结果如图8所示，μ＝0.4954、σ＝0.0075(其中，均值μ的理想取值为0.5，标准差σ的理想取值为0)的结果代表了本发明实施例的PUF电路输出的良好唯一性。
图9为本发明实施例的功耗分析结果，使用电路平均工作电流表征电路的功耗，通过仿真得到电路的平均功耗低至0.128μW。下表为本发明实施例PUF电路与参考文献中的其它一些PUF实现电路的性能对比，本发明实施例PUF电路的性能在唯一性、可靠性方面与文献的PUF电路相差不远，但是在电路的功耗、单位能耗方面对比于其它一些电路有了一个较大的提高，并且整个电路芯片的面积也有了大幅度的减少。
由于本发明实施例是基于UMC65nm工艺进行全部的设计仿真工作，故在电路版图中可以看到电路的另一个优点是电路的总体面积很小。没有添加用于NMOS阵列寻址的移位寄存器的电路时，电路的总体面积为1400μm2，即使加入了移位寄存器电路之后，电路的总体面积也只有2500μm2。
本发明实施例与现有技术电路性能的对比表：
参考文献
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Claims (6)

1.一种基于Cascode电流镜结构的物理不可克隆电路，其特征在于，包括PMOS电流镜电路和Cascode电流镜电路，PMOS电流镜电路的输入端通过基准电流源接Cascode电流镜电路的输入端，PMOS电流镜电路的输出端与Cascode电流镜电路的输出端连接后作为所述物理不可克隆电路的输出端；Cascode电流镜电路包括NMOS电流镜阵列，通过对NMOS电流镜阵列地址线进行寻址操作，每次开通NMOS电流镜阵列中的一个NMOS管，使Cascode电流镜电路输出电流；当PMOS电流镜电路输出的电流大于Cascode电流镜电路输出的电流时，所述的物理不可克隆电路输出高电平，反之，物理不可克隆电路输出低电平；一次完整的寻址操作完成后，所述的物理不可克隆电路输出一个高低电平无序分布的、可转换成二进制的信号序列的电压波形。
2.根据权利要求1所述的物理不可克隆电路，其特征在于，PMOS电流镜电路包括两个PMOS管，两个PMOS管的源极接电源，两个PMOS管的栅极连接在一起，并接第一PMOS管的漏极；第一PMOS管的漏极作为PMOS电流镜电路的输入端通过所述的基准电流源接Cascode电流镜电路的输入端，第二PMOS管的漏极作为PMOS电流镜电路的输出端接Cascode电流镜电路的输出端。
3.根据权利要求1所述的物理不可克隆电路，其特征在于，NMOS电流镜阵列包括M根行地址线，N根列地址线、M行N列NMOS管、与NMOS管数量相同的列开关和M个行开关，NMOS电流镜阵列全部NMOS管的栅极相连，接外加控制电压；全部NMOS管的源极相连并接地；每个NMOS管的漏极通过对应的列开关接该行行开关的输入端；同一列列开关的控制端接该列的列地址线，行开关的控制端接该行的行地址线，所有行开关的输出端相连，作为NMOS电流镜阵列的输出端。
4.根据权利要求3所述的物理不可克隆电路，其特征在于，Cascode电流镜电路包括第三NMOS管、第四NMOS管、第五NMOS管和所述的NMOS电流镜阵列，第三NMOS管的漏极作为Cascode电流镜电路的输入端通过所述的基准电流源接PMOS电流镜电路的输入端，源极接第五NMOS管的漏极，第五NMOS管的源极接地；第四NMOS管的漏极作为Cascode电流镜电路的输出端接PMOS电流镜电路的输出端，源极接NMOS电流镜阵列的输出端；第三NMOS管的栅极接第四NMOS管的栅极，并接第三NMOS管的漏极；第五NMOS管的栅极接第五NMOS管的漏极，并接NMOS电流镜阵列全部NMOS管的栅极。
5.根据权利要求1所述的物理不可克隆电路，其特征在于，包括输出缓冲电路，输出缓冲电路接所述物理不可克隆电路输出端。
6.根据权利要求4所述的物理不可克隆电路，其特征在于，调试过程包括以下步骤：
601、物理不可克隆电路工作前，任意选择所述的NMOS电流镜阵列的一个NMOS管工作，通过调整第五NMOS管的尺寸调节Cascode电流镜电路的输出电流，使Cascode电流镜电路的输出电流基本等于PMOS电流镜电路的输出电流；
602、调整电路晶体管的尺寸，使物理不可克隆电路输出的低电平与输出的高电平出现的比例为1：1。
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