CN114487762B - 一种芯片及其UserID检测电路 - Google Patents

Abstract

本申请提供了一种芯片及其UserID检测电路。在该UserID检测电路中，第一晶体管和第二晶体管具有限流作用，从而可以限制流经两个电阻的电流，即在两个电阻不大的情况下也可以将该支路上的电流限制在较小值，进而在降低该UserID检测电路功耗的基础上，减小了该UserID检测电路的占用面积；并且，在该UserID检测电路中，用两个反相器和两个电流镜支路实现输出，取消了现有技术中的比较器和偏压发生器，从而使得该UserID检测电路的功耗和占用面积进一步减少。

Description

一种芯片及其UserID检测电路

技术领域

本发明涉及电力电子技术领域，特别是涉及一种芯片及其UserID检测电路。

背景技术

通常，在芯片的设计实现中，需要为芯片设定身份编码UserID，以便识别芯片的身份或者工作状态。

现有技术中，存在如图1所示的UserID检测电路。该检测电路中设置有五个电阻、两个比较器和一个偏压发生器；其中，偏压发生器用于为两个比较器提供偏置电流，保证其可以证工作，五个电阻分别组成两个分压支路，与两个比较器相结合，以完成对设定UserID标识的USER_ID引脚状态的检测，进而识别芯片的UserID。

在上述UserID检测电路中，通常会用大电阻来减少自身的功耗，从而导致该检测电路的占用面积增大；另外，在上述UserID检测电路中，不仅比较器自身存在损耗，而且利用偏压发生器为其提供偏置电流也会导致电流和面积的耗费，进而该检测电路的功耗和占用的面积均较大。因此，如何降低UserID检测电路的功耗和减小UserID检测电路的占用面积是目前亟待解决的问题。

发明内容

有鉴于此，本发明提供了一种芯片及其UserID检测电路，以降低UserID检测电路的功耗和减小UserID检测电路的占用面积。

为实现上述目的，本发明实施例提供如下技术方案：

本申请一方面提供一种芯片的UserID检测电路，包括：第一晶体管、第二晶体管、第一电流镜支路、第二电流镜支路、第一电阻、第二电阻、第一反相器以及第二反相器；其中：

所述第一晶体管和所述第一电阻，串联连接于电源和所述芯片的USER_ID引脚之间；

所述第二晶体管和所述第二电阻，串联连接于所述USER_ID引脚和地之间；

所述第一电流镜支路和所述第二电流镜支路均设置于所述电源和地之间；

所述第一电流镜支路的第一控制端和所述第二电流镜支路的第一控制端，均与所述第一晶体管的控制端相连；

所述第一电流镜支路的第二控制端和所述第二电流镜支路的第二控制端，均与所述第二晶体管的控制端相连；

所述第一电流镜支路的中点与所述第一反相器的输入端相连；

所述第二电流镜支路的中点与所述第二反相器的输入端相连；

所述第一反相器的输出端为所述UserID检测电路的第一输出端，所述第二反相器的输出端为所述UserID检测电路的第二输出端。

可选的，所述第一电流镜支路，包括：第三晶体管和第四晶体管；其中：

所述第三晶体管的输入端与所述电源相连；

所述第三晶体管的输出端与所述第四晶体管的输入端相连，连接点作为所述第一电流镜支路的中点；

所述第四晶体管的输出端接地；

所述第三晶体管的控制端作为所述第一电流镜支路的第一控制端；

所述第四晶体管的控制端作为所述第一电流镜支路的第二控制端。

可选的，所述第一晶体管与所述第三晶体管的电流镜像比值，大于所述第二晶体管与所述第四晶体管的电流镜像比值。

可选的，述第一晶体管与所述第三晶体管的电流镜像比值为2:1，所述第二晶体管与所述第四晶体管的电流镜像比值为1:1。

可选的，所述第二电流镜支路，包括：第五晶体管和第六晶体管；其中：

所述第五晶体管的输入端与所述电源相连；

所述第五晶体管的输出端与所述第六晶体管的输入端相连，连接点作为所述第二电流镜支路的中点；

所述第六晶体管的输出端接地；

所述第五晶体管的控制端作为所述第二电流镜支路的第一控制端；

所述第六晶体管的控制端作为所述第二电流镜支路的第二控制端。

可选的，所述第一晶体管与所述第五晶体管的电流镜像比值，小于所述第二晶体管与所述第六晶体管的电流镜像比值。

可选的，所述第一晶体管与所述第五晶体管的电流镜像比值为1:1，所述第二晶体管与所述第六晶体管的电流镜像比值为2:1。

可选的，所述第一电流镜支路及所述第二电流镜支路中，与所述第一晶体管形成电流镜的晶体管，以及所述第一晶体管，均为PMOS晶体管；

所述第一电流镜支路及所述第二电流镜支路中，与所述第二晶体管形成电流镜的晶体管，以及所述第二晶体管，均为NMOS晶体管。

可选的，所述电源和所述USER_ID引脚之间，还包括与所述第一晶体管和所述第一电阻串联连接、且电流方向与所述第一晶体管相同的至少一个限流晶体管；

所述USER_ID引脚与地之间，还包括与所述第二晶体管和所述第二电阻串联连接、且电流方向与所述第二晶体管相同的至少一个限流晶体管。

本申请另一方面提供一种芯片，包括：芯片主电路和如本申请上一方面任一所述的芯片的UserID检测电路。

由上述技术方案可知，本发明提供了一种UserID检测电路。在该UserID检测电路中，第一晶体管和第二晶体管具有限流作用，从而可以限制流经两个电阻的电流，即在两个电阻不大的情况下也可以将该支路上的电流限制在较小值，进而在降低该UserID检测电路功耗的基础上，减小了该UserID检测电路的占用面积；并且，在该UserID检测电路中，用两个反相器和两个电流镜支路实现输出，取消了现有技术中的比较器和偏压发生器，从而使得该UserID检测电路的功耗和占用面积进一步减少。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为现有技术中UserID检测电路的结构示意图；

图2和图3为本申请实施例提供的UserID检测电路的两种结构示意图；

图4a、图4b和图4c分别为UserID检测电路对User_ID引脚检测的三种仿真实验结果示意图；

图5为本申请另一实施例提供的UserID检测电路的另一种结构示意图；

图6为本申请另一实施例提供的一种芯片的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本申请中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

在现有技术中，UserID检测电路如图1所示，具体包括：偏压发生器、第一比较器01、第二比较器02和五个电阻(如图1中的R1至R5)。

在该UserID检测电路中，偏压发生器与第一比较器01和第二比较器02的偏置端相连，用于为第一比较器01和第二比较器02提供偏置电流，保证第一比较器01和第二比较器02处于正常工作状态；第一电阻R1和第二电阻R2串联连接，组成第一串联支路，而第三电阻R3、第四电阻R4以及第五电阻R5串联连接，组成第二串联支路；并且，第一串联支路和第二串联支路均设置于电源VDD和地之间。

其中，第一串联支路的中点，即第一电阻R1与第二电阻R2的连接点，分别与User_ID引脚、第一比较器01的同相输入端以及第二比较器02的同相输入端相连；第二串联支路的第一输出端VREF1，即第三电阻R3和第四电阻R4的连接点，与第一比较器01的反相输入端相连，为第一比较器01提供参考电位；第二串联支路的第二输出端VREF2，即第四电阻R4和第五电阻R5的连接点，与第二比较器02的反相输入端相连，为第二比较器02提供参考电位。

通过对五个电阻的阻值设置，可以实现如下原理：

当User_ID引脚与电源VDD相连时，第一比较器01的同相输入端的电位大于自身的参考电位，其输出端CODE1输出高电平，第二比较器02的同相输入端的电位大于自身的参考电位，其输出端CODE2输出高电平，则该状态可记为User_ID引脚的第一状态，可用CODE1＝“1”，CODE2＝“1”表示。

当User_ID引脚与地相连时，第一比较器01的同相输入端的电位小于自身的参考电位，其输出端CODE1输出低电平，第二比较器02的同相输入端的电位小于自身的参考电位，其输出端CODE2输出低电平，则该状态可记为User_ID引脚的第二状态，可用CODE1＝“0”，CODE2＝“0”表示。

当User_ID引脚处于悬空状态时，由于设定的第一电阻R1和第二电阻R2的阻值大小关系可以保证，第一电阻R1和第二电阻R2的连接点处的电位小于第二串联支路第一输出端VREF1的电位、大于第二串联支路第二输出端VREF2的电位，因此，第一比较器01的同相输入端的电位小于自身的参考电位，其输出端CODE1输出低电平，第二比较器02的同相输入端的电位大于自身的参考电位，其输出端CODE2输出高电平，则该状态可记为User_ID引脚的第三状态，用CODE1＝“0”，CODE2＝“1”表示。

但是，上述UserID检测电路占用的面积较大，并且自身功耗较大，为解决上述问题，本申请提供一种UserID检测电路，其结构如图2所示，具体包括：第一晶体管M1、第二晶体管M2、第一电流镜支路10、第二电流镜支路20、第一电阻R1、第二电阻R2以及第一反相器30和第二反相器40。

在该UserID检测电路中，第一晶体管M1和第一电阻R1串联连接于，电源VDD和芯片的User_ID引脚之间，第二晶体管M2和第二电阻R2串联连接于，芯片的User_ID引脚和地之间；并且，第一晶体管M1的输出端可以与其控制端相连，第二晶体管M2的输入端可以与其控制端相连。

具体而言，在实际应用中，第一晶体管M1和第一电阻R1的串联方式可以为：如图2所示，第一晶体管M1的输入端与电源VDD相连，第一晶体管M1的输出端与第一电阻R1的一端相连，第一电阻R1的另一端与芯片的User_ID引脚相连；也可以为：第一电阻R1的一端与电源VDD相连，第一电阻R1的另一端与第一晶体管M1的输入端相连，第一晶体管M1的输出端与芯片的User_ID引脚相连；上述第一晶体管M1和第一电阻R1的两种串联方式可视具体情况进行选择，此处不做具体限定，均在本申请的保护范围内。

需要说明的是，在实际应用中，第二晶体管M2和第二电阻R2的串联方式与上述第一晶体管M1和第一电阻R1的串联方式相同，可由此推导得到，此处不再一一赘述；并且，第一晶体管M1和第一电阻R1串联方式的选择，以及，第二晶体管M2和第二电阻R2串联方式的选择，均为独立选择，即两者之间不会相互影响。

可选的，第一晶体管M1为PMOS晶体管，第二晶体管M2为NMOS晶体管，在实际应用中，包括但限于上述实施方式，只要能与其实现相同功能的器件均在本申请的保护范围内，可视具体情况而定，此处不做具体限定。

在该UserID检测电路中，第一电流镜支路10和第二电流镜支路20均设置于电源VDD和地之间；其中，第一电流镜支路10的第一控制端和第二电流镜的第一控制端，均与第一晶体管M1的控制端相连；而第一电流镜支路10的第二控制端和第二电流镜的第二控制端，均与第二晶体管M2的控制端相连。

第一电流镜支路10的中点与第一反向器的输入端相连，第二电流镜支路20的中点与第二反相器40的输入端相连；第一反相器30的输出端CODE1为UserID检测电路的第一输出端，第二反相器40的输出端CODE2为UserID检测电路的第二输出端。

具体而言，第一电流镜支路10的结构如图3所示，具体包括：第三晶体管M3和第四晶体管M4。

在第一电流镜支路10中，第三晶体管M3的输入端与电源VDD相连，第三晶体管M3的输出端与第四晶体管M4的输入端相连，连接点作为第一电流镜支路10的中点；第四晶体管M4的输出端接地；第三晶体管M3的控制端作为第一电流镜支路10的第一控制端；第四晶体管M4的控制端作为第一电流镜支路10的第二控制端；并且，第三晶体管M3与第一晶体管M1类型相同，为PMOS晶体管，第四晶体管M4与第二晶体管M2类型相同，为NMOS晶体管。

具体而言，第二电流镜支路20的结构如图3所示，具体包括：第五晶体管M5和第六晶体管M6。

在第二电流镜支路20中，第五晶体管M5的输入端与电源VDD相连，第五晶体管M5的输出端与第六晶体管M6的输入端相连，连接点作为第二电流镜支路20的中点；第六晶体管M6的输出端接地；第五晶体管M5的控制端作为第二电流镜支路20的第一控制端；第六晶体管M6的控制端作为第二电流镜支路20的第二控制端；并且，第五晶体管M5与第一晶体管M1类型相同，为PMOS晶体管，第六晶体管M6与第二晶体管M2类型相同，为NMOS晶体管。

由第一电流镜支路10和第二电流镜支路20的上述结构可知，第一晶体管M1分别与第三晶体管M3以及第五晶体管M5形成电流镜，第二晶体管M2分别与第四晶体管M4以及第六晶体管M6形成电流镜。

因此，该UserID检测电路的理论分析如下所示：

当User_ID引脚与电源VDD相连时，第一晶体管M1未导通，即在第一电阻R1和第一晶体管M1上没有电流流过，从而即使第三晶体管M3和第五晶体管M5的漏源电压较高，第三晶体管M3和第五晶体管M5上也没有电流流过；然而，此时第二晶体管M2导通，即在第二电阻R2和第二晶体管M2上有电流流过，从而即使流经第二电阻R2和第二晶体管M2的电流非常小，也可以将第一电流镜支路10的中点电位和第二电流镜支路20的中点电位下拉至地电平，所以第一反相器30和第二反相器40均输出高电平，可用CODE1＝“1”，CODE2＝“1”表示，即此时User_ID引脚为第一状态。

当User_ID引脚与地相连时，第二晶体管M2未导通，即在第二电阻R2和第二晶体管M2上没有电流流过，从而即使第四晶体管M4和第五晶体管M5的漏源电压较高，第四晶体管M4和第六晶体管M6上也没电流流过；然而，此时第一晶体管M1导通，即在第一电阻R1和第一晶体管M1上有电流流过，从而即使流经第一电阻R1和第一晶体管M1的电流非常小，也可以将第一电流镜支路10的中点电位和第二电流镜支路20的中点电位上来到电源VDD，所以第一反相器30和第二反相器40均输出低电平，可用CODE1＝“0”，CODE2＝“0”表示，即此时User_ID引脚为第二状态。

为了可以保持与现有技术中UserID检测电路同样的逻辑输出，所以设置第一晶体管M1与第三晶体管M3的电流镜像比值大于第二晶体管M2与第四晶体管M4的电流镜像比值，以及，第一晶体管M1与第五晶体管M5的电流镜像比值小于第二晶体管M2与第六晶体管M6的电流镜像比值。

因此，当User_ID引脚处于悬空状态时，第一晶体管M1和第二晶体管M2均导通，即在第一电阻R1、第一晶体管M1、第二电阻R2以及第二晶体管M2上有电流流过，从而在第三晶体管M3和第四晶体管M4上有电流流过、在第五晶体管M5和第六晶体管M6上有电流流过，即第三晶体管M3、第四晶体管M4、第五晶体管M5以及第六晶体管M6均导通；然而，由于第一晶体管M1到第三晶体管M3的电流镜像比值大于第二晶体管M2到第四晶体管M4的电流镜像比值，所以第三晶体管M3两端的电压小于所述第四晶体管M4两端的电压，即第一电流镜支路10的中点电位为高电平；另外，由于第一晶体管M1与第五晶体管M5的电流镜像比值小于第二晶体管M2与第六晶体管M6的电流镜像比值，所以第五晶体管M5两端的电压大于第六晶体管M6两端的电压，即第二电流镜支路20的中点电位为低电平，因此，第一反相器30输出低电平，第二反相器40输出高电平，可用CODE1＝“0”，CODE2＝“1”表示，即此时User_ID引脚为第三状态。

具体而言，第一晶体管M1与第三晶体管M3的电流镜像比值可设置为2:1，第二晶体管M2与第四晶体管M4的电流镜像比值可设置为1:1，第一晶体管M1与第五晶体管M5的电流镜像比值可设置为1:1，第二晶体管M2与第六晶体管M6的电流镜像比值可设置为2:1。

为验证本申请提供的UserID检测电路的相应功能，以上述电流镜像比值为例，对该UserID检测电路进行仿真实验，实验结果如下：

当User_ID引脚与电源VDD相连时，仿真结果如图4a所示，CODE1＝“1”，CODE2＝“1”，即第一反相器30和第二反相器40输出高电平；当User_ID引脚与地相连时，仿真结果如图4b所示，CODE1＝“0”，CODE2＝“0”，即第一反相器30和第二反相器40输出低电平；当User_ID引脚处于悬空状态时，仿真结果如图4c所示，CODE1＝“0”，CODE2＝“1”，第一反相器30输出低电平，而第二反相器40输出高电平。

上述仅为一种优选实施方式，在实际应用中，包括但不限于上述实施方式，此处不做具体限定，可视具体情况而定，均在本申请的保护范围内。

需要说明的是，上述电流镜像比值的设定仅为一种优选实施方式，即采样上述实施方式，可保证与现有技术中对User_ID引脚检测结果的一致性，在实际应用中，包括但不限于上述设置方式，可视具体情况而定，此处不做具体限定，均在本申请的保护范围内。

由上述技术方案可知，在该本申请提供的UserID检测电路中，第一晶体管M1和第二晶体管M2具有限流作用，从而可以限制流经两个电阻的电流，即在两个电阻不大的情况下也可以将该支路上的电流限制在较小值，进而在降低该UserID检测电路功耗的基础上，减小了该UserID检测电路的占用面积；并且，在该UserID检测电路中，用两个反相器和两个电流镜支路实现输出，取消了现有技术中的比较器和偏压发生器，从而使得该UserID检测电路的功耗和占用面积进一步减少。

本申请另一实施例提供一种UserID检测电路，其结构如图5所示，在上述实施例的基础上，还包括：两个限流支路50。

在该UserID检测电路中，一个限流支路50与第一晶体管M1及第一电阻R1串联连接，且其电流方向与第一晶体管M1相同；另一个限流支路50与第二晶体管M2及第二电阻R2串联连接，且电流方向与第二晶体管M2相同。

需要说明的是，其余结构的连接关系和工作原理与上述实施例相同，此处不再一一赘述，可参见上述说明。

具体而言，限流支路50的内部结构如图5所示，具体包括：至少一个限流晶体管M。在该限流支路50中，当限流晶体管M的个数大于1时，全部限流晶体管M分别与相应的晶体管和电阻串联连接于，电源VDD和USER_ID引脚之间，或者，USER_ID引脚与地之间。

比如，在与第一晶体管M1及第一电阻R1串联连接的限流支路50中，可以是：全部限流晶体管M串联于第一晶体管M1及第一电阻R1之间，如图5所示；也可以是：全部限流晶体管M串联于第一晶体管M1与电源VDD之间；还可以是：全部限流晶体管M串联于第一电阻R1与USER_ID引脚之间；更可以是：一部分限流晶体管M串联于第一晶体管M1与电源VDD之间；另一部分限流晶体管M串联于第一晶体管M1与第一电阻R1之间，此处不再一一列举，均在本申请的保护范围内。

需要说明的是，全部限流晶体管M为与相应晶体管相同类型的晶体管；比如，第一晶体管M1为PMOS晶体管，则串联于电源VDD和USER_ID引脚之间的限流晶体管M也为PMOS晶体管。

需要说明的是，在本申请提供的UserID检测电路中，在设置限流支路50之后，该UserID检测电路中的电流更小，从而使得UserID检测电路的功耗降低；并且，在设置限流支路50之后第一电阻R1或者第二电阻R2的阻值可以进一步减小，从而使得第一电阻R1或者第二电阻R2的占用面积也进一步减少，进而使得UserID检测电路的占用面积也进一步减少。

本申请另一实施例提供一种芯片，其内部结构如图6所示，具体包括：芯片主电路100和上述实施例提供的UserID检测电路200；其中，UserID检测电路200的检测端，即第一电阻R1和第二电阻R2的连接点，与芯片主电路100上的User_ID引脚相连，用于检测芯片主电路100上User_ID引脚的状态，用以判断芯片的身份或者工作状态。

本发明中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种芯片的UserID检测电路，其特征在于，包括：第一晶体管、第二晶体管、第一电流镜支路、第二电流镜支路、第一电阻、第二电阻、第一反相器以及第二反相器；其中：

所述第一晶体管和所述第一电阻，串联连接于电源和所述芯片的USER_ID引脚之间；

所述第二晶体管和所述第二电阻，串联连接于所述USER_ID引脚和地之间；

所述第一电流镜支路和所述第二电流镜支路均设置于所述电源和地之间；

所述第一电流镜支路的第一控制端和所述第二电流镜支路的第一控制端，均与所述第一晶体管的控制端相连；

所述第一电流镜支路的第二控制端和所述第二电流镜支路的第二控制端，均与所述第二晶体管的控制端相连；

所述第一电流镜支路的中点与所述第一反相器的输入端相连；

所述第二电流镜支路的中点与所述第二反相器的输入端相连；

所述第一反相器的输出端为所述UserID检测电路的第一输出端，所述第二反相器的输出端为所述UserID检测电路的第二输出端。

2.根据权利要求1所述的芯片的UserID检测电路，其特征在于，所述第一电流镜支路，包括：第三晶体管和第四晶体管；其中：

所述第三晶体管的输入端与所述电源相连；

所述第三晶体管的输出端与所述第四晶体管的输入端相连，连接点作为所述第一电流镜支路的中点；

所述第四晶体管的输出端接地；

所述第三晶体管的控制端作为所述第一电流镜支路的第一控制端；

所述第四晶体管的控制端作为所述第一电流镜支路的第二控制端。

3.根据权利要求2所述的芯片的UserID检测电路，其特征在于，所述第一晶体管与所述第三晶体管的电流镜像比值，大于所述第二晶体管与所述第四晶体管的电流镜像比值。

4.根据权利要求3所述的芯片的UserID检测电路，其特征在于，述第一晶体管与所述第三晶体管的电流镜像比值为2:1，所述第二晶体管与所述第四晶体管的电流镜像比值为1:1。

5.根据权利要求1所述的芯片的UserID检测电路，其特征在于，所述第二电流镜支路，包括：第五晶体管和第六晶体管；其中：

所述第五晶体管的输入端与所述电源相连；

所述第五晶体管的输出端与所述第六晶体管的输入端相连，连接点作为所述第二电流镜支路的中点；

所述第六晶体管的输出端接地；

所述第五晶体管的控制端作为所述第二电流镜支路的第一控制端；

所述第六晶体管的控制端作为所述第二电流镜支路的第二控制端。

6.根据权利要求5所述的芯片的UserID检测电路，其特征在于，所述第一晶体管与所述第五晶体管的电流镜像比值，小于所述第二晶体管与所述第六晶体管的电流镜像比值。

7.根据权利要求6所述的芯片的UserID检测电路，其特征在于，所述第一晶体管与所述第五晶体管的电流镜像比值为1:1，所述第二晶体管与所述第六晶体管的电流镜像比值为2:1。

8.根据权利要求1-7任一所述的芯片的UserID检测电路，其特征在于，所述第一电流镜支路及所述第二电流镜支路中，与所述第一晶体管形成电流镜的晶体管，以及所述第一晶体管，均为PMOS晶体管；

所述第一电流镜支路及所述第二电流镜支路中，与所述第二晶体管形成电流镜的晶体管，以及所述第二晶体管，均为NMOS晶体管。

9.根据权利要求1-7任一所述的芯片的UserID检测电路，其特征在于，所述电源和所述USER_ID引脚之间，还包括与所述第一晶体管和所述第一电阻串联连接、且电流方向与所述第一晶体管相同的至少一个限流晶体管；

所述USER_ID引脚与地之间，还包括与所述第二晶体管和所述第二电阻串联连接、且电流方向与所述第二晶体管相同的至少一个限流晶体管。

10.一种芯片，其特征在于，包括：芯片主电路和如权利要求1-9任一所述的芯片的UserID检测电路。