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CN106298876A - 薄膜晶体管及其制造方法 - Google Patents

薄膜晶体管及其制造方法 Download PDF

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CN106298876A
CN106298876A CN201510269656.8A CN201510269656A CN106298876A CN 106298876 A CN106298876 A CN 106298876A CN 201510269656 A CN201510269656 A CN 201510269656A CN 106298876 A CN106298876 A CN 106298876A
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conductive
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semiconductor
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施博理
高逸群
李志隆
林欣桦
方国龙
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Hongfujin Precision Industry Shenzhen Co Ltd
Hon Hai Precision Industry Co Ltd
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Hongfujin Precision Industry Shenzhen Co Ltd
Hon Hai Precision Industry Co Ltd
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  • Thin Film Transistor (AREA)

Abstract

本发明提供了一种薄膜晶体管包括：栅极、栅极绝缘层、导电通道层、半导体通道层、源极及漏极；该栅极绝缘层覆盖于该栅极上；该导电通道层位于该栅极绝缘层上且与该栅极对应设置；该源极及该漏极分别盖设于该导电通道层两相对侧；该半导体通道层设于该源极与该导电通道层之间及该漏极与该导电通道层之间，以使该源极与该导电通道层及该漏极与该导电通道层彼此隔开；至少部分该导电通道层显露于该源极与该漏极之间。通过将部分位于源极与漏极之间的半导体通道层去除，并利用一导电通道层分别与两侧的半导体通道层接触以将源极与漏极导通，以达到在其他参数未变的情况下，提高薄膜晶体管的起始电流的功效。

Description

薄膜晶体管及其制造方法
技术领域
本发明涉及一种薄膜晶体管及其的制造方法。
背景技术
薄膜晶体管(Thin Film Transistor，TFT)已被广泛应用于显示领域作为开关组件使用。根据薄膜晶体管工作时的起始电流(On Current，Ion)的计算公式：Ion＝0.5×μ×(W/L)×(Vgh－Vth)2，其中，μ是电子迁移率(Electron Mobility)，W是通道宽度，Vgh是栅极驱动开启电压(Gate Driver Turn－on Voltage)，Vth是临界电压(Threshold Voltage)。可以看出，在Vgh和Vth 固定不变的情况下，起始电流Ion的大小与电子迁移率μ及通道宽度W均成正比关系，与通道长度L成反比关系。然，受行业规范的限制，薄膜晶体管的整体尺寸不能随意调整，因此，如何在符合行业规范的前提下提高起始电流Ion仍是现下亟待解决的问题。
发明内容
有鉴于此，有必要提供一种有效提高起始电流的薄膜晶体管及该薄膜晶体管的制造方法。
一种薄膜晶体管，包括：栅极、栅极绝缘层、导电通道层、半导体通道层、源极及漏极；该栅极绝缘层覆盖于该栅极上；该导电通道层位于该栅极绝缘层上且与该栅极对应设置；该源极及该漏极分别盖设于该导电通道层两相对侧；该半导体通道层设于该源极与该导电通道层之间及该漏极与该导电通道层之间，以使该源极与该导电通道层及该漏极与该导电通道层彼此隔开；至少部分该导电通道层显露于该源极与该漏极之间。
一种薄膜晶体管的制造方法，包括：
于一基板上形成栅极及覆盖该栅极的栅极绝缘层，并于该栅极绝缘层上覆盖第一导电层；
图案化该第一导电层以形成导电通道层，该导电通道层与该栅极对应设置；
于该导电通道层上覆盖半导体层，并图案化该半导体层以形成半导体图案层，该半导体图案层整个覆盖该导电通道层；
于该半导体图案层上覆盖第二导电层，并图案化该第二导电层以形成分别覆盖该半导体图案层两相对侧的源极及漏极；
蚀刻去除该源极及该漏极之间的半导体图案层，以显露出至少部分所述导电通道层，经蚀刻后的所述半导体图案层形成半导体通道层。
相较于现有技术，本发明的薄膜晶体管及其制造方法通过将部分位于源极与漏极之间的半导体通道层去除，并利用一导电通道层分别与两侧的半导体通道层接触以将源极与漏极导通，高导电率及电子迁移率的导电通道层的存在能够提高电子在该薄膜晶体管通道的迁移率，从而提高所述薄膜晶体管的起始电流。
附图说明
图1为本发明所提供的薄膜晶体管的截面剖视图。
图2为图1的结构投影图。
图3为图1中薄膜晶体管的制作方法的流程图。
图4至9描述了图3中各步骤流程的剖视图。
主要元件符号说明
薄膜晶体管 100
基板 101
栅极 102
栅极绝缘层 103
导电通道层 104
半导体层 105a
半导体图案层 105b
半导体通道层 105
第一部分 1051
第二部分 1052
第二导电层 106
源极 1061
漏极 1062
光阻层图案 107
距离 L1、L2
宽度 L3、L4、L5
步骤 S101-S106
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
请参照图1，图1为本发明实施方式所提供的薄膜晶体管100的层级结构示意图。本实施方式的该薄膜晶体管100包括基板101、栅极102、栅极绝缘层103、导电通道层104、半导体通道层105、源极1061及漏极1062。该栅极102形成于该基板101表面，该栅极绝缘层103覆盖于该栅极102远离该基板101的一侧。该导电通道层104位于该栅极绝缘层103上且与该栅极102对应设置，该导电通道层104和该栅极102通过该栅极绝缘层103呈彼此绝缘设置。该半导体通道层105覆盖该导电通道层104两相对侧，且与该导电通道层104连接，该导电通道层104的中间部位未被该半导体通道层105覆盖从而显露出来。该源极1061及该漏极1062分别盖设于该导电通道层104两相对侧的该半导体通道层105上，且呈彼此间隔设置，该源极1061与该漏极1062之间有至少部分该导电通道层104显露在外。该源极1061与该导电通道层104之间及该漏极1062与该导电通道层104之间由该半导体通道层105隔开。
进一步地，请一并参照图2，图2为图1的结构投影图。该半导体通道层105包括第一部分1051及第二部分1052。该第一、二部分1051、1052分别覆盖于该导电通道层104的两相对侧，且该第一、二部分1051、1052呈分离设置。本实施方式中，所述源极1061、所述第一部分1051及所述导电通道层104在所述栅极绝缘层103上的正投影至少部分相重叠。所述漏极1062、所述第二部分1052及所述导电通道层104在所述栅极绝缘层103上的正投影至少部分相重叠。其中，该半导体通道层105的材质包括非晶硅（例如本征非晶硅、n型非晶硅等）、晶硅、氧化物半导体及有机材料之一或其至少二的组合。该氧化物半导体包括但不限于铟镓锌氧化物（Indium Gallium Zinc Oxide，IGZO）、铟锌氧化物(Indium Zinc Oxide，IZO)、镓锌氧化物(Gallium Zinc Oxide，GZO)、锌锡氧化物(Zinc Tin Oxide，ZTO)，或氧化锌(Zinc Oxide，ZnO)等。该导电通道层104的材料包括铝、钼、铜、银、金、钛、铬、导电高分子、金属氧化物、金属氮化物或金属氮氧化物之一或其至少二的组合。本实施方式中，该源极1061及该漏极1062选择与该导电通道层104相同的材质，当然，在其他实施方式中，也可以为不同的导电材质。
当所述薄膜晶体管100通电时，由于所述导电通道层104的导电率及电子迁移率比所述半导体通道层105导通时的导电率及电子迁移率高，所述源极1061上的电流会依次经由所述第一部分1051、所述第二部分1052、所述导电通道层104传导至所述漏极1062。由于所述导电通道层104的导电率及电子迁移率比所述第一、二部分1051、1052导通时的导电率及电子迁移率高，所述导电通道层104能够有效提高所述薄膜晶体管100的起始电流(On Current，Ion)，进而提高所述薄膜晶体管100的响应速度。此外，由于所述源极1061、所述第一部分1051与所述导电通道层104在所述栅极绝缘层103上的正投影至少部分相重叠及所述漏极1062、所述第二部分1052与所述导电通道层104在所述栅极绝缘层103上的正投影至少部分相重叠，从而所述源极1061和所述漏极1062分别与所述导电通道层104的距离最短，载电子流经过渡层半导体通道层105的路径亦最短，使得所述薄膜晶体管100的通道长度得以减小，在相同参数的情况下，薄膜晶体管100的通道长度的减小，可有效增大所述薄膜晶体管100的起始电流。
此外，沿从该源极1061至该漏极1062的电流流通方向，该第一、二部分1051、1052之间的距离L1等于或小于该源、漏极1061、1062之间的距离L2，如图1所示。该本实施方式中，L1=L2，所述源/漏极1061、1062及所述半导体通道层105通过同一光罩制程成型。沿从该源极1061至该漏极1062的电流流通方向相垂直的方向，该导电通道层104的宽度为L3，该半导体通道层105的宽度为L4，该源、漏极1061、1062的宽度均为L5，其中，该第一、二部分1051、1052等宽宽度且均为L4。本实施方式中，各宽度的关系为L3<L4<L5，从而形成该导电通道层104的两端分别被该第一、二部分1051、1052包覆，该第一、二部分1051、1052分别被对应的该源、漏极1061、1062包覆的结构，如图2所示。
请一并参阅图3-9，图3为图1中薄膜晶体管100的制作方法的流程图。图4至9描述了图3中各步骤流程的剖视图。
步骤S101，请首先参阅图4，提供一基板101，在基板101上依次形成栅极102及覆盖该栅极102的栅极绝缘层103，并在该栅极绝缘层103上形成导电通道层104，该导电通道层104与该栅极102对应设置。
具体地，在基板101上依次形成栅极102及覆盖该栅极102的栅极绝缘层103，并在该栅极绝缘层103上覆盖第一导电层（未图示），通过黄光、显影及蚀刻工艺图案化该第一导电层从而得到该导电通道层104。其中，该第一导电层的材料包括铝、钼、铜、银、金、钛、铬、导电高分子、金属氧化物、金属氮化物或金属氮氧化物之一或其至少二的组合。
步骤S102，请一并参阅图5及图6，于该导电通道层104上覆盖半导体层，并图案化该半导体层105a以形成半导体图案层，该半导体图案层整个覆盖该导电通道层104。
具体地，在该导电通道层104上形成覆盖该导电通道层104的半导体层105a，如图5所示；然后通过黄光、显影及蚀刻工艺图案化该半导体层105a，从而得到半导体图案层105b，如图6所示。该半层体图案层105b将该导电通道层104的两相对侧及上表面完全覆盖。本实施方式中，该半导体层105a为铟镓锌氧化物（Indium Gallium Zinc Oxide，IGZO）。
步骤S103，请一并参阅图7，于该半导体图案层105b上覆盖第二导电层106，及于该第二导电层106上覆盖光阻层（图未示），并图案化该光阻层以形成光阻层图案107。
具体地，于该半导体图案层105b上覆盖第二导电层106及于该第二导电层106上覆盖光阻层，通过一光罩曝光以图案化该光阻层，从而形成光阻层图案107。该第二导电层106的材料包括铝、钼、铜、银、金、钛、铬、金属氧化物、金属氮化物或金属氮氧化物之一或其至少二的组合。本实施方式中，该第二导电层106的材料与该第一导电层的材料相同。
步骤S104，请一并参阅图8，将未被该光阻层图案107覆盖的该第二导电层106蚀刻去除以形成源极1061及漏极1062。该源极1061及该漏极1062分别覆盖于该半导体图案层105b的两相对侧，且该源极1061及该漏极1062彼此间隔设置。
步骤S105，请一并参阅图9，将该源极1061及该漏极1062之间的该半导体图案层105b蚀刻去除以得到该半导体通道层105。具体地，将该源极1061及该漏极1062之间的该半导体图案层105b，即未被该光阻层图案107覆盖的该半导体图案层105b蚀刻去除以至少显露出部分所述导电通道层104。其中，可通过铝酸蚀刻液对该半导体图案层105b进行蚀刻。
步骤S106，请再次参阅图1，去除该光阻层图案107。从而得到所述薄膜晶体管100。需要说明的是，该半导体通道层105及该源/漏极1062是通过同一道光罩形成，利于简化制程，不会增加成本。
在后续制程中，在该薄膜晶体管100上还可形成平坦化层、钝化层等习知技术，在此不再赘述。
以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或等同替换，而不脱离本发明技术方案的精神和范围。

Claims (10)

1.一种薄膜晶体管，其特征在于，包括：栅极、栅极绝缘层、导电通道层、半导体通道层、源极及漏极；该栅极绝缘层覆盖于该栅极上；该导电通道层位于该栅极绝缘层上且与该栅极对应设置；该源极及该漏极分别盖设于该导电通道层两相对侧；该半导体通道层设于该源极与该导电通道层之间及该漏极与该导电通道层之间，以使该源极与该导电通道层及该漏极与该导电通道层彼此隔开；至少部分该导电通道层显露于该源极与该漏极之间。
2.如权利要求1所述的薄膜晶体管，其特征在于，该半导体通道层包括位于该源极与该导电通道层之间的第一部分及位于该漏极与该导电通道层之间的第二部分，所述源极、所述第一部分及所述导电通道层在所述栅极绝缘层上的正投影至少部分相重叠，所述漏极、所述第二部分及所述导电通道层在所述栅极绝缘层上的正投影至少部分相重叠。
3.如权利要求1所述的薄膜晶体管，其特征在于，该半导体通道层的材质包括非晶硅、晶硅、氧化物半导体及有机材料之一或其至少二的组合。
4.如权利要求1所述的薄膜晶体管，其特征在于，该导电通道层的材料包括铝、钼、铜、银、金、钛、铬、导电高分子、金属氧化物、金属氮化物或金属氮氧化物之一或其至少二的组合。
5.如权利要求1所述的薄膜晶体管，其特征在于，该导电通道层与该源极及该漏极均采用相同的材料。
6.一种薄膜晶体管的制造方法，其特征在于，包括：
于一基板上形成栅极及覆盖该栅极的栅极绝缘层，并于该栅极绝缘层上形成导电通道层，该导电通道层与该栅极对应设置；
于该导电通道层上覆盖半导体层，并图案化该半导体层以形成半导体图案层，该半导体图案层整个覆盖该导电通道层；
于该半导体图案层上覆盖第二导电层，并图案化该第二导电层以形成分别覆盖该半导体图案层两相对侧的源极及漏极；
蚀刻去除该源极及该漏极之间的半导体图案层，以显露出至少部分所述导电通道层，经蚀刻后的所述半导体图案层形成半导体通道层。
7.如权利要求6所述的薄膜晶体管的制造方法，其特征在于，该半导体通道层包括位于该源极与该导电通道层之间的第一部分及位于该漏极与该导电通道层之间的第二部分，所述源极、所述第一部分及所述导电通道层在所述栅极绝缘层上的正投影至少部分相重叠，所述漏极、所述第二部分及所述导电通道层在所述栅极绝缘层上的正投影至少部分相重叠。
8.如权利要求6所述的薄膜晶体管的制造方法，其特征在于，该半导体通道层的材质包括非晶硅、晶硅、氧化物半导体及有机材料之一或其至少二的组合。
9.如权利要求6所述的薄膜晶体管的制造方法，其特征在于，该导电通道层的材料包括铝、钼、铜、银、金、钛、铬、导电高分子、金属氧化物、金属氮化物或金属氮氧化物之一或其至少二的组合。
10.如权利要求6所述的薄膜晶体管的制造方法，其特征在于，形成该半导体通道层的步骤包括：
于该半导体图案层上覆盖第二导电层及于该第二导电层上覆盖光阻层；
通过黄光显影制程图案化该光阻层以形成光阻层图案；
将未被该光阻层图案覆盖的该第二导电层蚀刻去除以得到该源极及该漏极；
将该源极及该漏极之间的该半导体图案层蚀刻去除以得到该半导体通道层；
去除该光阻层图案。
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