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CN105789326B - 薄膜晶体管、阵列基板、显示面板以及显示装置及其制造方法 - Google Patents

薄膜晶体管、阵列基板、显示面板以及显示装置及其制造方法 Download PDF

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CN105789326B CN201610318303.7A CN201610318303A CN105789326B CN 105789326 B CN105789326 B CN 105789326B CN 201610318303 A CN201610318303 A CN 201610318303A CN 105789326 B CN105789326 B CN 105789326B
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Abstract

本发明涉及一种薄膜晶体管、阵列基板、显示面板以及显示装置及其制造方法。该薄膜晶体管包括：栅极绝缘层；具有源极区域、漏极区域以及位于所述源极区域和所述漏极区域之间的沟道区域的有源层；在所述源极区域上的第一掺杂层；在所述漏极区域上的第二掺杂层；设置在所述第一掺杂层和所述第二掺杂层之间的至少一个第三掺杂层，其中所述第一掺杂层、所述第二掺杂层和所述第三掺杂层具有相同的导电类型，并且其中，所述第三掺杂层位于所述沟道区域中且与所述栅极绝缘层接触、不同时与所述第一掺杂层和所述第二掺杂层接触，或者所述第三掺杂层位于所述沟道区域上且仅与所述第一掺杂层或所述第二掺杂层接触。

Description

薄膜晶体管、阵列基板、显示面板以及显示装置及其制造方法
技术领域
本发明涉及显示技术领域。更具体地，涉及一种薄膜晶体管及其制造方法、阵列基板及其制造方法、显示面板及其制造方法以及显示装置及其制造方法。
背景技术
对于薄膜晶体管(Thin-Film Transistor，TFT)，其沟道的宽度与长度的比值(W/L)越大，开态电流Ion则越大。然而，受到现有技术中采用的阵列(Array)工艺曝光设备精度的限制，薄膜晶体管的沟道长度L难以进一步缩短。随之高端产品的像素密度(Pixels PerInch，PPI)越来越高，像素充电时间越来越少。为了满足产品的充电率需求，不得不将薄膜晶体管的宽度不断增加，严重影响了像素开口率(Aperture Ratio，AR)，使得液晶显示屏功耗显著上升。
发明内容
本发明的实施例提供一种薄膜晶体管及其制造方法、阵列基板及其制造方法、显示面板及其制造方法以及显示装置及其制造方法，能够解决现有技术中的无法进一步降低沟道长度的问题。
本发明的一个目的在于提供一种薄膜晶体管。
本发明的第一方面提供了一种薄膜晶体管，所述薄膜晶体管包括：栅极绝缘层；有源层，所述有源层具有源极区域、漏极区域以及位于所述源极区域和所述漏极区域之间的沟道区域；在所述源极区域上的第一掺杂层；在所述漏极区域上的第二掺杂层，其中，所述薄膜晶体管还包括：设置在所述第一掺杂层和所述第二掺杂层之间的至少一个第三掺杂层，其中所述第一掺杂层、所述第二掺杂层和所述第三掺杂层具有相同的导电类型，并且其中，
所述第三掺杂层位于所述沟道区域中且与所述栅极绝缘层接触，且所述第三掺杂层不同时与所述第一掺杂层和所述第二掺杂层接触，或者
所述第三掺杂层位于所述沟道区域上且仅与所述第一掺杂层或所述第二掺杂层接触。
在一种实施方式中，所述薄膜晶体管进一步包括：设置在所述第一掺杂层上的源极电极；设置在所述第二掺杂层上的漏极电极，
并且其中，所述栅极绝缘层位于与所述有源层的形成有所述第一掺杂层和所述第二掺杂层的一侧相反的一侧，且位于所述有源层和衬底之间。
在一个实施例中，所述薄膜晶体管进一步包括：设置在所述第一掺杂层上的源极电极；设置在所述第二掺杂层上的漏极电极，
并且其中，所述栅极绝缘层位于与所述有源层的形成有所述第一掺杂层和所述第二掺杂层的一侧相同的一侧，有源层位于所述栅极绝缘层和衬底之间。
在一个实施例中，所述有源层包括非晶硅。
在一个实施例中，所述第一掺杂层、所述第二掺杂层和所述第三掺杂层的所述导电类型为N型。
本发明的另一个目的在于提供一种阵列基板。
本发明的第二方面提供了一种阵列基板，所述阵列基板包括上述的薄膜晶体管。
本发明的又一个目的在于提供一种显示面板。
本发明的第三方面提供了一种显示面板，所述显示面板包括上述的阵列基板。
本发明的再一个目的在于提供一种显示装置。
本发明的第四方面提供了一种显示装置，所述显示装置包括上述的显示面板。
本发明的又一个目的在于提供一种薄膜晶体管的制造方法。
本发明的第五方面提供了一种薄膜晶体管的制造方法，包括：形成有源层，所述有源层具有源极区域、漏极区域以及位于所述源极区域和所述漏极区域之间的沟道区域；形成在所述源极区域上的第一掺杂层和在所述漏极区域上的第二掺杂层，其中，所述制造方法还包括：
在所述第一掺杂层和所述第二掺杂层之间形成至少一个第三掺杂层，其中所述第一掺杂层、所述第二掺杂层和所述第三掺杂层具有相同的导电类型，并且其中，
所述第三掺杂层位于所述沟道区域中且与栅极绝缘层接触，且所述第三掺杂层不同时与所述第一掺杂层和所述第二掺杂层接触，或者
所述第三掺杂层位于所述沟道区域上且仅与所述第一掺杂层或所述第二掺杂层接触。
在一种实施方式中，所述薄膜晶体管的制造方法进一步包括：在衬底上形成栅极电极；在所述栅极电极上形成所述栅极绝缘层；
其中，形成有源层包括：在形成所述栅极绝缘层之后在所述栅极绝缘层上形成有源层；
形成所述第三掺杂层包括：采用离子注入法，在所述沟道区域中形成位于所述沟道区域中且与所述栅极绝缘层接触的所述第三掺杂层。
在一种实施方式中，所述薄膜晶体管的制造方法进一步包括：在衬底上形成栅极电极；在所述栅极电极上形成所述栅极绝缘层；以及，在所述第一掺杂层上形成源极电极和在所述第二掺杂层上形成漏极电极；
其中，形成有源层包括：在形成所述栅极绝缘层之后，在所述栅极绝缘层上形成有源层；
形成所述第三掺杂层包括：在形成所述源极电极和所述漏极电极之后，在所述沟道区域的暴露表面上形成覆盖层；对所述覆盖层构图，以形成位于所述沟道区域上且仅与所述第一掺杂层或所述第二掺杂层接触的所述第三掺杂层。
在一种实施方式中，所述薄膜晶体管的制造方法进一步包括：在衬底上形成所述有源层和形成所述第一掺杂层和所述第二掺杂层之后，在所述沟道区域上形成所述栅极绝缘层；
其中，形成所述第三掺杂层包括：采用离子注入法，在所述沟道区域中形成位于所述沟道区域中且与所述栅极绝缘层接触的所述第三掺杂层。
在一种实施方式中，所述薄膜晶体管的制造方法进一步包括：在所述第一掺杂层上形成源极电极和在所述第二掺杂层上形成漏极电极；以及，在衬底上形成所述有源层和形成所述第一掺杂层和所述第二掺杂层之后，在所述沟道区域上形成所述栅极绝缘层；
其中，形成所述第三掺杂层包括：在形成所述源极电极和所述漏极电极之后，且在形成所述栅极绝缘层之前，在所述沟道的暴露表面上形成覆盖层；对所述覆盖层构图，以形成位于所述沟道区域上且仅与所述第一掺杂层或所述第二掺杂层接触的所述第三掺杂层。
在一个实施例中，所述有源层包括非晶硅。
在一个实施例中，所述第一掺杂层、所述第二掺杂层和所述第三掺杂层的所述导电类型为N型。
本发明的又一个目的在于提供一种阵列基板的制造方法。
本发明的第六方面提供了一种阵列基板的制造方法，包括上述的薄膜晶体管的制造方法。
本发明的又一个目的在于提供一种显示面板的制造方法。
本发明的第七方面提供了一种显示面板的制造方法，包括上述的阵列基板的制造方法。
本发明的又一个目的在于提供一种显示装置的制造方法。
本发明的第八方面提供了一种显示装置的制造方法，包括上述的显示面板的制造方法。
本发明的实施例所提供的薄膜晶体管及其制造方法、阵列基板及其制造方法、显示面板及其制造方法以及显示装置及其制造方法，在所述第一掺杂层和所述第二掺杂层之间设置至少一个第三掺杂层，其中所述第一掺杂层、所述第二掺杂层和所述第三掺杂层具有相同的导电类型，并且其中，所述第三掺杂层位于所述沟道区域中且与所述栅极绝缘层接触，且所述第三掺杂层不同时与所述第一掺杂层和所述第二掺杂层接触，或者所述第三掺杂层位于所述沟道区域上且仅与所述第一掺杂层或所述第二掺杂层接触，能够降低沟道长度，避免了影响像素开口率和功耗上升。
附图说明
为了更清楚地说明本发明的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本发明的一些实施例，而非对本发明的限制，其中：
图1(a)为根据本发明的一个实施例的晶体管的示意图；
图1(b)为根据本发明的一个实施例的晶体管的示意图；
图2(a)为根据本发明的一个实施例的晶体管的示意图；
图2(b)为根据本发明的一个实施例的晶体管的示意图；
图3(a)为根据本发明的一个实施例的制造流程的示意图；
图3(b)为根据本发明的一个实施例的制造流程的示意图；
图4(a)为根据本发明的一个实施例的制造流程的示意图；
图4(b)为根据本发明的一个实施例的制造流程的示意图。
具体实施方式
为了使本发明的实施例的目的、技术方案和优点更加清楚，下面将接合附图，对本发明的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其他实施例，也都属于本发明保护的范围。
当介绍本发明的元素及其实施例时，冠词“一”、“一个”、“该”和“所述”旨在表示存在一个或者多个要素。用语“包含”、“包括”、“含有”和“具有”旨在包括性的并且表示可以存在除所列要素之外的另外的要素。
出于下文表面描述的目的，如其在附图中被标定方向那样，术语“上”、“下”、“左”、“右”“垂直”、“水平”、“顶”、“底”及其派生词应涉及发明。术语“上覆”、“在……顶上”、“定位在……上”或者“定位在……顶上”意味着诸如第一结构的第一要素存在于诸如第二结构的第二要素上，其中，在第一要素和第二要素之间可存在诸如界面结构的中间要素。术语“接触”意味着连接诸如第一结构的第一要素和诸如第二结构的第二要素，而在两个要素的界面处可以有或者没有其它要素。
图1和图2为根据本发明的不同实施例的晶体管的示意图。如图1和图2所示，本发明的实施例的薄膜晶体管包括：栅极绝缘层1；有源层2，该有源层具有源极区域、漏极区域以及位于源极区域和漏极区域之间的沟道区域；在源极区域上的第一掺杂层3；在漏极区域上的第二掺杂层4。薄膜晶体管还包括：设置在第一掺杂层3和第二掺杂层4之间的至少一个第三掺杂层5，该第一掺杂层3、第二掺杂层4和第三掺杂层5具有相同的导电类型，并且其中，该第三掺杂层5位于沟道区域中且与栅极绝缘层接触1，且所述第三掺杂层5不同时与第一掺杂层3和第二掺杂层接触4(参见图1(a)和图2(a))；或者该第三掺杂层5位于沟道区域上且仅与第一掺杂层3或第二掺杂层4接触(参见图1(b)和图2(b))。
本领域技术人员可以明白，这里的有源层的源极区域是指有源层的与源极电极相对应的区域，有源层的漏极区域是指有源层的与漏极电极相对应的区域，有源层的沟道区域是指有源层的在其源极区域和漏极区域之间的区域。
在一种实施方式中，栅极绝缘层位于与有源层的形成有第一掺杂层和第二掺杂层的一侧相反的一侧，且位于有源层和衬底之间。即，在该情况下，薄膜晶体管的结构为底栅结构。
对于底栅结构，具体地，图1(a)示例性示出了第三掺杂层5位于沟道区域中的情况。如图1(a)所示，在衬底6上设置有栅极电极7，在栅极电极7上设置有栅极绝缘层1，在栅极绝缘层1上设置有有源层2，在有源层2上设置有第一掺杂层3和第二掺杂层4，在第一掺杂层3上设置有源极电极8，在第二掺杂层4上设置有漏极电极9，其中在第一掺杂层3和第二掺杂层4之间设置有第三掺杂层5。这里，源极和漏极的位置可以互换。对于图1(a)所示的情况，需要指出，第三掺杂层5的厚度不受特别限制。第三掺杂层5与栅极绝缘层1接触，即，第三掺杂层5的一侧到达有源层的一个表面。需要注意，第三掺杂层5相反的一侧不一定需要到达有源层2相反的另一个表面。虽然图1(a)示出了第三掺杂层5相反的一侧没有到达有源层2相反的另一个表面的情况，然而，本发明的实施例也包括第三掺杂层5相反的一侧到达有源层2相反的另一个表面的情况。当然，本发明的实施例也可以包括第三掺杂层5相反的一侧超过有源层2相反的另一个表面的情况。
还需要指出，虽然图1(a)中的第三掺杂层5未与第一掺杂层3接触，其也未与第二掺杂层4接触，然而，可以根据需要，将第三掺杂层5设置为与第一掺杂层3或者第二掺杂层4接触，只要满足第三掺杂层5不同时与第一掺杂层3和第二掺杂层4接触即可。
对于底栅结构，具体地，图1(b)示例性示出了第三掺杂层5位于沟道区域上的情况。如图1(b)所示，在衬底6上设置有栅极电极7，在栅极电极7上设置有栅极绝缘层1，在栅极绝缘层1上设置有有源层2，在有源层2上设置有第一掺杂层3和第二掺杂层4，在第一掺杂层3上设置有源极电极8，在第二掺杂层4上设置有漏极电极9，其中在第一掺杂层3和第二掺杂层4之间设置有第三掺杂层5。这里，源极和漏极的位置可以互换。图1(b)以第三掺杂层与第二掺杂层4接触为示例。如图1(b)所示，第三掺杂层5位于沟道上，且其一侧与有源层2接触。需要指出，第三掺杂层5的厚度不受特别限制。虽然在图1(b)中，第三掺杂层5的厚度与第二掺杂层4一样，然而第三掺杂层5的厚度也可以与第二掺杂层4不一样。
在另一种实施方式中，栅极绝缘层位于与有源层的形成有第一掺杂层和第二掺杂层的一侧相同的一侧，有源层位于栅极绝缘层和衬底之间。即，在该情况下，薄膜晶体管的结构为顶栅结构。
对于顶栅结构，具体地，图2(a)示例性示出了第三掺杂层5位于沟道区域中的情况。在衬底6上设置有有源层2，在有源层2上设置有第一掺杂层3、第二掺杂层4以及栅极绝缘层1，在第一掺杂层3上设置有源极电极8，在第二掺杂层4上设置有漏极电极9，在栅极绝缘层1上设置有栅极电极7，其中在第一掺杂层3和第二掺杂层4之间设置有第三掺杂层5。这里，源极和漏极的位置可以互换。需要指出，第三掺杂层5的厚度不受特别限制。第三掺杂层5与有源层2接触，即，第三掺杂层5的一侧到达有源层的一个表面。需要注意，第三掺杂层5相反的一侧不一定需要到达有源层2相反的另一个表面。虽然图2(a)示出了第三掺杂层5相反的一侧没有到达有源层2相反的另一个表面的情况，然而，本发明的实施例也包括第三掺杂层5相反的一侧到达有源层2相反的另一个表面的情况。
还需要指出，虽然图2(a)中的第三掺杂层5未与第一掺杂层3接触，其也未与第二掺杂层4接触，然而，可以根据需要，将第三掺杂层5设置为与第一掺杂层3或者第二掺杂层5接触，只要满足第三掺杂层5不同时与第一掺杂层3和第二掺杂层4接触即可。
对于顶栅结构，具体地，图2(b)示例性示出了第三掺杂层5位于沟道区域上的情况。如图2(b)所示，在衬底6上设置有有源层2，在有源层2上设置有第一掺杂层3、第二掺杂层4以及栅极绝缘层1，在栅极绝缘层1上设置有栅极电极7，在第一掺杂层3上设置有源极电极8，在第二掺杂层4上设置有漏极电极9，其中在第一掺杂层3和第二掺杂层4之间设置有第三掺杂层5。这里，源极和漏极的位置可以互换。图2(b)以第三掺杂层与第一掺杂层3接触为示例。如图1(b)所示，第三掺杂层5位于沟道上，且其一侧与有源层2接触。需要指出，第三掺杂层5的厚度不受特别限制。虽然在图2(b)中，第三掺杂层5的厚度与第二掺杂层4一样，然而第三掺杂层5的厚度也可以与第二掺杂层4不一样。
第三掺杂层5的掺杂浓度可以根据实际需要而选择。本发明在此不做限制。在一种实施方式中，第三掺杂层被重掺杂。例如，第三掺杂层的杂质浓度为每立方厘米原子数大于1018个。第一掺杂层、第二掺杂层和第三掺杂层具有相同的导电类型，例如，都为N型或者都为P型，掺入磷元素或锑元素得到N型，掺入硼元素或铟元素得到P型。进一步地，第一掺杂层、第二掺杂层和第三掺杂层为N型非晶硅材料。
图3-图4为根据本发明的实施例的制造流程的示意图。本发明的实施例的制造方法包括：形成栅极绝缘层；形成有源层，有源层具有源极区域、漏极区域以及位于源极区域和漏极区域之间的沟道区域；形成在源极区域上的第一掺杂层和在漏极区域上的第二掺杂层。该制造方法还包括在第一掺杂层和第二掺杂层之间形成至少一个第三掺杂层，其中第一掺杂层、第二掺杂层和第三掺杂层具有相同的导电类型。并且其中，第三掺杂层位于沟道区域中且与栅极绝缘层接触，且所述第三掺杂层不同时与所述第一掺杂层和所述第二掺杂层接触；或者第三掺杂层位于沟道区域上且仅与第一掺杂层或第二掺杂层接触。
在一种实施方式中，栅极绝缘层位于与有源层的形成有第一掺杂层和第二掺杂层的一侧相反的一侧，且位于有源层和衬底之间。即，在该情况下，薄膜晶体管的结构为底栅结构。
具体地，图3示例性示出对于底栅结构的示例性方法。
如图3(a)所示，在一个实施例中，当在沟道区域中形成第三掺杂层时,形成薄膜晶体管的流程包括以下步骤：
S11：在衬底上形成栅极电极。
S12：在栅极电极上形成栅极绝缘层。
S13：在栅极绝缘层上形成有源层。
S14：在有源层的源极区域上形成第一掺杂层，在有源层的漏极区域上形成第二掺杂层。
S15：在第一掺杂层上形成源极电极，在第二掺杂层上形成漏极电极。
S161：采用离子注入法，在沟道区域中形成位于沟道区域中且与栅极绝缘层接触的第三掺杂层。
需要说明，这里以在形成源极电极和漏极电极的步骤S15之后，采用离子注入法形成第三掺杂层的步骤S161为示例。然而，采用离子注入法形成第三掺杂层的步骤S161不一定要在形成源极电极和漏极电极的步骤S15之后，也可以根据实际需要而进行调整，优选地，注入的离子为磷离子或锑离子。
如图3(b)所示，在一个实施例中，当在沟道区域上形成第三掺杂层时,形成薄膜晶体管的流程包括以下步骤：
S11：在衬底上形成栅极电极。
S12：在栅极电极上形成栅极绝缘层。
S13：在栅极绝缘层上形成有源层。
S14：在有源层的源极区域上形成第一掺杂层，在有源层的漏极区域上形成第二掺杂层。
S15：在第一掺杂层上形成源极电极，在第二掺杂层上形成漏极电极。
S162：在沟道区域的暴露表面上形成覆盖层；对所述覆盖层构图，以形成位于沟道区域上且仅与第一掺杂层或第二掺杂层接触的第三掺杂层。优选地，所述覆盖层为N型非晶硅材料。
在另一种实施方式中，栅极绝缘层位于与有源层的形成有第一掺杂层和第二掺杂层的一侧相同的一侧，有源层位于栅极绝缘层和衬底之间。即，在该情况下，薄膜晶体管的结构为顶栅结构。
具体地，图4示例性示出对于顶栅结构的示例性方法。
如图4(a)所示，在一个实施例中，当在沟道区域中形成第三掺杂层时，形成薄膜晶体管的流程包括以下步骤：
S21：在衬底上形成有源层。
S22：在有源层的源极区域上形成第一掺杂层，在有源层的漏极区域上形成第二掺杂层。
S23：在第一掺杂层上形成源极电极，在第二掺杂层上形成漏极电极。
S241：采用离子注入法，在沟道区域中形成位于沟道区域中且与栅极绝缘层接触的第三掺杂层。
S25：在有源层的沟道区域上形成栅极绝缘层。
S26：在栅极绝缘层上形成栅极电极。
需要说明，这里以在形成源极电极和漏极电极的步骤S23之后，采用离子注入法形成第三掺杂层的步骤S241为示例。然而，采用离子注入法形成第三掺杂层的步骤S241不一定要在形成源极电极和漏极电极的步骤S23之后，也可以根据实际需要而进行调整。，优选地，注入的离子为磷离子或锑离子。
如图4(b)所示，在一个实施例中，当在沟道区域上形成第三掺杂层时，形成薄膜晶体管的流程包括以下步骤：
S21：在衬底上形成有源层。
S22：在有源层的源极区域上形成第一掺杂层，在有源层的漏极区域上形成第二掺杂层。
S23：在第一掺杂层上形成源极电极，在第二掺杂层上形成漏极电极。
S242：在沟道的暴露表面上形成覆盖层；对覆盖层构图，以形成位于沟道区域上且仅与第一掺杂层或第二掺杂层接触的第三掺杂层。优选地，所述覆盖层为N型非晶硅材料。
S25：在有源层的沟道区域上形成栅极绝缘层。
S26：在栅极绝缘层上形成栅极电极。
在本发明的实施例的方法中，将第一掺杂层、第二掺杂层和第三掺杂层掺杂为具有相同的导电类型，例如，都为N型(或者都为P型)。此外，第三掺杂层5的掺杂浓度可以根据实际需要而选择。本发明在此不做限制。在一种实施方式中，第三掺杂层被重掺杂。例如，第三掺杂层的杂质浓度为每立方厘米原子数大于1018个。有源层的材料可以包括非晶硅，也可以包括其它任何合适的材料。
本发明中描绘的流程图仅仅是示例性的。在不脱离本发明精神的情况下，可以存在该流程图或其中描述的步骤的很多变型。例如，所述步骤可以以不同的顺序进行，或者可以添加、删除或者修改步骤。这些变型都被认为是所要求保护的方面的一部分。
本发明的一个实施例提供了一种阵列基板，其包括前述实施例的薄膜晶体管。具体地，该阵列基板包括衬底基板，在衬底基板上设置有数据线、栅线、像素电极和前述薄膜晶体管。本发明的另一个实施例提供了一种显示面板，其包括前述实施例的阵列基板。本发明的又一个实施例提供了一种显示装置，其包括前述实施例的显示面板。
本发明的一个实施例提供了一种阵列基板的制造方法，其包括前述实施例的薄膜晶体管的制造方法。本发明的另一个实施例提供了一种显示面板的制造方法，其包括前述实施例的阵列基板的制造方法。本发明的又一个实施例提供了一种显示装置的制造方法，其包括前述实施例的显示面板的制造方法。
本发明的实施例提供了显著缩短沟道长度的方案。在有源层的源极区域和漏极区域上的第一和第二掺杂层之间设置第三掺杂层，且三个掺杂层具有相同的导电类型。第三掺杂层可以位于沟道区域中且与栅极绝缘层接触，且第三掺杂层不同时与第一掺杂层和第二掺杂层接触。第三掺杂层也可以位于沟道区域上且仅与第一掺杂层或第二掺杂层接触。通过本发明的实施例方案能够降低沟道长度，避免了影响像素开口率和功耗上升。
本发明的实施例中的显示装置可以为：手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
已经描述了某特定实施例，这些实施例仅通过举例的方式展现，而且不旨在限制本发明的范围。事实上，本文所描述的新颖实施例可以以各种其它形式来实施；此外，可在不脱离本发明的精神下，做出以本文所描述的实施例的形式的各种省略、替代和改变。所附权利要求以及它们的等价物旨在覆盖落在本发明范围和精神内的此类形式或者修改。

Claims (18)

1.一种薄膜晶体管，包括：栅极绝缘层；有源层，所述有源层具有源极区域、漏极区域以及位于所述源极区域和所述漏极区域之间的沟道区域；在所述源极区域上的第一掺杂层；在所述漏极区域上的第二掺杂层，其特征在于，所述薄膜晶体管还包括：
设置在所述第一掺杂层和所述第二掺杂层之间的至少一个第三掺杂层，其中所述第一掺杂层、所述第二掺杂层和所述第三掺杂层具有相同的导电类型，并且其中，
所述第三掺杂层位于所述沟道区域中且与所述栅极绝缘层接触，且所述第三掺杂层与所述第一掺杂层和所述第二掺杂层均不接触，或者
所述第三掺杂层位于所述沟道区域上且仅与所述第一掺杂层或所述第二掺杂层接触。
2.根据权利要求1所述的薄膜晶体管，进一步包括：设置在所述第一掺杂层上的源极电极；设置在所述第二掺杂层上的漏极电极，
并且其中，所述栅极绝缘层位于与所述有源层的形成有所述第一掺杂层和所述第二掺杂层的一侧相反的一侧，且位于所述有源层和衬底之间。
3.根据权利要求1所述的薄膜晶体管，进一步包括：设置在所述第一掺杂层上的源极电极；设置在所述第二掺杂层上的漏极电极，
并且其中，所述栅极绝缘层位于与所述有源层的形成有所述第一掺杂层和所述第二掺杂层的一侧相同的一侧，有源层位于所述栅极绝缘层和衬底之间。
4.根据权利要求1-3中任一项所述的薄膜晶体管，其中，所述有源层包括非晶硅。
5.根据权利要求1-3中任一项所述的薄膜晶体管，其中，所述第一掺杂层、所述第二掺杂层和所述第三掺杂层的所述导电类型为N型。
6.一种阵列基板，包括根据权利要求1-5中任一项所述的薄膜晶体管。
7.一种显示面板，包括根据权利要求6所述的阵列基板。
8.一种显示装置，包括根据权利要求7所述的显示面板。
9.一种薄膜晶体管的制造方法，包括：形成有源层，所述有源层具有源极区域、漏极区域以及位于所述源极区域和所述漏极区域之间的沟道区域；形成在所述源极区域上的第一掺杂层和在所述漏极区域上的第二掺杂层，其特征在于，所述制造方法还包括：
在所述第一掺杂层和所述第二掺杂层之间形成至少一个第三掺杂层，其中所述第一掺杂层、所述第二掺杂层和所述第三掺杂层具有相同的导电类型，并且其中，
所述第三掺杂层位于所述沟道区域中且与栅极绝缘层接触，且所述第三掺杂层与所述第一掺杂层和所述第二掺杂层均不接触，或者
所述第三掺杂层位于所述沟道区域上且仅与所述第一掺杂层或所述第二掺杂层接触。
10.根据权利要求9所述的制造方法，进一步包括：在衬底上形成栅极电极；在所述栅极电极上形成所述栅极绝缘层；
其中，形成有源层包括：在形成所述栅极绝缘层之后在所述栅极绝缘层上形成有源层；
形成所述第三掺杂层包括：采用离子注入法，在所述沟道区域中形成位于所述沟道区域中且与所述栅极绝缘层接触的所述第三掺杂层。
11.根据权利要求9所述的制造方法，进一步包括：在衬底上形成栅极电极；在所述栅极电极上形成所述栅极绝缘层；以及，在所述第一掺杂层上形成源极电极和在所述第二掺杂层上形成漏极电极，
其中，形成有源层包括：在形成所述栅极绝缘层之后，在所述栅极绝缘层上形成有源层；
形成所述第三掺杂层包括：在形成所述源极电极和所述漏极电极之后，在所述沟道区域的暴露表面上形成覆盖层；对所述覆盖层构图，以形成位于所述沟道区域上且仅与所述第一掺杂层或所述第二掺杂层接触的所述第三掺杂层。
12.根据权利要求9所述的制造方法，进一步包括：在衬底上形成所述有源层和形成所述第一掺杂层和所述第二掺杂层之后，在所述沟道区域上形成所述栅极绝缘层；
其中，形成所述第三掺杂层包括：采用离子注入法，在所述沟道区域中形成位于所述沟道区域中且与所述栅极绝缘层接触的所述第三掺杂层。
13.根据权利要求9所述的制造方法，进一步包括：在所述第一掺杂层上形成源极电极和在所述第二掺杂层上形成漏极电极；以及，在衬底上形成所述有源层和形成所述第一掺杂层和所述第二掺杂层之后，在所述沟道区域上形成所述栅极绝缘层；
其中，形成所述第三掺杂层包括：在形成所述源极电极和所述漏极电极之后，且在形成所述栅极绝缘层之前，在所述沟道的暴露表面上形成覆盖层；对所述覆盖层构图，以形成位于所述沟道区域上且仅与所述第一掺杂层或所述第二掺杂层接触的所述第三掺杂层。
14.根据权利要求9-13中任一项所述的制造方法，其中，所述有源层包括非晶硅。
15.根据权利要求9-13中任一项所述的制造方法，其中，所述第一掺杂层、所述第二掺杂层和所述第三掺杂层的所述导电类型为N型。
16.一种阵列基板的制造方法，包括根据权利要求9-15中任一项所述的薄膜晶体管的制造方法。
17.一种显示面板的制造方法，包括根据权利要求16所述的阵列基板的制造方法。
18.一种显示装置的制造方法，包括根据权利要求17所述的显示面板的制造方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105789326B (zh) * 2016-05-13 2019-07-12 京东方科技集团股份有限公司 薄膜晶体管、阵列基板、显示面板以及显示装置及其制造方法
CN106876479B (zh) * 2017-04-19 2020-03-06 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板及其制备方法、显示面板
CN109713043A (zh) 2017-10-25 2019-05-03 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、阵列基板、电子装置
CN114695392A (zh) * 2022-03-22 2022-07-01 广州华星光电半导体显示技术有限公司 阵列基板、阵列基板的制备方法及显示面板
CN115278487B (zh) * 2022-07-28 2024-08-27 维沃移动通信有限公司 麦克风及其制备方法、电子设备
CN117476651A (zh) * 2022-12-30 2024-01-30 Tcl华星光电技术有限公司 阵列基板、显示面板及阵列基板的制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1708856A (zh) * 2002-10-30 2005-12-14 皇家飞利浦电子股份有限公司 薄膜晶体管及其制造方法
CN104465405A (zh) * 2014-12-30 2015-03-25 京东方科技集团股份有限公司 薄膜晶体管的制作方法及阵列基板的制作方法
CN105355588A (zh) * 2015-09-30 2016-02-24 深圳市华星光电技术有限公司 Tft阵列基板的制备方法、tft阵列基板及显示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100485531B1 (ko) 2002-04-15 2005-04-27 엘지.필립스 엘시디 주식회사 다결정 실리콘 박막트랜지스터와 그 제조방법
TWI248682B (en) * 2003-09-18 2006-02-01 Au Optronics Corp Control TFT for OLDE display
JP5422945B2 (ja) * 2008-09-01 2014-02-19 セイコーエプソン株式会社 薄膜トランジスタの製造方法および電気光学装置の製造方法
US9478719B2 (en) * 2010-11-08 2016-10-25 Bridgelux, Inc. LED-based light source utilizing asymmetric conductors
WO2013027716A1 (ja) * 2011-08-22 2013-02-28 住友化学株式会社 有機薄膜トランジスタ
US9507472B2 (en) * 2013-07-10 2016-11-29 Synaptics Incorporated Hybrid capacitive baseline management
KR102180554B1 (ko) * 2013-12-04 2020-11-19 삼성디스플레이 주식회사 박막 트랜지스터 및 이의 제조 방법
CN104183603B (zh) * 2014-07-16 2017-01-25 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
KR102223678B1 (ko) * 2014-07-25 2021-03-08 삼성디스플레이 주식회사 표시장치용 백플레인 및 그 제조 방법
CN105789326B (zh) * 2016-05-13 2019-07-12 京东方科技集团股份有限公司 薄膜晶体管、阵列基板、显示面板以及显示装置及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1708856A (zh) * 2002-10-30 2005-12-14 皇家飞利浦电子股份有限公司 薄膜晶体管及其制造方法
CN104465405A (zh) * 2014-12-30 2015-03-25 京东方科技集团股份有限公司 薄膜晶体管的制作方法及阵列基板的制作方法
CN105355588A (zh) * 2015-09-30 2016-02-24 深圳市华星光电技术有限公司 Tft阵列基板的制备方法、tft阵列基板及显示装置

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