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CN105765703B - 在多个鳍状物间距结构当中的笔直、高和一致的鳍状物的蚀刻技术 - Google Patents

在多个鳍状物间距结构当中的笔直、高和一致的鳍状物的蚀刻技术 Download PDF

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Abstract

本发明的实施例描述具有高高宽比鳍状物的半导体设备和用于形成这样的设备的方法。根据实施例，半导体设备包括一个或多个嵌套鳍状物和一个或多个隔离鳍状物。根据实施例，利用硬掩模蚀刻工艺来形成包括一个或多个隔离特征和一个或多个嵌套特征的图案化的硬掩模。第一衬底蚀刻工艺通过将硬掩模的嵌套和隔离特征的图案转移到衬底中到第一深度，来形成在衬底中的隔离和嵌套鳍状物。第二衬底蚀刻工艺用于将衬底蚀刻穿至第二深度。根据本发明的实施例，第一蚀刻工艺利用包括HBr、O2和CF4的蚀刻化学剂，且第二蚀刻工艺利用包括Cl2、Ar和CH4的蚀刻化学剂。

Description

在多个鳍状物间距结构当中的笔直、高和一致的鳍状物的蚀 刻技术
发明领域
本发明的实施例总体涉及半导体设备的制造。特别是，本发明的实施例涉及用于形成基于高的高宽比鳍状物的结构的方法。
背景技术
当微处理器变得更快和更小时，集成电路(IC)变得更复杂且部件变得更密集地被组装。非平面基于鳍状物的晶体管设备的使用能够使得具有较小的设备覆盖区的增加的性能。与具有梯形或三角形形状的鳍状物比较，在形状上基本上为矩形的鳍状物提高了短沟道效应。这导致给定电压超速器的较高性能。矩形鳍状物还实现横越鳍状物高度的一致的设备性能而没有电流中的降级。
然而，当晶体管设备的高宽比继续增加时，维持在整个衬底中的鳍状物的一致的宽度和矩形横截面的挑战变得更难。具体地，当设备的临界尺寸(CD)和间距减小时，微负载效应变成明显的问题。当鳍状物的CD和间距足够小以在蚀刻工艺期间在衬底的表面处产生不同的活性离子可接近性时，微负载效应出现。这由于局部增强蚀刻或等离子体沉积而导致在结构上相关的蚀刻偏置。此外，当在基于鳍状物的结构之间的间距不一致时，微负载效应变成更明显的问题。作为示例，当使用单个蚀刻工艺形成嵌套鳍状物和隔离鳍状物时，嵌套鳍状物的宽度将不等于隔离鳍状物的宽度，因为微负载效应对于每种类型的鳍状物将是不同的。相应地，设计包括需要非一致性间隔的基于鳍状物的晶体管设备的电路变得日益困难。作为不同间距的结果，相比隔离鳍状物，嵌套鳍状物将具有不同的度量，例如泄漏电流和阈值电压，即使这两种鳍状物都被设计成同等地运行。
附图说明
图1示出根据本发明的实施例的形成基于高高宽比鳍状物的半导体设备的方法的流程图。
图2A-2D示出根据本发明的实施例的在不同的工艺之后的基于高高宽比鳍状物的半导体设备的截面视图。
图3A示出根据本发明的实施例的基于高高宽比鳍状物的半导体设备的截面视图。
图3B示出根据本发明的实施例的基于高高宽比鳍状物的半导体设备的截面视图。
图4示出根据本发明的实施例的可利用基于高高宽比鳍状物的半导体设备的计算设备的示意图。
具体实施方式
本发明的实施例阻止微负载效应引起在隔离鳍状物和嵌套鳍状物的宽度中的明显差异。本发明的实施例利用多个衬底蚀刻工艺来产生在同一衬底上形成的嵌套和隔离鳍状物结构中的具有矩形截面的一致鳍状物宽度。一致鳍状物宽度允许在嵌套和隔离鳍状物结构中的具有诸如阈值电压和泄漏电流的一致度量的多鳍状物设备的使用。此外，在隔离和嵌套鳍状物中的一致宽度允许在诸如IC设备的电路中的隔离鳍状物的使用。
本发明的实施例包括将在虚设硬掩模中形成的鳍状物形状转移到硬掩模层中的硬掩模图案化工艺。为了维持在隔离和嵌套鳍状物之间的一致鳍状物宽度同时将鳍状物的形状转移到硬掩模中，硬掩模蚀刻工艺利用具有高氢氧比的蚀刻化学剂。根据实施例，通过利用包括CH3F的蚀刻化学剂来得到增加的氢浓度。在硬掩模层被图案化之后，本发明的实施例利用穿透蚀刻，以便移除在衬底之上的蚀刻停止层的部分，其中鳍状物将被形成。
本发明的实施例还可包括多个衬底蚀刻工艺，以便提供高高宽比鳍状物的一致鳍状物宽度。第一衬底蚀刻工艺将衬底蚀刻到第一深度。本发明的实施例包括具有在80nm和90nm之间的第一深度的基于鳍状物的设备。第一蚀刻工艺的实施例利用使侧壁钝化以维持鳍状物宽度的化学剂。作为示例，第一蚀刻工艺可利用包括HBr、O2和CF4的化学剂。在实施例中，第一衬底蚀刻工艺可具有对隔离鳍状物的横向钝化速率大于对嵌套鳍状物的横向钝化速率。因此，本发明的实施例包括第一衬底蚀刻工艺，该第一衬底蚀刻工艺可导致嵌套鳍状物具有比隔离鳍状物的宽度小的宽度。相应地，本发明的实施例可利用第二蚀刻工艺来使隔离鳍状物和嵌套鳍状物的宽度相等。第二蚀刻工艺可通过利用具有对隔离鳍状物的横向蚀刻速率大于对嵌套鳍状物的横向蚀刻速率的蚀刻化学剂来使鳍状物的宽度相等。本发明的实施例对第二衬底蚀刻工艺利用包括Cl2、Ar和CH4的化学剂。在第二蚀刻工艺期间，衬底被蚀刻到第二深度。本发明的实施例可包括在120nm和160nm之间的第二深度。
根据本发明的实施例，鳍状物的高宽比大于10:1。此外，本发明的某些实施例的高高宽比鳍状物包括具有42nm以及以下的间距和15nm以及以下的CD的鳍状物。此外，实施例包括具有一个或多个嵌套鳍状物和一个或多个隔离鳍状物的基于鳍状物的设备。
图1是示出根据本发明的实施例的形成具有一致宽度的高高宽比鳍状物的方法140的流程图。结合图1来使用图2A-2D所示的基于鳍状物的设备100的截面视图，以说明根据本发明的实施例的形成一致高高宽比鳍状物的方法。
现在参考图1，根据实施例，形成高高宽比鳍状物140的方法可在块150开始。在块150，掩蔽叠层110在半导体衬底之上形成。图2A是在掩蔽叠层110已设置在衬底101的顶表面之上之后衬底101的截面视图。根据实施例，掩蔽叠层110可包括虚设硬掩模104、硬掩模层103和蚀刻停止层102，如在图2A中示出的。
根据实施例，虚设硬掩模104可包括一个或多个隔离特征105和一个或多个嵌套特征106。隔离特征105设置在衬底101的其中隔离鳍状物111I将在随后的处理期间形成的部分之上，且嵌套特征106设置在衬底101的其中嵌套鳍状物111N将在随后的处理期间形成的部分之上。根据实施例，虚设硬掩模104可由诸如氧化物的一般掩蔽材料组成。根据本发明的实施例，隔离和嵌套特征105、106的宽度WD被选择成使得它们大于嵌套鳍状物和隔离鳍状物的期望鳍状物宽度。形成具有大于鳍状物111的期望宽度的宽度WD的隔离和嵌套特征105、106允许随后的蚀刻工艺具有减小鳍状物的宽度的非零横向蚀刻速率。根据本发明的实施例，特征105、106的宽度WD小于20nm。本发明的实施例还可包括具有特征105、106的虚设硬掩模104，该特征105、106具有小于15nm的宽度WD。
根据实施例，多图案化工艺可用于形成虚设硬掩模104。当在特征之间的间距PN和PI足够小，使得光刻技术的分辨率不足以图案化虚设硬掩模时，多图案化工艺可能是合乎需要的。本发明的实施例包括双图案化工艺，其中间隔体在预先图案化的特征的侧壁上形成，如在本领域中已知的。根据实施例，间隔体可以是氧化物材料，且预先图案化的特征可以是多晶硅材料。根据实施例，可使用本领域中已知的诸如光蚀刻法的光刻工艺来形成预先图案化的特征。可通过在预先图案化的特征和硬掩模层103的被暴露表面之上设置诸如氧化物的材料层来形成间隔体。各向异性间隔体蚀刻工艺可接着用于移除在暴露的硬掩模层103的水平表面和预先图案化的特征上设置的氧化物材料，只留下设置在预先图案化的特征的侧壁上的间隔体。预先图案化的特征可选择性地被移除，从而之后只留下间隔体。可通过改变在预先图案化的材料的宽度来调节在每个间隔体之间的间距。根据实施例，剩余间隔体可用作形成虚设硬掩模104的隔离特征105和嵌套特征106。根据另外的实施例，双图案化工艺可重复一次或多次，最后剩余组的间隔体用作虚设硬掩模104的隔离和嵌套特征105、106。
根据实施例，虚设硬掩模104由抵抗蚀刻工艺的材料形成，蚀刻工艺将选择性地蚀刻穿过设置在它下面的硬掩模层103，如图2A所示。根据实施例，虚设硬掩模104可以是氧化物材料，例如氧化硅。在实施例中，硬掩模层103是抵抗选择性地蚀刻衬底101的蚀刻剂的材料。根据实施例，硬掩模层103是氮化物。特定实施例包括硬掩模层103，其是热生长的氮化物，例如Si3N4。本发明的实施例具有硬掩模层103，其具有在40nm和60nm之间的厚度。本发明的另外实施例包括使用诸如化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)的工艺来形成硬掩模层103。
如图2A所示，本发明的实施例可包括设置在蚀刻停止层102之上的硬掩模层103。蚀刻停止层可以是适当的氧化物层，例如氧化硅层。本发明的实施例可包括小于10nm厚的热生长的氧化物层。另外的实施例具有蚀刻停止层102，其为热生长的氧化硅层且大约7nm厚。本发明的实施例还可包括使用诸如CVD、PVD或ALD的工艺来形成蚀刻停止层102。
根据实施例，蚀刻停止层102设置在半导体衬底101的顶表面上，如图2A所示。根据本发明的实施例，半导体衬底101可由适合于半导体设备制造的材料组成，例如单晶硅衬底或SOI衬底。
回来参考图1，形成高高宽比鳍状物140的方法继续进行到块160。在块160，实施硬掩模蚀刻工艺，以蚀刻穿过硬掩模层103。根据本发明的实施例，硬掩模蚀刻工艺利用虚设硬掩模104作为掩模，以便将隔离和嵌套特征105、106转移到硬掩模层103中，以形成隔离硬掩模特征107和嵌套硬掩模特征108。相应地，隔离硬掩模特征107和嵌套硬掩模特征108分别与隔离和嵌套虚设硬掩模特征105和106对齐。图2B是在根据本发明的实施例使用硬掩模蚀刻工艺已将硬掩模层103图案化以便形成隔离硬掩模特征107和嵌套硬掩模特征108之后的硬掩模层103的图示。
由于在由非一致间距导致的微负载效应中的可变性，硬掩模工艺必须被控制以确保隔离特征107和嵌套特征108的横向蚀刻速率是一致的。硬掩模蚀刻工艺的横向蚀刻速率取决于侧壁的钝化和来自等离子体的活性物质可蚀刻掉硬掩模材料时的速率。跨越衬底101的可变间距导致存在活性物质更易接近的鳍状物，从而使这些鳍状物更快地蚀刻。此外，沿着鳍状物的侧壁的聚合物沉积速率也取决于间距。相应地，在没有聚合物沉积的控制下，作为不同的横向蚀刻速率的结果，隔离特征和嵌套特征的宽度可能是不一致的。
在基于氟的等离子体中，在等离子体中的氢的浓度的增加导致聚合作用的速率的增加。增加的聚合作用提高了在硬掩模蚀刻工艺期间形成的硬掩模鳍状物的侧壁的钝化。在等离子体中存在的额外的氢从等离子体中清除氟，并导致更富含碳的等离子体。在等离子体中的过多的碳能够形成使表面钝化并防止蚀刻的非挥发性分子。钝化层主要在侧壁上形成，因为钝化层的设置在水平表面上的部分通过离子轰击被移除。相应地，聚合作用的减少将增加侧壁钝化并提高蚀刻化学剂的各向异性性质。在蚀刻工艺的各向异性性质中的提高改善了在隔离硬掩模特征WHM-I和嵌套硬掩模特征WHM-N的宽度中的一致性。
然而，根据具有氮化物硬掩模层103和氧化物虚设硬掩模104的实施例，在等离子体中的氢的浓度的增加也导致在虚设硬掩模104之上的硬掩模层103的蚀刻选择性的降低。因为过多的氢的存在清除氟，氟浓度降低。在氟的较低浓度下，氮化物硬掩模103和氧化物虚设硬掩模104的蚀刻速率变得对彼此的选择性较小。相应地，氧可被添加到等离子体中以抵消这个效应。当存在等离子体的氧含量的增加时，氧清除碳原子以产生可从室抽运出的挥发性CO和CO2。因此，等离子体的氟浓度增加且额外的反应离子增加氮化物硬掩模层103的蚀刻速率，大于它们增加氧化物虚设硬掩模104的蚀刻速率。因此，为了将虚设硬掩模104的图案转移到硬掩模层103中而不引起微负载效应以导致隔离和嵌套特征的不同宽度，正确的氢氧比必须被维持在等离子体内。
在一般蚀刻条件下，例如利用CHF3作为氟源的蚀刻化学剂，微负载效应通常使嵌套硬掩模鳍状物108的宽度小于隔离硬掩模鳍状物107的宽度。相应地，在嵌套硬掩模鳍状物的侧壁上的钝化的量小于在隔离硬掩模鳍状物的侧壁上的钝化的量。可通过提供增加侧壁钝化的蚀刻化学剂来克服这个问题。因此，本发明的实施例利用包括比氧浓度更高的氢浓度的蚀刻化学剂。实施例可利用气体，例如CH3F或CH2F2，以便相对于利用CHF3作为氟源的蚀刻化学剂来增加等离子体的氢浓度。如上面解释的，氢的增加使氟从等离子体清除并允许碳浓度的增加。增加的碳浓度增加了在侧壁上的钝化的量。
然而应注意，如果氢浓度增加得太多，则将看到对特征107、108的宽度的相反效应。在这些实例中，嵌套特征108将具有比隔离特征107的横向蚀刻速率低的蚀刻速率，因为嵌套特征的钝化速率将增加。这将导致更厚的嵌套特征108和更薄的隔离特征107。因此，为了平衡蚀刻速率并产生一致的宽度WHM-I和WHM-N，通过也将氧合并到等离子体内来平衡氢含量的增加是合乎需要的。根据本发明的实施例，当在等离子体中的氢氧比(H:O)被维持在大约2.5:1和3.5:1之间时，可得到隔离特征和嵌套特征107和108的一致宽度WHM-I和WHM-N。为了达到由本发明的实施例所述的氢氧比，可使用包括Q2、Ar和CH3F的气体混合物，其中Q2的流速在大约70sccm和100sccm之间，CH3F的流速在大约150sccm和200sccm之间，且Ar的流速在大约50sccm和150sccm之间。本发明的实施例在硬掩模蚀刻工艺期间在处理室中利用在24mTorr和28mTorr之间的总压力。本发明的另外实施例可在硬掩模蚀刻工艺期间在处理室中利用大约26mTorr的总压力。
实施例还包括在处理期间在整个衬底的表面中利用不同的工艺气体流速。实施例包括相对于接近衬底边缘的流速接近衬底中心的流速是更高的工艺气体流速。根据本发明的实施例，中心气体流速与边缘气体流速之比是大约60％。作为示例而非限制性的，如果O2流速总共是100sccm，则中心O2流速可以是60sccm，且边缘O2流速可以是40sccm。
本发明的额外实施例也通过控制在硬掩模蚀刻工艺期间支持衬底的卡盘的温度来控制硬掩模特征107、108的宽度WHM-I和WHM-N。本发明的实施例包括在硬掩模蚀刻工艺期间将卡盘的温度维持在35℃和40℃之间。另外的实施例包括在硬掩模蚀刻工艺期间将卡盘的温度维持在大约37℃。
回来参考图1，形成高高宽比鳍状物140的方法继续进行到块170，其中根据本发明的实施例来执行穿透蚀刻工艺。穿透蚀刻工艺选择性地移除蚀刻停止层102的在硬掩模特征107、108之间的部分，以便暴露半导体衬底101的顶表面。根据本发明的实施例，穿透蚀刻工艺可包括包含CF4、Cl2和Ar-CH4混合物的化学剂。作为示例而非限制性的，CF4可具有大约15sccm的流速，Cl2可具有大约65sccm的流速，且Ar-CH4混合物可以是大约4％的CH4并具有大约70sccm的流速。根据实施例，在穿透蚀刻工艺期间的总压力可以是大约4.5mTorr。
在穿透蚀刻工艺已被执行之后，形成高高宽比鳍状物140的方法继续进行到块180，其中根据本发明的实施例，第一衬底蚀刻工艺被执行以在衬底101中蚀刻到第一深度D1。如图2C所示，测量从衬底101的顶表面到在每个鳍状物111之间的沟槽的底部的第一深度D1。本发明的实施例包括在70nm和100nm之间的第一深度D1。本发明的实施例还包括在80nm和90nm之间的第一深度D1。根据本发明的实施例，蚀刻工艺是高度各向异性的，且隔离鳍状物和嵌套鳍状物的宽度WI和WN基本上被保持。然而，由于在嵌套鳍状物111N中的较小间距而存在的微负载效应可产生在嵌套鳍状物111N和隔离鳍状物111I之间的鳍状物宽度WN和WI中的差异。因此，本发明的实施例利用包括HBr、O2和CF4的蚀刻化学剂来最小化这个效应。根据本发明的实施例，HBr可具有大约200sccm的流速，O2可具有大约3.3sccm的流速，且CF4可具有大约15sccm的流速。根据本发明的实施例，在第一衬底蚀刻工艺期间的总压力可以是大约3.1mTorr。O2起提高侧壁的聚合作用的钝化剂的作用。即使侧壁被O2钝化，嵌套鳍状物的侧壁也以比隔离鳍状物的侧壁更快的速率蚀刻，因为与对嵌套鳍状物111N的横向钝化速率相比，对隔离鳍状物111I的横向钝化速率更大。作为示例而非限制性的，隔离鳍状物在第一衬底蚀刻工艺之后可以大约更厚3nm。
回来参考图1，在达到第一深度D1之后，用于形成高高宽比鳍状物140的方法然后继续进行到块190，其中根据本发明的实施例实施第二衬底蚀刻工艺。根据实施例，第二衬底蚀刻工艺从衬底的顶表面蚀刻穿衬底101到第二深度D2，如图2D所示。本发明的实施例包括在130nm和170nm之间的第二深度。本发明的实施例还包括在140nm和160nm之间的第二深度。除了提供期望的深度以外，第二衬底蚀刻工艺还使嵌套鳍状物111N和嵌套鳍状物111I的宽度WN、WI相等。根据实施例，第二衬底蚀刻工艺通过利用具有比对隔离鳍状物111I的横向蚀刻速率更慢的对嵌套鳍状物111N的横向蚀刻速率的蚀刻化学剂来使宽度WN和WI相等。本发明的实施例利用包括Cl2、Ar和CH4的蚀刻化学剂。本发明的实施例利用与Ar和CH4的浓度相比提供更大的Cl2浓度的工艺气体流速，以便确保嵌套鳍状物111N的侧壁以比隔离鳍状物111I的侧壁更慢的速率蚀刻。隔离鳍状物111I是氯物质更易接近的，且因此它们具有更大的横向蚀刻速率。本发明的实施例利用对于Cl2的大约100sccm的流速和对于Ar和CH4的组合的大约28sccm的流速，以便维持Cl2与Ar/CH4的正确比。处理室的总压力可被维持在大约1mTorr和2mTorr之间。
如上面提到的，第一衬底蚀刻工艺可以比嵌套鳍状物111N的侧壁更快地钝化隔离鳍状物111I的侧壁，且第二衬底蚀刻工艺可以比嵌套鳍状物111N的侧壁更快地蚀刻隔离鳍状物111I的侧壁。相应地，如果第一深度D1被选择得太浅，则鳍状物可具有底切，因为在达到第二深度D2之前，第二衬底蚀刻工艺将在较长的时期期间蚀刻侧壁。可选地，如果第一深度D1被选择得太深，则鳍状物可具有基脚。基脚的存在可源自于在达到第二厚度D2之前没有足够的时间允许鳍状物111具有被蚀刻到正确厚度的侧壁。因此，根据各种实施例，第一深度D1被选择为在70nm和100nm之间，以便确保鳍状物111具有基本上彼此相等的宽度W1和WN。
本发明的另外实施例通过在第一和第二衬底蚀刻工艺期间控制等离子体蚀刻室的RF电源来进一步控制高高宽比鳍状物的宽度WI和WN的一致性。根据实施例，RF电源在第一和第二衬底蚀刻工艺期间脉冲化。使RF电源脉冲化允许蚀刻工艺的期望各向异性行为的提高的控制。在高高宽比鳍状物111的形成期间，反应蚀刻剂物质可在鳍状物111之间的沟槽的底部处快速耗尽。使RF电源脉冲化允许更多的反应蚀刻剂物质到达沟槽的底部并防止微开槽。当RF电源接通时，蚀刻剂物质向下被汲取到沟槽中。当RF电源断开时，来自蚀刻工艺的副产品能够从沟槽逸出。相应地，在沟槽的底表面处的反应剂物质未变得耗尽。根据本发明的实施例，RF电源以包括RF电源在7-13％的时间接通并在剩余时间期间断开的占空比且在大约100Hz和500Hz之间的频率下脉冲化。根据本发明的实施例，用于第一衬底蚀刻工艺的占空比和频率可不同于用于第二衬底蚀刻工艺的占空比和频率。
根据本发明的另一实施例，也可在实施例的第一和第二衬底蚀刻工艺期间控制支承衬底的卡盘的温度，以便提高在整个衬底的表面上的鳍状物的宽度的一致性。接近衬底的边缘的鳍状物一般经受与接近衬底的中心的鳍状物不同的蚀刻速率。相应地，可改变在整个衬底上的温度以说明这些差异。根据本发明的实施例，支承衬底的卡盘的温度被维持在相对于卡盘接近于衬底边缘的温度接近衬底中心的温度更高。根据实施例，卡盘接近衬底中心的温度可被维持在比卡盘接近衬底边缘的温度高大约20℃的温度。根据本发明的实施例，卡盘接近衬底中心可被维持在大约30℃，而卡盘接近衬底边缘可被维持在大约10℃。
在本发明的另外实施例中，通过在第一和第二衬底蚀刻工艺期间控制等离子体密度来进一步提高在整个衬底上形成的鳍状物的一致性。如在本文使用的，等离子体密度指的是在等离子体中存在的离子和基团的密度。作为示例，高密度等离子体比低密度等离子体将具有每单位面积离子和基团的更大浓度。为了说明在整个衬底的表面的蚀刻速率中的差异，等离子体密度可在衬底的不同部分之上改变。可通过改变等离子体处理室的磁场来改变等离子体密度。根据本发明的实施例，在衬底中心之上的等离子体密度可以高于在衬底边缘之上的等离子体密度。根据本发明的实施例，等离子体密度在衬底的中心之上可以更高大约5％到8％。
现在参考图3A，示出根据本发明的实施例而形成的基于高高宽比鳍状物的半导体设备100的截面视图。基于鳍状物的设备100包括在半导体衬底101上形成的多个鳍状物111。根据本发明的实施例，半导体衬底101可由适合于半导体设备制造的材料组成。在实施例中，半导体衬底101是单晶硅衬底。在实施例中，使用散装半导体衬底来形成结构。衬底101也可以是但不限于锗、硅锗或III-V化合物半导体材料。在另一实施例中，使用绝缘体上硅(SOI)衬底来形成结构。
鳍状物111是高高宽比鳍状物。根据实施例，高高宽比鳍状物可具有5:1或更大的高宽比。根据本发明的另外实施例，高宽比可以是10:1或更大。本发明的实施例可包括具有在衬底101之上延伸100nm或更多的高度H的鳍状物。本发明的另外的实施例可包括具有150nm或更大的高度H的鳍状物。本发明的另外实施例包括小于25nm的鳍状物宽度W。本发明的实施例还包括小于15nm的鳍状物宽度。
如图3A所示，本发明的实施例包括一个或多个隔离鳍状物111I和一个或多个嵌套鳍状物111N。根据本发明的实施例，嵌套鳍状物111N是具有相邻鳍状物111的鳍状物，该相邻鳍状物111被足够近地形成以对嵌套鳍状物111N的蚀刻速率(在横向和/或垂直方向上)有影响。作为示例而非限制性的，相邻鳍状物可通过在蚀刻工艺期间在衬底的表面处产生不同的活性离子可接近性或通过沿着鳍状物的侧壁改变聚合物沉积速率，来改变鳍状物的蚀刻速率。根据本发明的实施例，一组嵌套鳍状物可具有一致的间距。可选地，一组嵌套鳍状物可具有不一致的间距，只要鳍状物一起被足够近地间隔开，以影响相邻鳍状物的蚀刻速率。根据本发明的实施例，隔离鳍状物111I是不具有被足够近地形成以对隔离鳍状物111I的蚀刻速率有影响的相邻鳍状物的鳍状物。如在图3A中描绘的实施例中所示的，嵌套鳍状物形成有间距PN，且隔离鳍状物形成有间距PI。根据本发明的实施例，PI比PN大至少1.5倍。作为示例而非限制性的，PN可为大约40nm，且PI可为大约120nm。根据本发明的实施例，一组嵌套鳍状物的最外边的鳍状物，例如图3A中的鳍状物113，可被视为半嵌套的。因此，接近嵌套鳍状物111N的侧壁具有与嵌套鳍状物类似的蚀刻特性，而接近隔离鳍状物111I的侧壁具有与隔离鳍状物类似的蚀刻特性。
根据本发明的实施例，隔离鳍状物111I和嵌套鳍状物111N基本上彼此相似，除了它们距相邻鳍状物111的间隔。因此，根据本发明的实施例，隔离和嵌套鳍状物的高度H可基本上是类似的。此外，隔离鳍状物WI的宽度基本上类似于嵌套鳍状物WN的宽度。隔离鳍状物和嵌套鳍状物111I、111N的一致形状和宽度允许具有诸如阈值电压和泄漏电流的一致度量的多鳍状物设备的使用。因此，在嵌套和隔离鳍状物111N、111I中的一致宽度允许隔离鳍状物111I使用在诸如IC设备的电路中。
现在参考图3B，示出包括在隔离和嵌套鳍状物111I、111N上形成的一个或多个晶体管设备的本发明的实施例。根据本发明的实施例，晶体管设备可包括在鳍状物上形成的鳍状物-FET设备，例如三栅极设备。如图3B所示，浅沟槽隔离(STI)层130设置在衬底101之上，且在鳍状物111之间。根据本发明的实施例，STI层130可以是二氧化硅等，如在本领域中已知的。栅极介质层131可设置在鳍状物111的在STI层130之上延伸的部分之上。根据实施例，栅极金属132可设置在每个鳍状物111之上。如在图3B中所示的，本发明的实施例可包括设置在嵌套鳍状物111N之上的栅极金属132的单个块。根据本发明的实施例，在隔离鳍状物111I之上的栅极金属132与其它栅极隔离。因此，根据本发明的实施例，可独立于嵌套鳍状物来控制在隔离鳍状物111I上形成的晶体管设备。虽然未在图3B的截面视图中示出，本领域技术人员将认识到，源极/漏极(S/D)区可在栅极金属的相对侧(例如进入页面的平面内并从页面的平面出来)的鳍状物111中形成。根据实施例，鳍状物111可适当地掺杂有n型和/或p型掺杂剂，以便形成n-MOS和/或P-MOS设备。
此外，本领域技术人员将认识到，根据本发明的实施例所述的高高宽比鳍状物不限于与电气设备一起使用，并且也可在纳米结构(例如在纳米机电系统(NEMS)中使用的那些纳米结构)中被利用。
图4示出根据本发明的一个实现方式的计算设备400。计算设备400容纳板402。板402可包括多个部件，包括但不限于处理器404和至少一个通信芯片406。处理器404物理地和电气地耦合到板402。在一些实现方式中，至少一个通信芯片406也物理地和电气地耦合到板402。在另外的实现方式中，通信芯片406是处理器404的部分。
根据其应用，计算设备400可包括可以或可以不物理地和电气地耦合到板402的其它部件。这些其它部件包括但不限于易失性存储器(例如DRAM)、非易失性存储器(例如ROM)、闪存、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储设备(例如硬盘驱动器、光盘(CD)、数字通用盘(DVD)等)。
通信芯片406实现用于数据往返计算设备400的传输的无线通信。术语“无线”及其派生词可用于描述可通过使用经由非固体介质的经调制电磁辐射来通信数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关联的设备不包含任何电线，虽然在一些实施例中它们可以不包含电线。通信芯片406可实现多种无线标准或协议中的任一个，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物以及被指定为3G、4G、5G和更高代的任何其它无线协议。计算设备400可包括多个通信芯片406。例如，第一通信芯片406可专用于较短距离无线通信，例如Wi-Fi和蓝牙，而第二通信芯片406可专用于较长距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备400的处理器404包括封装在处理器404内的集成电路管芯。在本发明的一些实现方式中，处理器的集成电路管芯包括一个或多个设备，例如在根据本发明的实现方式形成的高高宽比鳍状物上形成的MOS-FET晶体管。术语“处理器”可以指处理例如来自寄存器和/或存储器的电子数据以将该电子数据转换成可存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的部分。
通信芯片406还可包括封装在通信芯片406内的集成电路管芯。根据本发明的另一实现方式，通信芯片的集成电路管芯包括一个或多个设备，例如在根据本发明的实现方式形成的高高宽比鳍状物上形成的MOS-FET晶体管。
在另外的实现方式中，容纳在计算设备400内的另一部件可包含集成电路管芯，其包括一个或多个设备，例如在根据本发明的实现方式形成的高高宽比鳍状物上形成的MOS-FET晶体管。
在各种实现方式中，计算设备400可以是膝上型计算机、上网本计算机、笔记本计算机、超级本计算机、智能电话、平板计算机、个人数字助理(PDA)、超移动PC、移动电话、桌上型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频记录器。在另外的实现方式中，计算设备400可以是处理数据的任何其它电子设备。
本发明的实施例包括用于形成高高宽比鳍状物的方法，其包括：使用硬掩模蚀刻工艺形成图案化的硬掩模，其中图案化的硬掩模包括一个或多个隔离特征和一个或多个嵌套特征；使用第一衬底蚀刻工艺将设置在图案化的硬掩模之下的衬底蚀刻穿到第一深度，其中第一衬底蚀刻工艺将图案化的硬掩模的隔离特征和嵌套特征转移到衬底中以形成一个或多个隔离鳍状物和一个或多个嵌套鳍状物；以及使用不同于第一衬底蚀刻工艺的第二衬底蚀刻工艺将衬底蚀刻穿到第二深度。本发明的另外实施例包括一种方法，其中在第一衬底蚀刻工艺中利用的第一衬底蚀刻化学剂对隔离鳍状物提供的横向钝化速率大于对嵌套鳍状物提供的横向钝化速率，以及其中在第二衬底蚀刻工艺中利用的第二衬底蚀刻化学剂对隔离鳍状物提供的横向蚀刻速率大于对嵌套鳍状物提供的横向蚀刻速率。本发明的另外实施例包括一种方法，其中第一蚀刻化学剂包括HBr、O2和CF4。本发明的另外实施例包括一种方法，其中第二蚀刻化学剂包括Cl2、Ar和CH4。本发明的另外实施例包括一种方法，其中硬掩模蚀刻工艺进一步利用包括氢浓度大于氧浓度的化学剂。本发明的另外实施例包括一种方法，其中用于硬掩模蚀刻工艺的化学剂包括在大约2.5:1和3.5:1之间的氢氧比。本发明的额外实施例包括一种方法，其中硬掩模蚀刻工艺利用包括CH3F的化学剂。本发明的另外实施例包括一种方法，其还包括改变在硬掩模蚀刻工艺中使用的跨越硬掩模层的表面的气体的流速，其中相对于在硬掩模蚀刻工艺中使用的接近硬掩模层的中心的气体的流速，在硬掩模蚀刻工艺中使用的接近硬掩模层的边缘的气体的流速更低。本发明的另外实施例包括一种方法，其中硬掩模蚀刻工艺还包括将在处理室内的总压力维持在24mTorr和28mTorr之间。本发明的另外实施例包括一种方法，其中第一深度在70nm和100nm之间。本发明的另外实施例包括一种方法，其中第二深度在130nm和170nm之间。本发明的额外实施例包括一种方法，其中硬掩模蚀刻工艺还包括在硬掩模蚀刻工艺期间将支承半导体衬底的卡盘维持在35℃和40℃之间的温度。本发明的另外实施例包括一种方法，其中第一和第二衬底蚀刻工艺还包括在整个衬底将支承半导体衬底的卡盘维持在可变温度下，其中卡盘接近半导体衬底的中心的温度高于卡盘接近半导体衬底的边缘的温度。本发明的另外实施例包括一种方法，其中卡盘接近半导体衬底的中心的温度被维持在30℃，且卡盘接近半导体衬底的边缘的温度被维持在10℃。本发明的另外实施例包括一种方法，其中第一和第二衬底蚀刻工艺还包括使RF电源脉冲化。本发明的另外实施例包括一种方法，其中使RF电源脉冲化包括以在10％的时间期间接通和在90％的时间期间断开的占空比使RF电源脉冲化。本发明的额外实施例包括一种方法，其中第一和第二衬底蚀刻工艺还包括控制在整个衬底的表面上的等离子体密度，使得接近半导体衬底的边缘的等离子体密度低于接近半导体衬底的中心的等离子体密度。本发明的另外实施例包括一种方法，其中形成图案化的硬掩模包括多个图案化工艺。
本发明的实施例包括用于形成高高宽比鳍状物的方法，其包括：在硬掩模层之上形成虚设硬掩模，其中虚设硬掩模界定具有一个或多个隔离特征和一个或多个嵌套特征的多个特征，其中硬掩模层设置在蚀刻停止层之上，以及其中蚀刻停止层设置在半导体衬底之上；执行硬掩模蚀刻工艺以蚀刻穿硬掩模层，其中在虚设硬掩模中的嵌套特征和隔离特征被转移到硬掩模层中；执行穿透蚀刻工艺以蚀刻穿蚀刻停止层；使用第一衬底蚀刻工艺将衬底蚀刻穿到第一深度；以及使用不同于第一衬底蚀刻工艺的第二衬底蚀刻工艺将衬底蚀刻穿到第二深度。本发明的另外实施例包括一种方法，其中第一衬底蚀刻工艺利用包括HBr、O2和CF4的化学剂，以及其中第二衬底蚀刻工艺利用包括Cl2、Ar和CH4的化学剂。本发明的另外实施例包括一种方法，其中在第一衬底蚀刻工艺中利用的第一衬底蚀刻化学剂对隔离鳍状物提供的横向钝化速率大于对嵌套鳍状物提供的横向钝化速率，以及其中在第二衬底蚀刻工艺中利用的第二衬底蚀刻化学剂对隔离鳍状物提供的横向蚀刻速率大于对嵌套鳍状物提供的横向蚀刻速率。
本发明的实施例包括一种半导体设备，其包括具有第一宽度的一个或多个嵌套高高宽比特征和具有第二宽度的一个或多个隔离高高宽比特征，其中第二宽度等于第一宽度。本发明的另外实施例包括半导体设备，其中隔离鳍状物和嵌套鳍状物的高宽比大于10:1。本发明的另外实施例包括半导体设备，其中嵌套鳍状物具有42nm或更小的间距。本发明的另外实施例包括半导体设备，其中第一宽度和第二宽度小于15nm。
在整个这个公开中，对“一个实施例”或“实施例”的引用意指结合该实施例所述的特定特征、结构、功能或特性被包括在本发明的至少一个实施例中。短语“在一个实施例中”或“在实施例中”在整个这个公开中的不同地方的出现不一定都指同一实施例。此外，特定特征、结构、功能或特性可在一个或多个实施例中以任何适当的方式组合。
在前述具体实施方式中，为了简单化本公开的目的，各种特征在单个实施例中被分组在一起。本公开的这个方法不应被解释为反映下面的意图：本发明的所要求的实施例需要比在每个权利要求中明确列举的特征更多的特征。更确切地，如所附权利要求所反映的，创造性主体在于少于单个所公开的实施例的所有特征。因此，所附权利要求在此被并入具体实施方式中，每个权利要求独立地作为单独的实施例。
本领域技术人员将容易理解，在不偏离如在所附权利要求中表达的本发明的原理和范围的情况下，可做出被描述和示出以便解释本发明的性质的部件和方法步骤的细节、材料和布置中的各种其它变化。

Claims (5)

1.一种半导体设备，包括：
硅衬底；
设置在所述硅衬底上的隔离层；
具有第一宽度的一个或多个嵌套硅鳍状物，其从所述硅衬底延伸穿过所述隔离层；以及
具有第二宽度的一个或多个隔离硅鳍状物，其从所述硅衬底延伸穿过所述隔离层，其中所述第二宽度等于所述第一宽度。
2.如权利要求1所述的半导体设备，其中所述隔离硅鳍状物和嵌套硅鳍状物的高宽比大于10:1。
3.如权利要求1所述的半导体设备，其中所述嵌套硅鳍状物具有42nm或更小的间距。
4.如权利要求1所述的半导体设备，其中所述第一宽度和第二宽度小于15nm。
5.一种半导体结构，包括：
单晶硅衬底；
设置在所述单晶硅衬底上的隔离层；
分组的嵌套硅鳍状物，其从所述单晶硅衬底延伸穿过所述隔离层，所述分组的嵌套硅鳍状物包括：
第一硅鳍状物，其具有顶部和横向相对的侧壁，并具有形状、宽度、高度、和高度对宽度的高宽比，其中所述宽度小于15纳米，所述高度大于100纳米，并且其中所述高度对宽度的高宽比大于10：1；
第二硅鳍状物，其具有顶部和横向相对的侧壁，并具有所述形状、所述宽度、所述高度、和所述高度对宽度的高宽比；
第三硅鳍状物，其具有顶部和横向相对的侧壁，并具有所述形状、所述宽度、所述高度、和所述高度对宽度的高宽比；以及
第四硅鳍状物，其具有顶部和横向相对的侧壁，并具有所述形状、所述宽度、所述高度、和所述高度对宽度的高宽比，其中，所述第四硅鳍状物以第一间隔直接横向相邻于所述第三硅鳍状物，其中，所述第三硅鳍状物以所述第一间隔直接横向相邻于所述第二硅鳍状物，并且其中，所述第二硅鳍状物以所述第一间隔直接横向相邻于所述第一硅鳍状物；以及
隔离硅鳍状物，其从所述单晶硅衬底延伸穿过所述隔离层，所述隔离硅鳍状物具有所述形状、所述宽度、所述高度、和所述高度对宽度的高宽比，并且所述隔离硅鳍状物以第二间隔直接横向相邻于所述第一硅鳍状物，所述第二间隔比所述第一间隔大1.5倍，其中，所述分组的嵌套硅鳍状物的宽度等于所述隔离硅鳍状物的宽度。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8916477B2 (en) * 2012-07-02 2014-12-23 Novellus Systems, Inc. Polysilicon etch with high selectivity
US10283615B2 (en) 2012-07-02 2019-05-07 Novellus Systems, Inc. Ultrahigh selective polysilicon etch with high throughput
WO2015099691A1 (en) 2013-12-23 2015-07-02 Intel Corporation Advanced etching techniques for straight, tall and uniform fins across multiple fin pitch structures
US9397006B1 (en) 2015-12-04 2016-07-19 International Business Machines Corporation Co-integration of different fin pitches for logic and analog devices
US9466534B1 (en) * 2015-12-09 2016-10-11 International Business Machines Corporation Cointegration of directed self assembly and sidewall image transfer patterning for sublithographic patterning with improved design flexibility
US10163642B2 (en) 2016-06-30 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, method and tool of manufacture
KR102524806B1 (ko) * 2016-08-11 2023-04-25 삼성전자주식회사 콘택 구조체를 포함하는 반도체 소자
US10749308B2 (en) * 2016-10-17 2020-08-18 Waymo Llc Thermal rotary link
US10032661B2 (en) * 2016-11-18 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, method, and tool of manufacture
CN109599336B (zh) * 2017-09-30 2021-05-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
EP4220719A3 (en) * 2017-11-30 2023-08-16 INTEL Corporation Fin patterning for advanced integrated circuit structure fabrication
CN109994471B (zh) 2017-12-29 2020-12-22 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
DE102019130911A1 (de) * 2018-11-30 2020-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleitervorrichtung und herstellungsverfahren
US11177177B2 (en) 2018-11-30 2021-11-16 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method of manufacture
KR102447235B1 (ko) 2019-06-21 2022-09-27 주식회사 히타치하이테크 플라스마 처리 방법
US11264281B2 (en) 2020-07-09 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with reduced loading effect

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100255612A1 (en) * 2009-04-01 2010-10-07 Hitachi High-Technologies Corporation Dry etching method

Family Cites Families (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5614060A (en) * 1995-03-23 1997-03-25 Applied Materials, Inc. Process and apparatus for etching metal in integrated circuit structure with high selectivity to photoresist and good metal etch residue removal
US6406999B1 (en) * 1999-09-16 2002-06-18 Agere Systems Guardian Corp. Semiconductor device having reduced line width variations between tightly spaced and isolated features
JP2001203263A (ja) * 2000-01-20 2001-07-27 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
US6551941B2 (en) * 2001-02-22 2003-04-22 Applied Materials, Inc. Method of forming a notched silicon-containing gate structure
US6387798B1 (en) * 2001-06-25 2002-05-14 Institute Of Microelectronics Method of etching trenches for metallization of integrated circuit devices with a narrower width than the design mask profile
US6909147B2 (en) * 2003-05-05 2005-06-21 International Business Machines Corporation Multi-height FinFETS
US6955961B1 (en) * 2004-05-27 2005-10-18 Macronix International Co., Ltd. Method for defining a minimum pitch in an integrated circuit beyond photolithographic resolution
JPWO2006006438A1 (ja) * 2004-07-12 2008-04-24 日本電気株式会社 半導体装置及びその製造方法
US7253118B2 (en) * 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7390746B2 (en) * 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7387743B2 (en) * 2005-03-30 2008-06-17 Tokyo Electron Limited Etching method and apparatus, computer program and computer readable storage medium
JP4648096B2 (ja) * 2005-06-03 2011-03-09 株式会社東芝 半導体装置の製造方法
KR100675290B1 (ko) * 2005-11-24 2007-01-29 삼성전자주식회사 다중채널 전계효과트랜지스터 및 핀 전계효과트랜지스터를갖는 반도체소자의 제조방법 및 관련된 소자
JP2007258485A (ja) * 2006-03-23 2007-10-04 Toshiba Corp 半導体装置及びその製造方法
US7573108B2 (en) * 2006-05-12 2009-08-11 Micron Technology, Inc Non-planar transistor and techniques for fabricating the same
JP2008172082A (ja) * 2007-01-12 2008-07-24 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP5547495B2 (ja) * 2007-02-21 2014-07-16 アプライド マテリアルズ インコーポレイテッド 半導体構造をエッチングするための、パルス化反応ガスを補充するパルス化プラズマシステム
WO2008103454A2 (en) * 2007-02-21 2008-08-28 Applied Materials, Inc. Pulsed plasma system for etching semiconductor structures
US7737042B2 (en) * 2007-02-22 2010-06-15 Applied Materials, Inc. Pulsed-plasma system for etching semiconductor structures
JP4461154B2 (ja) * 2007-05-15 2010-05-12 株式会社東芝 半導体装置
US7737501B2 (en) * 2007-07-11 2010-06-15 International Business Machines Corporation FinFET SRAM with asymmetric gate and method of manufacture thereof
JP5602340B2 (ja) * 2007-10-30 2014-10-08 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
US9368410B2 (en) * 2008-02-19 2016-06-14 Globalfoundries Inc. Semiconductor devices having tensile and/or compressive stress and methods of manufacturing
JP2009252830A (ja) * 2008-04-02 2009-10-29 Toshiba Corp 半導体装置の製造方法
US7894927B2 (en) * 2008-08-06 2011-02-22 Tokyo Electron Limited Using Multi-Layer/Multi-Input/Multi-Output (MLMIMO) models for metal-gate structures
US8809196B2 (en) * 2009-01-14 2014-08-19 Tokyo Electron Limited Method of etching a thin film using pressure modulation
US9159808B2 (en) 2009-01-26 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Selective etch-back process for semiconductor devices
US9330934B2 (en) * 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
US7972926B2 (en) * 2009-07-02 2011-07-05 Micron Technology, Inc. Methods of forming memory cells; and methods of forming vertical structures
US8901004B2 (en) 2009-07-27 2014-12-02 Lam Research Corporation Plasma etch method to reduce micro-loading
US9484462B2 (en) * 2009-09-24 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of fin field effect transistor
US8188546B2 (en) * 2009-08-18 2012-05-29 International Business Machines Corporation Multi-gate non-planar field effect transistor structure and method of forming the structure using a dopant implant process to tune device drive current
US9257325B2 (en) * 2009-09-18 2016-02-09 GlobalFoundries, Inc. Semiconductor structures and methods for forming isolation between Fin structures of FinFET devices
US8110466B2 (en) * 2009-10-27 2012-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Cross OD FinFET patterning
US8813014B2 (en) * 2009-12-30 2014-08-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for making the same using semiconductor fin density design rules
US20110260282A1 (en) * 2010-04-23 2011-10-27 Toshiba America Electronic Components, Inc. Semiconductor device and manufacturing methods
US8354319B2 (en) * 2010-10-15 2013-01-15 International Business Machines Corporation Integrated planar and multiple gate FETs
US8513131B2 (en) 2011-03-17 2013-08-20 International Business Machines Corporation Fin field effect transistor with variable channel thickness for threshold voltage tuning
US8595661B2 (en) * 2011-07-29 2013-11-26 Synopsys, Inc. N-channel and p-channel finFET cell architecture
CN104025293B (zh) * 2011-10-18 2018-06-08 英特尔公司 利用非平面拓扑的反熔丝元件
US8629040B2 (en) 2011-11-16 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for epitaxially growing active regions between STI regions
KR101964262B1 (ko) * 2011-11-25 2019-04-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8987831B2 (en) * 2012-01-12 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells and arrays
KR20130096953A (ko) * 2012-02-23 2013-09-02 삼성전자주식회사 반도체 장치의 제조 방법
US8748989B2 (en) * 2012-02-28 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistors
US8782571B2 (en) * 2012-03-08 2014-07-15 Globalfoundries Inc. Multiple patterning process for forming trenches or holes using stitched assist features
KR101823105B1 (ko) * 2012-03-19 2018-01-30 삼성전자주식회사 전계 효과 트랜지스터의 형성 방법
US9633905B2 (en) * 2012-04-20 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor fin structures and methods for forming the same
KR101908980B1 (ko) * 2012-04-23 2018-10-17 삼성전자주식회사 전계 효과 트랜지스터
US8603893B1 (en) * 2012-05-17 2013-12-10 GlobalFoundries, Inc. Methods for fabricating FinFET integrated circuits on bulk semiconductor substrates
US8697515B2 (en) * 2012-06-06 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8610241B1 (en) 2012-06-12 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Homo-junction diode structures using fin field effect transistor processing
US8921034B2 (en) * 2012-09-28 2014-12-30 Micron Technology, Inc. Patterned bases, and patterning methods
US8501607B1 (en) * 2012-11-07 2013-08-06 Globalfoundries Inc. FinFET alignment structures using a double trench flow
CN103839781B (zh) * 2012-11-21 2016-05-25 中芯国际集成电路制造(上海)有限公司 半导体精细图案的形成方法
US8900937B2 (en) * 2013-03-11 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device structure and methods of making same
US20140273538A1 (en) * 2013-03-15 2014-09-18 Tokyo Electron Limited Non-ambipolar electric pressure plasma uniformity control
US20140315371A1 (en) * 2013-04-17 2014-10-23 International Business Machines Corporation Methods of forming isolation regions for bulk finfet semiconductor devices
US9035425B2 (en) * 2013-05-02 2015-05-19 United Microelectronics Corp. Semiconductor integrated circuit
US9093533B2 (en) * 2013-07-24 2015-07-28 International Business Machines Corporation FinFET structures having silicon germanium and silicon channels
US9200455B2 (en) * 2013-07-25 2015-12-01 Innovations & Ideas, Llc Moisture isolating reveal system
US9240412B2 (en) * 2013-09-27 2016-01-19 Asm Ip Holding B.V. Semiconductor structure and device and methods of forming same using selective epitaxial process
US9093275B2 (en) * 2013-10-22 2015-07-28 International Business Machines Corporation Multi-height multi-composition semiconductor fins
US8975129B1 (en) * 2013-11-13 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
WO2015099691A1 (en) 2013-12-23 2015-07-02 Intel Corporation Advanced etching techniques for straight, tall and uniform fins across multiple fin pitch structures
US10700170B2 (en) * 2014-04-29 2020-06-30 Globalfoundries Inc. Multiple fin finFET with low-resistance gate structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100255612A1 (en) * 2009-04-01 2010-10-07 Hitachi High-Technologies Corporation Dry etching method

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