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CN105470265B - 像素单元以及像素阵列 - Google Patents

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CN105470265B
CN105470265B CN201511018707.6A CN201511018707A CN105470265B CN 105470265 B CN105470265 B CN 105470265B CN 201511018707 A CN201511018707 A CN 201511018707A CN 105470265 B CN105470265 B CN 105470265B
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Abstract

本发明提供一种像素单元以及像素阵列，该像素单元包括扫描线、多条数据线、第一像素结构与第二像素结构、第一共用电极线与第二共用电极线以及共用连接部。第一像素结构包括第一开关元件、第一主像素电极、第一子像素电极以及第一主动元件。第二像素结构包括第二开关元件、第二主像素电极、第二子像素电极以及第二主动元件。第一主像素电极与子像素电极以及第一主动元件与第一开关元件电连接。第二主像素电极与子像素电极以及第二主动元件与第二开关元件电连接。第一共用电极线与第二共用电极线于扫描线通过之处彼此分离。共用连接部电连接第一共用电极线与第二共用电极线。

Description

像素单元以及像素阵列
技术领域
本发明是有关于一种像素单元以及像素阵列，且特别是有关于一种具有共用连接部的像素单元以及像素阵列。
背景技术
随着科技的进步，显示器的技术也不断地发展。轻、薄、短、小的平面显示器(FlatPanel Display,FPD)逐渐取代传统厚重的阴极映像管显示器(Cathode Ray Tube,CRT)。在现行的显示器产品当中，为了增加画面清晰度，会在像素单元中设计连接到共用准位的晶体管以及共用电极线，以产生分压效果。
发明内容
本发明提供一种像素单元以及像素阵列，其能有效增加开口率，并防止透明电极材料短路或是断线的问题，以提高显示器的良率以及品质。
本发明提供一种像素单元，其包括扫描线、第一数据线、第二数据线、第一像素结构、第二像素结构、第一共用电极线、第二共用电极线以及共用连接部。第一像素结构包括第一开关元件、第一主像素电极、第一子像素电极以及第一主动元件。第二像素结构包括第二开关元件、第二主像素电极、第二子像素电极以及第二主动元件。第一主像素电极以及第一子像素电极分别配置于扫描线的两侧且与第一开关元件电连接。第一主动元件与第一开关元件电连接。第二像素结构包括第二开关元件、第二主像素电极、第二子像素电极以及第二主动元件。第二主像素电极以及第二子像素电极分别配置于扫描线的两侧且与第二开关元件电连接。第二主动元件与第二开关元件电连接。第一共用电极线配置于第一主像素电极以及第二主像素电极之间。第二共用电极线配置于第一子像素电极以及第二子像素电极之间，且第一共用电极线与第二共用电极线于扫描线通过之处彼此分离。共用连接部电连接第一共用电极线与第二共用电极线。
本发明提供一种像素阵列，其包括多个上述像素单元，且像素单元重复排列成一阵列。像素单元的第一像素结构以及第二像素结构在第一方向上交错排列，以定义出多个行，且第一像素结构以及第二像素结构在第二方向上交错排列，以定义出多个列。其中，第一方向不同于第二方向。
基于上述，本发明的像素结构以及像素阵列利用跨线衔接的方式增加开口率。另一方面，由于本发明的像素结构以及像素阵列的设计能够使得桥接电极与像素电极具有较大的距离，因此能够避免桥接电极与像素电极之间的短路问题的发生。除此之外，通过本发明的像素结构以及像素阵列的设计，亦能避免桥接电极断线，以提高显示器的良率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1是本发明一实施例的像素阵列的上视示意图；
图2是图1的像素阵列中的像素单元的上视示意图；
图3是根据图2的剖线A-A’的剖面示意图；
图4是根据图2的剖线B-B’的剖面示意图；
图5是本发明另一实施例的像素阵列中的像素单元的上视示意图；
图6是根据图5的剖线A-A’的剖面示意图；
图7是根据图5的剖线B-B’的剖面示意图。
附图标记
U、U’：像素单元
P1：第一像素结构
P2：第二像素结构
DL1：第一数据线
DL2：第二数据线
SL：扫描线
A1：第一开关元件
A2：第二开关元件
TFT1：第一薄膜晶体管
TFT2：第二薄膜晶体管
TFT3：第三薄膜晶体管
TFT4：第四薄膜晶体管
G1、G2、G3、G4：栅极
S1、S2、S3、S4：源极
D1、D2、D3、D4：漏极
CH1、CH2、CH3、CH4：通道层
GT1：第一栅极
GT2：第二栅极
ST1：第一源极
ST2：第二源极
DT1：第一漏极
DT2：第二漏极
CHT1：第一通道层
CHT2：第二通道层
PEM1：第一主像素电极
PEM2：第二主像素电极
PES1：第一子像素电极
PES2：第二子像素电极
CL1：第一共用电极线
CL2：第二共用电极线
CN：共用连接部
C1：第一接触窗
C2：第二接触窗
C3：第三接触窗
C4：第四接触窗
C5：第五接触窗
C6：第六接触窗
C7：第七接触窗
CG1：第一栅绝缘层接触窗
CG2：第二栅绝缘层接触窗
B1～Bn：列
R1～Rm：行
MD：第一方向
TD：第二方向
GI：栅绝缘层
100：基板
200：绝缘层
具体实施方式
图1是本发明一实施例的像素阵列PA的上视示意图。请参照图1，像素阵列PA包括多个重复排列的像素单元U。像素单元U包括扫描线SL、第一数据线DL1、第二数据线DL2、第一像素结构P1、第二像素结构P2、第一共用电极线CL1、第二共用电极线CL2以及共用连接部CN。
在本实施例中，第一像素结构P1以及第二像素结构P2在第一方向TD上交错排列，以定义出多个列B1～Bn。另一方面，第一像素结构P1以及第二像素结构P2在与第一方向TD不同的第二方向MD上交错排列，以定义出多个行R1～Rm。具体来说，在第M行上，第一像素结构P1会位于第N列，且第二像素结构P2会位于第N+1列。另一方面，在第M+1行上，第一像素结构P1会位于第N+1列，且第二像素结构P2会位于第N列。举例来说，若N＝1且M＝2，则在第2行上，第一像素结构P1会位于第1列而第二像素结构P2会位于第2列。另一方面，在第3行上，第一像素结构P1会位于第2列而第二像素结构P2会位于第1列。换言之，在本实施例中，第一像素结构P1为棋盘格状排列，且第二像素结构P2亦为棋盘格状排列，如图1所示。另一方面，在第M行上，共用连接部CN位于第N列以及第N+1列之间，且在第M+1行上，共用连接部CN位于第N+1列以及第N+2列之间。举例来说，在第2行上，共用连接部CN位于第1列以及第2列之间，且在第3行上，共用连接部CN会位于第2列以及第3列之间。
图2是图1的像素阵列PA中的像素单元U的上视示意图。请参照图2，如前述，像素单元U包括扫描线SL、第一数据线DL1、第二数据线DL2、第一像素结构P1、第二像素结构P2、第一共用电极线CL1、第二共用电极线CL2以及共用连接部CN。第一像素结构P1包括第一开关元件A1、第一主像素电极PEM1、第一子像素电极PES1以及第一主动元件T1。另一方面，第二像素结构P2包括第二开关元件A2、第二主像素电极PEM2、第二子像素电极PES2以及第二主动元件T2。
图3是根据图2的剖线A-A’的剖面示意图。图4是根据图2的剖线B-B’的剖面示意图。请同时参照图2至图4，以下将详细说明像素单元U的形成方式。首先，在基板100上形成第一金属材料层(未绘示)并图案化第一金属材料层以形成扫描线SL、多个栅极G1～G4、第一栅极GT1、第二栅极GT2、第一共用电极线CL1以及第二共用电极线CL2。换言之，扫描线SL、栅极G1～G4、第一栅极GT1、第二栅极GT2、第一共用电极线CL1以及第二共用电极线CL2属于同一膜层。基板100的材质可为玻璃、石英、有机聚合物或是金属等等。另一方面，第一金属材料层一般是使用金属材料。然，本发明不限于此，根据其他实施例，也可以使用其他导电材料，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导材料的堆叠层。值得注意的是，第一共用电极线CL1以及第二共用电极线CL2在扫描线SL通过之处彼此分离，以形成不同的共用电极线。另一方面，第一共用电极线CL1以及第二共用电极线CL2电连接至一共用电压(Vcom)。
接着，在扫描线SL、栅极G1～G4、第一栅极GT1、第二栅极GT2、第一共用电极线CL1以及第二共用电极线CL2上形成栅绝缘层GI。栅绝缘层GI的材料包含无机材料(例如：氧化硅、氮化硅、氮氧化硅、其它合适的材料、或上述至少两种材料的堆叠层)、有机材料、或其它合适的材料、或上述的组合。在此之后，在栅绝缘层GI上形成通道层CH1～CH4、第一通道层CHT1以及第二通道层CHT2。通道层CH1～CH4、第一通道层CHT1以及第二通道层CHT2的材质可选择为非晶硅、多晶硅或是氧化物半导体材料，但本发明不限于此。
之后，在栅绝缘层GI、通道层CH1～CH4、第一通道层CHT1以及第二通道层CHT2上形成第二金属材料层(未绘示)并图案化第二金属材料层以形成第一数据线DL1、第二数据线DL2、多个源极S1～S4、多个漏极D1～D4、第一源极ST1、第二源极ST2、第一漏极DT1以及第二漏极DT2。在本实施例中，第一数据线DL1、第二数据线DL2、源极S1～S4、漏极D1～D4、第一源极ST1、第二源极ST2、第一漏极DT1以及第二漏极DT2属于同一膜层。扫描线SL与第一数据线DL1以及第二数据线DL2彼此交错(interlaced)设置。换言之，扫描线SL的延伸方向与第一数据线DL1以及第二数据线DL2的延伸方向不平行，较佳的是，扫描线SL的延伸方向与第一数据线DL1以及第二数据线DL2的延伸方向垂直。第二金属材料层的材料可以与第一金属材料层的材料相同也可以不同。换言之，第一数据线DL1以及第二数据线DL2的材料可以与扫描线SL相同也可以不同。详细来说，第一数据线DL1与第二数据线DL2一般是使用金属材料。然，本发明不限于此，根据其他实施例，第一数据线DL1与第二数据线DL2也可以使用其他导电材料。例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、金属材料与其它导材料的堆叠层或其它合适的材料。
栅极G1～G4、源极S1～S4、漏极D1～D4以及通道层CH1～CH4分别构成一第一薄膜晶体管至第四薄膜晶体管TFT1～TFT4。详细来说，在本实施例中，栅极G1、源极S1、漏极D1以及通道层CH1构成第一薄膜晶体管TFT1，栅极G2、源极S2、漏极D2以及通道层CH2构成第二薄膜晶体管TFT2，栅极G3、源极S3、漏极D3以及通道层CH3构成第三薄膜晶体管TFT3，栅极G4、源极S4、漏极D4以及通道层CH4构成第四薄膜晶体管TFT4。除此之外，第一薄膜晶体管TFT1以及第二薄膜晶体管TFT2构成第一开关元件A1且第三薄膜晶体管TFT3以及第四薄膜晶体管TFT4构成第二开关元件A2。另一方面，第一栅极GT1、第一源极ST1、第一源极DT1以及第一通道层CHT1构成第一主动元件T1，且第二栅极GT2、第二源极ST2、第二源极DT2以及第二通道层CHT2构成第二主动元件T2。
另一方面，栅绝缘层GI更包括第一栅绝缘层接触窗CG1以及第二栅绝缘层接触窗CG2，以使得第一主动元件T1的第一源极DT1以及第二主动元件T2的第二源极DT2分别与第一共用电极线CL1电连接，如图3所示。具体来说，在本实施例中，第一主动元件T1的第一源极DT1通过第一栅绝缘层接触窗CG1与第一共用电极线CL1电连接，且第二主动元件T2的第二源极DT2通过第二栅绝缘层接触窗CG2与第一共用电极线CL1电连接。
请参照图2，第一薄膜晶体管TFT1的栅极G1与扫描线SL电连接且第一薄膜晶体管TFT1的源极S1与第一数据线DL1电连接。另一方面，第二薄膜晶体管TFT2的栅极G2与扫描线SL电连接且第二薄膜晶体管TFT2的源极S2与第一薄膜晶体管TFT1的源极S1电连接。类似地，第三薄膜晶体管TFT3的栅极G3与扫描线SL电连接且第三薄膜晶体管TFT3的源极S3与第二数据线DL2电连接。另一方面，第四薄膜晶体管TFT4的栅极G4与扫描线SL电连接且第四薄膜晶体管TFT4的源极S4与第三薄膜晶体管TFT3的源极S3电连接。除此之外，第一主动元件T1的第一栅极GT1与扫描线SL电连接，且第一主动元件T1的第一源极ST1与第二薄膜晶体管TFT2的漏极D2电连接。换言之，第一主动元件T1与第一开关元件A1电连接。类似地，第二主动元件T2的第二栅极GT2与扫描线SL电连接，且第二主动元件T2的第二源极ST2与第四薄膜晶体管TFT4的漏极D4电连接。换言之，第二主动元件T2与第二开关元件A2电连接。
接着，在第一数据线DL1、第二数据线DL2、源极S1～S4、漏极D1～D4、第一源极ST1、第二源极ST2、第一漏极DT1以及第二漏极DT2上形成绝缘层200，如图3以及图4所示。绝缘层200的材质可以与栅绝缘层GI相同或不同。举例来说，绝缘层200的材料包含无机材料(例如：氧化硅、氮化硅、氮氧化硅、其它合适的材料、或上述至少两种材料的堆叠层)、有机材料、或其它合适的材料、或上述的组合。
之后，在绝缘层200上形成第一主像素电极PEM1、第一子像素电极PES1、第二主像素电极PEM2、第二子像素电极PES2以及共用连接部CN。换言之，第一主像素电极PEM1、第一子像素电极PES1、第二主像素电极PEM2、第二子像素电极PES2以及共用连接部CN属于同一膜层。第一主像素电极PEM1、第一子像素电极PES1、第二主像素电极PEM2、第二子像素电极PES2以及共用连接部CN可为穿透式像素电极、反射式像素电极或是半穿透半反射式像素电极。穿透式像素电极的材质包括金属氧化物，例如是铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、或其它合适的氧化物、或者是上述至少二者的堆叠层。反射式像素电极的材质包括具有高反射率的金属材料。
请参照图2，第一主像素电极PEM1以及第一子像素电极PES1分别配置于扫描线SL的两侧，且第二主像素电极PEM2以及第二子像素电极PES2亦分别配置于扫描线SL的两侧。另一方面，第一共用电极线CL1配置于第一主像素电极PEM1以及第二主像素电极PEM2之间，且第二共用电极线CL2配置于第一子像素电极PES1以及第二子像素电极PES2之间。除此之外，第一主像素电极PEM1以及第二主像素电极PEM2可以与第一共用电极线CL1部分重叠，且第一子像素电极PES1以及第二子像素电极PES2可以与该第二共用电极线CL2部分重叠，但不以此为限。在其他实施例中，像素电极PES1、PES2、PEM1、PEM2与共用电极线CL1、CL2亦可以不重叠。
请同时参照图2至图4，在本实施例中，共用连接部CN为T字型，亦即共用连接部CN具有三个端点。其中，共用连接部CN的第一个端点通过贯穿绝缘层200的第一接触窗C1与第一主动元件T1的第一漏极DT1电连接，第二个端点通过贯穿绝缘层200的第二接触窗C2与第二主动元件T2的第二漏极DT2电连接，且第三个端点通过贯穿绝缘层200以及栅绝缘层GI的第三接触窗C3与第二共用电极线CL2电连接。承上述，由于第一主动元件T1的第一漏极DT1透过第一栅绝缘层接触窗CG1与第一共用电极线CL1电连接，故第二共用电极线CL2能够依序通过第三接触窗C3、共用连接部CN、第一接触窗C1、第一漏极DT1以及第一栅绝缘层接触窗CG1与第一共用电极线CL1电连接。类似地，由于第二主动元件T2的第二漏极DT2通过第二栅绝缘层接触窗CG2与第一共用电极线CL1电连接，故第二共用电极线CL2能够依序透过第三接触窗C3、共用连接部CN、第二接触窗C2、第二漏极DT2以及第二栅绝缘层接触窗CG2与第一共用电极线CL1电连接。换言之，共用连接部CN电连接第一共用电极线CL1以及第二共用电极线CL2。
另一方面，第一子像素电极PES1通过贯穿绝缘层200的第四接触窗C4与第一薄膜晶体管TFT1的漏极D1电连接，且第一主像素电极PEM1通过贯穿绝缘层200的第五接触窗C5与第二薄膜晶体管TFT2的漏极D2电连接。类似地，第二子像素电极PES2通过贯穿绝缘层200的第六接触窗C6与第三薄膜晶体管TFT3的漏极D3电连接，且第二主像素电极PEM2通过贯穿绝缘层200的第七接触窗C7与第四薄膜晶体管TFT4的漏极D4电连接。换言之，第一主像素电极PEM1以及第一子像素电极PES1与第一开关元件A1电连接，且第二主像素电极PEM2以及第二子像素电极PES2与第二开关元件A2电连接。如前述，由于第一主动元件T1的第一源极ST1与第二薄膜晶体管TFT2的漏极D2电连接，故第一主动元件T1的第一源极ST1亦与第一主像素电极PEM1电连接。另一方面，由于第二主动元件T2的第二源极ST2与第四薄膜晶体管TFT4的漏极D4电连接，故第二主动元件T2的第二源极ST2亦与第二主像素电极PEM2电连接。
图5是本发明另一实施例的像素阵列中的像素单元U’的上视示意图。图6是根据图5的剖线A-A’的剖面示意图。图7是根据图5的剖线B-B’的剖面示意图。请同时参照图5至图7，本实施例与图2至图4的实施例相似，故相似的内容在此不再赘述。本实施例与图2至图4的实施例的差异点在于，在本实施例中，第一接触窗C1以及第二接触窗C2是直接贯穿栅绝缘层GI以及绝缘层200，且第一主动元件T1的第一漏极DT1以及第二主动元件T2的第二漏极DT2的边缘分别位于第一接触窗C1以及第二接触窗C2中。换言之，在本实施例中，共用连接部CN是直接通过第一接触窗C1而同时与第一主动元件T1的第一漏极DT1以及第一共用电极线CL1电连接。类似地，在本实施例中，共用连接部CN亦是直接通过第二接触窗C2而同时与第二主动元件T2的第二漏极DT2以及第一共用电极线CL1电连接。因此，在本实施例中，第二共用电极线CL2能够依序通过第三接触窗C3、共用连接部CN以及第一接触窗C1与第一共用电极线CL1电连接，且第二共用电极线CL2能够依序透过第三接触窗C3、共用连接部CN以及第二接触窗C2与第一共用电极线CL1电连接。
综上所述，本发明的像素结构以及像素阵列利用跨线衔接的方式增加开口率。另一方面，由于本发明的像素结构以及像素阵列的设计能够使得桥接电极与像素电极具有较大的距离，因此能够避免桥接电极与像素电极之间的短路问题的发生。除此之外，通过本发明的像素结构以及像素阵列的设计，亦能避免桥接电极断线，以提高显示器的良率。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (14)

1.一种像素单元，其特征在于，所述的像素单元包括：
一扫描线；
一第一数据线以及一第二数据线，其中所述扫描线与所述第一数据线以及第二数据线彼此交错设置；
一第一像素结构，包括：
一第一开关元件，电连接所述第一数据线及所述扫描线；
一第一主像素电极以及一第一子像素电极，其中所述第一主像素电极以及所述第一子像素电极分别配置于所述扫描线的两侧且与所述第一开关元件电连接；以及
一第一主动元件，其中所述第一主动元件与所述第一开关元件电连接；
一第二像素结构，与该第一像素结构相邻并包括:
一第二开关元件，电连接所述第二数据线及所述扫描线；
一第二主像素电极以及一第二子像素电极，其中所述第二主像素电极以及所述第二子像素电极分别配置于所述扫描线的两侧且与所述第二开关元件电连接；以及
一第二主动元件，其中所述第二主动元件与所述第二开关元件电连接；
一第一共用电极线，配置于所述第一主像素电极以及所述第二主像素电极之间；
一第二共用电极线，配置于所述第一子像素电极以及所述第二子像素电极之间，且所述第一共用电极线与所述第二共用电极线于所述扫描线通过之处彼此分离；以及
一共用连接部，电连接所述第一共用电极线与所述第二共用电极线。
2.如权利要求1所述的像素单元，其特征在于，所述第一开关元件包括:
一第一薄膜晶体管，包括一栅极、一源极与一漏极，所述第一薄膜晶体管的栅极与所述扫描线电连接，所述第一薄膜晶体管的源极与所述第一数据线电连接，且所述第一薄膜晶体管的漏极与所述第一子像素电极电连接；以及
一第二薄膜晶体管，包括一栅极、一源极与一漏极，所述第二薄膜晶体管的栅极与所述扫描线电连接，所述第二薄膜晶体管的源极与所述第一薄膜晶体管的源极电连接，且所述第二薄膜晶体管的漏极与所述第一主像素电极电连接。
3.如权利要求2所述的像素单元，其特征在于，所述第二开关元件包括:
一第三薄膜晶体管，包括一栅极、一源极与一漏极，所述第三薄膜晶体管的栅极与所述扫描线电连接，所述第三薄膜晶体管的源极与所述第二数据线电连接，且所述第三薄膜晶体管的漏极与所述第二子像素电极电连接；以及
一第四薄膜晶体管，包括一栅极、一源极与一漏极，所述第四薄膜晶体管的栅极与所述扫描线电连接，所述第四薄膜晶体管的源极与所述第三薄膜晶体管的源极电连接，且所述第四薄膜晶体管的漏极与所述第二主像素电极电连接。
4.如权利要求3所述的像素单元，其特征在于，
所述第一主动元件包括一第一栅极、一第一源极与一第一漏极，所述第一栅极与所述扫描线电连接，所述第一源极与所述第二薄膜晶体管的漏极以及所述第一主像素电极电连接，且所述第二共用电极线通过所述共用连接部与所述第一漏极以及所述第一共用电极线电连接；以及
所述第二主动元件包括一第二栅极、一第二源极与一第二漏极，所述第二栅极与所述扫描线电连接，所述第二源极与所述第四薄膜晶体管的漏极以及所述第二主像素电极电连接，且所述第二共用电极线通过所述共用连接部与所述第二漏极以及所述第一共用电极线电连接。
5.如权利要求4所述的像素单元，其特征在于，所述的像素单元更包括一第一接触窗、一第二接触窗以及一第三接触窗，其中所述第一主动元件的所述第一漏极通过所述第一接触窗以及所述第三接触窗与所述第二共用电极线电连接，且所述第二主动元件的所述第二漏极通过所述第二接触窗以及所述第三接触窗与所述第二共用电极线电连接。
6.如权利要求5所述的像素单元，其特征在于，所述的像素单元更包括一第一栅绝缘层接触窗以及一第二栅绝缘层接触窗，其中所述第一主动元件的所述第一漏极通过所述第一栅绝缘层接触窗与所述第一共用电极线电连接，且所述第二主动元件的所述第二漏极通过所述第二栅绝缘层接触窗与所述第一共用电极线电连接。
7.如权利要求5所述的像素单元，其特征在于，所述第一共用电极线通过所述第一接触窗以及所述第三接触窗与所述第二共用电极线电连接，且所述第一共用电极线通过所述第二接触窗以及所述第三接触窗与所述第二共用电极线电连接。
8.如权利要求7所述的像素单元，其特征在于，所述第一主动元件的所述第一漏极的一边缘位于所述第一接触窗中且暴露出所述第一共用电极线，其中所述共用连接部通过所述第一接触窗与所述第一主动元件的所述第一漏极以及所述第一共用电极线电连接。
9.如权利要求1所述的像素单元，其特征在于，所述共用连接部、所述第一主像素电极、所述第一子像素电极、所述第二主像素电极以及所述第二子像素电极属于同一膜层。
10.如权利要求1所述的像素单元，其特征在于，所述第一共用电极线以及所述第二共用电极线电连接至一共用电压。
11.如权利要求1所述的像素单元，其特征在于，所述第一主像素电极以及所述第二主像素电极与所述第一共用电极线部分重叠，且所述第一子像素电极以及所述第二子像素电极与所述第二共用电极线部分重叠。
12.一种像素阵列，其特征在于，所述的像素阵列包括多个如权利要求1所述的像素单元，其中所述多个像素单元重复排列成一阵列，所述多个像素单元的所述第一像素结构以及所述第二像素结构在一第一方向上交错排列，以定义出多个行，所述第一像素结构以及所述第二像素结构在一第二方向上交错排列，以定义出多个列，且所述第一方向不同于所述第二方向。
13.如权利要求12所述的像素阵列，其特征在于，于第M行上，所述第一像素结构位于第N列，且所述第二像素结构位于第N+1列，于第M+1行上，所述第一像素结构位于第N+1列，且所述第二像素结构位于第N列。
14.如权利要求12所述的像素阵列，其特征在于，于第M行上，所述共用连接部位于第N列以及第N+1列之间，于第M+1行上，所述共用连接部位于第N+1列以及第N+2列之间。
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