CN109285451B - 像素数组基板 - Google Patents

Abstract

本发明提供一种像素数组基板包括基板、第一信号线、第二信号线、第三信号线以及有源组件。第一信号线、第二信号线、第三信号线以及有源组件设置于基板上。第一信号线具有跳线桥接结构，跳线桥接结构包含设置于相同膜层的第一线段与第二线段，以及设置于另一膜层的第三线段。第二信号线的延伸方向交错于第一信号线与第三信号线。每一条第二信号线电性连接其中一条第一信号线。各有源组件电性连接其中一条第二信号线以及其中一条第三信号线。像素数组基板中选择线的设计有助于降低线路短路而产生线缺陷或画面异常的机率。

Description

像素数组基板

技术领域

本发明涉及一种像素数组基板，且特别是有关于一种具有跳线桥接结构的像素数组基板。

背景技术

为了缩减显示设备的侧边边框宽度，一种线路设计采用了将横向的信号线连接至纵向的选择线并且将纵向的选择线布局于显示区域内的手段。然而，这样的线路设计导致纵向线路的分布变得密集，这可能导致线路基于制程中的异物而产生不必要的短路或是发生断线。

发明内容

本发明是针对一种像素数组基板，其选择线的设计有助于降低线路短路而产生线缺陷或画面异常的机率。

根据本发明的实施例，一种像素数组基板，包括一基板、多条第一信号线、多条第二信号线、多条第三信号线以及多个有源组件。第一信号线、第二信号线、第三信号线以及有源组件设置于基板上。第一信号线包括跳线桥接结构。跳线桥接结构包括位于相同膜层的第一线段与第二线段，以及位于另一膜层的第三线段。第二线段的两端分别与第一线段与第三线段连接。第二信号线分别电性连接不同的第一信号线。跳线桥接结构的第二线段位于相邻两条第二信号线之间且跳线桥接结构的第一线段与第三线段相交此相邻两条第二信号线。第三信号线相交于第二信号线。各有源组件电性连接其中一条第二信号线以及其中一条第三信号线。

在根据本发明的实施例的像素数组基板中，跳线桥接结构的第一线段与第三线段的膜层相同于第三信号线的膜层。

在根据本发明的实施例的像素数组基板中，跳线桥接结构的第二线段的膜层相同于第二信号线的膜层。

在根据本发明的实施例的像素数组基板中，像素数组基板还包括一绝缘层。绝缘层配置于第一线段与第二线段的膜层以及第二线段的膜层之间，且第二线段的两端分别通过贯穿绝缘层的一第一接触窗与一第二接触窗来连接第一线段与第二线段。

在根据本发明的实施例的像素数组基板中，像素数组基板还包括多个像素电极。各有源组件包括一栅极、一通道层、一源极与一漏极。栅极的面积与通道层的面积重叠，源极与漏极连接于通道层，栅极与源极其中一者连接于其中一条第二信号线，另一者连接于其中一条第三信号线，且漏极连接于其中一个像素电极。

在根据本发明的实施例的像素数组基板中，其中一条第三信号线与其中一条第一信号线分别位于其中一个像素电极的两侧。

在根据本发明的实施例的像素数组基板中，其中一条第一信号线的跳线桥接结构的第二线段包括中央部与位于中央部两端的两末端部，且中央部与其中一条第三信号线的距离大于两末端部与其中一条第三信号线的距离。

在根据本发明的实施例的像素数组基板中，其中一条第三信号线位于其中一条第一信号线与其中一个像素电极之间。

在根据本发明的实施例的像素数组基板中，像素数组基板还包括多个共通电极，且共通电极的面积与像素电极的面积重叠。

在根据本发明的实施例的像素数组基板中，像素数组基板还包括多个辅助电极。辅助电极的面积与共通电极的面积重叠。各共通电极位于其中一个辅助电极与其中一个像素电极之间，且其中一个辅助电极电性连接漏极。

在根据本发明的实施例的像素数组基板中，像素数组基板还包括多个共通电极连接线。共通电极连接线将共通电极连接，且其中一条共通电极连接线相交于其中一个跳线桥接结构的第一线段。

在根据本发明的实施例的像素数组基板中，第一线段与第三线段的膜层位于第二线段的膜层与基板之间。

在根据本发明的实施例的像素数组基板中，跳线桥接结构的第一线段、第二线段与第三线段具有相同材质。

在根据本发明的实施例的像素数组基板中，第一信号线与第三信号线的延伸方向彼此平行。

基于上述，在本发明的像素数组结构中，第一信号线利用跳线桥接的设计，使得同一膜层的相邻线路间的间距增大，避免因异物造成线路短路而导致线缺陷或画面的异常现象。

附图说明

包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。

图1是依照本发明一实施例的像素数组基板的上视示意图；

图2是图1的像素数组基板的区域R1的示意图；

图3a为图2的X-X’线的剖面示意图；

图3b为图2的Y-Y’线的剖面示意图；

图3c为图2的Z-Z’线的剖面示意图；

图4是依照本发明一实施例的像素数组基板的上视示意图；

图5是图4的像素数组基板的区域R2的示意图；

图6是像素数组基板的局部区域的示意图。

附图标号说明

10、20、30：像素数组基板；

100、200：基板；

110、210：第一信号线；

112、212：第一线段；

114、214：第二线段；

116、216：第三线段；

120、220：第二信号线；

130、230：第三信号线；

140、240：有源组件；

150、250：像素电极；

150’、250’：辅助电极；

160、260：共通电极线；

162、262：共通电极；

164、264：共通电极连接线；

214A：中央部；

214B1、214B2：末端部；

C：通道层；

C1、C2：弯折角；

D：漏极；

D1、D2、D3：延伸方向；

F：距离；

G：栅极；

H1～H5：接触窗；

I1、I2：绝缘层；

J1、J2：跳线桥接结构；

R1、R2：区域；

S：源极；

X-X’、Y-Y’、Z-Z’：线。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同组件符号在附图和描述中用来表示相同或相似部分。

图1是依照本发明一实施例的一种像素数组基板的上视示意图。请参照图1，像素数组基板10包括基板100、多条第一信号线110、多条第二信号线120、多条第三信号线130以及多个有源组件140。第一信号线110、第二信号线120、第三信号线130以及有源组件140都设置于基板100上以构成像素数组基板10。第一信号线110的延伸方向D1与第三信号线130的延伸方向D3大致沿图面的纵向方向延伸，而第二信号线120的延伸方向D2大致沿图面的横向方向延伸。因此，第二信号线120相交于第一信号线110也相交于第三信号线130，而延伸方向D1可以平行于延伸方向D3。各有源组件140可以连接至其中一条第二信号线120以及其中一条第三信号线130。另外，像素数组基板10可进一步包括多个像素电极150以及共通电极线160。各个像素电极150连接其中一个有源组件140，而共通电极线160可以横越这些像素电极150。

在本实施例中，各第一信号线110包括跳线桥接结构J1，且跳线桥接结构J1例如包括第一线段112、第二线段114与第三线段116。第一线段112、第二线段114与第三线段116沿着第一信号线110的延伸方向D1依序连接，且第二线段114的两端分别与第一线段112以及第三线段116电性连接。

进一步来说，跳线桥接结构J1的第二线段114位于相邻两条第二信号线120之间且跳线桥接结构J1的第一线段112与第三线段116分别相交于这相邻两条第二信号线120。同时，第二线段114的膜层可以不同于第三信号线130的膜层。因此，第二线段114与第三信号线130虽是邻近的线路，但因为以不同膜层制作这两个线路，可以降低这两个线路发生短路的机率而提升像素数组基板10的良率。举例而言，当基板100为塑料基板时，由于塑料基板可能包含杂质或是会有异物沾染其上，邻近的线路若采用相同膜层制作，就很容易因为这些杂质或异物而发生相邻线路的短路。不过，本实施例的跳线桥接结构J1设计有助于避免上述情形发生，因而提升像素数组基板10的良率。

每一条第二信号线120可以电性连接于其中一条第一信号线110，且这些第二信号线120可以分别连接于不同第一信号线110。像素数组基板10的驱动电路(未表示于图中)可以将对应的信号输入给第一信号线110，而第一信号线110可以将所接收到的信号传递给对应的第二信号线120。如此，第二信号线120的信号传递主要通过像素数组基板10内部的线路来实现，不需要利用像素数组基板10的侧边边框区域的面积，因而可以具有侧边窄边框的设计。

各有源组件140可以为一种三端组件，其包括栅极G、源极S与漏极D。栅极G连接于其中一条第三信号线130，源极S连接于其中一条第二信号线120，且漏极D连接于其中一个像素电极150。也就是说，第三信号线130可以视为栅极线或是扫描线而第二信号线120可以视为数据线，但不以此为限。在其他实施例中，栅极G可以连接于其中一条第二信号线120，而源极S可以连接于其中一条第三信号线120，使第二信号线120可以视为栅极线或是扫描线而第三信号线130可以视为数据线。

图2是图1的像素数组基板的区域R1的一实施例的的示意图。请同时参考图1与图2，区域R1大致显示出单一一个像素结构的布局设计，但图2所呈现的像素结构布局设计仅是举例说明之用而非用以限定本发明。在区域R1中，有源组件140可以为薄膜晶体管，有源组件140除了前述的栅极G、源极S与漏极D外还包括有信道层C，且信道层C由半导体材质制作而成以用来控制有源组件140的电性特性。共通电极线160包括共通电极162以及连接共通电极162的共通电极连接线164。具体来说，共通电极162可以为共通电极线160加宽的部分且各个共通电极162的面积对应地重叠于一个像素电极150的面积，而共通电极线164可用来将共通电极162连接成串且各共通电极线164相交于至少一条第一信号线110的第一线段112。另外，像素数组基板10对应于各个像素电极150还可设置一辅助电极150’，且辅助电极150’可以电性连接至漏极D。像素电极150的面积与辅助电极150’的面积都重叠共通电极162的面积，藉此构成存储电容。

图3a为图2的X-X’线的剖面示意图，图3b为图2的Y-Y’线的剖面示意图，而图3c为图2的Z-Z’线的剖面示意图。由图2搭配图3a至图3b可知，像素数组基板10可以由堆栈于基板100上的多个膜层构成。也就是说，像素数组基板10的各构件的制作方式可以包括先于基板100上以需要的材质形成整层的材质层，之后依据各构件需要的图案将此材质层图案化而完成需要的构件。形成整层的材质层的方法可以是沉积法、涂布法等。图案化材质层的方法可包括微影蚀刻法、激光法等。在其他的实施例中，各构件的制作方式可以是采用印刷的方式。

具体来说，第一信号线110的第一线段112与第三线段116、第三信号线130、有源组件140的栅极G以及辅助电极150’由接近于基板100的同一膜层(例如M1导电层)构成。绝缘层I1配置于第一信号线110的第一线段112与第三线段116、第三信号线130、有源组件140的栅极G以及辅助电极150’上。有源组件140的信道层C配置于绝缘层I1上。第一信号线110的第二线段114、有源组件140的源极S与漏极D以及共通电极线160由不同于M1导电层的另一膜层(例如M2导电层)构成且配置于绝缘层I1及通道层C上，其中有源组件140的源极S与漏极D分别接触通道层C，但有源组件140的源极S与漏极D彼此不直接连接。绝缘层I2配置于有源组件140的信道层C、第一信号线110的第二线段114、有源组件140的源极S与漏极D、第二信号线120以及共通电极线160上。像素电极150则配置于绝缘层I2上并采用不同于M1导电层与M2导电层的另一导电膜层制作而成。以本实施例而言，M1导电层为位于M2导电层与基板100之间，但M1导电层与M2导电层的堆栈顺序可以相反。此外，M1导电层与M2导电层的材质可以相同也可以不同，其具体包括金属、金属材质的合金、有机导电材质、导电氧化物或其组合，其中金属例如为铝、钼、铜等常温下为固体、性质稳定且具有符合的导电性的金属材质，但不以此为限。

由图3a与3b可知，第一信号线110的第一线段112与第三线段116位于相同膜层，而第二线段114位于另一膜层上。第一线段112与第三线段116的膜层与第二线段114的膜层之间设置有绝缘层I1。第一信号线110的第二线段114的两端分别通过第一接触窗H1与第二接触窗H2以连接至第一线段112与第三线段116。第一接触窗H1与第二接触窗H2可以视为贯穿绝缘层I1而使第一信号线110的第二线段114接触第一线段112与第三线段116的结构。

另外，第二信号线120可与第一信号线110的第二线段114为相同膜层，且可以通过第三接触窗H3而连接至第一信号线110的第三线段116。如此一来，第一信号线110的第二线段114虽与第三信号线130相邻，但两者位于不同膜层而不容易发生不想要的短路。此外，M1导电层与M2导电层的材质相同时，第一线段112、第二线段114与第三线段116可以为相同材质，藉此减小第一线段112、第二线段114与第三线段116之间的接触阻抗。换言之，第一信号线110具有跳线桥接结构J1除了可以降地线路之间发生短路的情形外，还可以维持良好的信号传输质量，不因跳线桥接结构J1而对线路造成过大的负载。

在图3c中，辅助电极150'、共通电极162以及像素电极150依序由下而上叠置于基板100上。在本实施例中，有源组件140的漏极D可通过贯穿绝缘层I1的第四接触窗H4连接至辅助电极150'，而像素电极150可通过贯穿绝缘层I2的第五接触窗H5连接至有源组件140的漏极D。因此，像素电极150与辅助电极150'可以具有相同电压并且两者间夹有共通电极162，藉此形成存储电容。不过，在其他的实施例中，辅助电极150'可被省略。

图4是依照本发明另一实施例的像素数组基板的局部上视示意图，而图5是图4的像素数组基板的区域R2的示意图。请参照图4与图5，像素数组基板20包括基板200以及设置在基板200上的多条第一信号线210、多条第二信号线220、多条第三信号线230、多个有源组件240、多个像素电极250与多条共通电极线260。第一信号线210与第三信号线230大致平行地设置。第二信号线220相交于第一信号线210与第三信号线230，且每一条第二信号线220电性连接于其中一条第一信号线210。每个有源组件240则皆于其中一条第二信号线220、其中一条第三信号线230与其中一个像素电极250。共通电极线260横越像素电极25。在本实施例中，第一信号线210、第二信号线220、第三信号线230、有源组件240、像素电极250、辅助电极250’以及共通电极线260彼此之间的连接关系大致相似于前述实施例中第一信号线110、第二信号线120、第三信号线130、有源组件140、像素电极150、辅助电极150’以及共通电极线160的连接关系，因此不另赘述。

由图5可知，共通电极线260包括与像素电极250面积上重叠的共通电极262以及将共通电极262连接成串的共通电极连接线264。另外，像素数组基板20还包括与像素电极250面积上重叠的辅助电极250’。如此一来，辅助电极250’、共通电极262与像素电极250依序堆栈于基板200上而构成存储电容。

有源组件240可以为薄膜晶体管，其包括栅极G、通道层C、源极S与漏极D。以本实施例来说，栅极G连接于其中一条第三信号线230，源极S连接于其中一条第二信号线220，且漏极D连接于其中一个像素电极250。在其他实施例中，栅极G可以连接于其中一条第二信号线220，而源极S可以连接于其中一条第三信号线230。每一条第二信号线220可以电性连接于其中一条第一信号线210，且第一信号线210的数量不少于第二信号线220数量，使这些第二信号线220可以分别连接于不同第一信号线210。

此外，各第一信号线210包括跳线桥接结构J2，且跳线桥接结构J2例如包括第一线段212、第二线段214与第三线段216。第一线段212、第二线段214与第三线段216沿着第一信号线210的延伸方向D1依序连接，且第二线段214的两端分别与第一线段212以及第三线段216电性连接。在本实施例中，第一线段212、第二线段214与第三线段216的堆栈关系与连接方式可参照图3a～3b的第一线段112、第二线段114与第三线段116，因此不再赘述。

在本实施例中，第一信号线210与其中一条第三信号线230位于其中一个像素电极250的相对两侧，且第一信号线210的第二线段214为一弯折状的线段。第二线段214可包括中央部214A与两末端部214B1与214B2，且中央部214A位于末端部214B1与末端部214B2之间。中央部214A可以相对于两末端部214B1与214B2更远离对应的其中一条第三信号线230。也就是说，中央部214A与第三信号线230的距离大于两末端部214B1与214B2与第三信号线230的距离。不过，在其他实施例中，设计者可以根据需求，调整中央部214A与第三信号线230的距离或两末端部214B1与214B2与第三信号线230的距离，即中央部214A与第三信号线230的距离可以不同于两末端部214B1与214B2与第三信号线230的距离。中央部214A与末端部214B1间可以具有弯折角C1，而中央部214A与末端部214B2间可以具有弯折角C2。不过，在其他实施例中，第二线段214可以为弧形线段。

在弯折状的第二线段214的设计之下，像素电极250、辅助电极250’与共通电极262的轮廓可以顺应于第二线段214的形状而设置。也就是说，像素电极250、辅助电极250’与共通电极262各自邻近于第一信号线210的边缘不限定为平行于第一信号线210的延伸方向D1。以图5来说，像素电极250、辅助电极250’与共通电极262各自的面积是可以顺应着第二线段214的弯折而朝着远离第三信号线230的方向凸出。如此一来，像素电极250、辅助电极250’与共通电极262的布局面积更富有弹性。举例来说，像素电极250、辅助电极250’与共通电极262的面积可以如图5一般顺应于第二线段214的弯折而具有凸出的图案，这有助于增加存储电容。不过，像素电极250、辅助电极250’与共通电极262各自邻近于第一信号线210的边缘也可选择地平行于第一信号线210的延伸方向D1，以获得较为方正的像素结构。设计者可以依据其不同需求来决定像素电极250、辅助电极250’与共通电极262的图案设计与面积大小。

在以上实施例中，跳线桥接结构J1、J2虽以设置于第一信号线110或210来说明，但本发明不限于此。在其他的实施例中，跳线桥接结构J1、J2可以设置于第三信号线130与230，而第一信号线110与120不具有跳线桥接结构J1、J2。另外，在部分的实施例中，当第一信号线110或210的数量多于第三信号线130或230的数量，则每条第三信号线130或230旁可以设置两条或更多条第一信号线110或210。此时，有一部分的第一信号线可以采用图2的第一信号线110的方式来实现而另一部分的第一信号线可以采用图5的第一信号线210的方式来实现。

举例而言，图6是像素数组基板的局部区域的示意图。请参照图6，像素数组基板30大致上相似于图5的像素数组基板30，因此两实施例中相同的构件将采用相同的组件符号标注，且这些相同组件符号所表示的构件具有如图5的具体说明所记载的配置关系、功能与特征，在此不另赘述。不过，像素数组基板30除了包括第一信号线210、第二信号线220、第三信号线230、有源组件240、像素电极250、电容电极262、辅助电极250’外，还包括有第一信号线110。

具体而言，在相邻两条第三信号线230之间设有两条第一信号线，其分别为第一信号线110与第一信号线210。第一信号线110与第一信号线210位于像素电极250与其中一条第三信号线230之间，其中第一信号线110位于这条第三信号线230与第一信号线210之间，且第一信号线210位于第一信号线110与像素电极250之间。此时，第一信号线210具有弯折状的跳线桥接结构，而第一信号线110具有直线状的跳线桥接结构，且第一信号线210相对于第一信号线110可以更为接近像素电极250。由于第一信号线110与第一信号线210都具有跳线桥接结构，以相同膜层制作的构件间的间隔距离可以增大而避免不想要的短路发生。举例来说，第三信号线230与同一膜层的辅助电极250’在对应于第一信号线110与第一信号线210的跳线桥接结构处的距离F可以明显增加。以显示画面为10.3吋、分辨率为1404×1872、且像素尺寸为112微米×112微米的像素数组基板来说，上述距离F可以达到约27微米，而不容易发生不想要的短路。

综上所述，本发明实施例的像素数组基板包含具有跳线桥接结构的第一信号线，其中跳线桥接结构包含彼此依序连接的第一线段、第二线段以及第三线段，且第一线段以及第三线段的膜层不同于第二线段的膜层。如此，本发明实施例的像素数组基板有助于降低同一层的线路间发生不必要的短路。另外，像素电极的轮廓与面积可以顺应跳线桥接结构而调整，因而更富有弹性。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种像素数组基板，其特征在于，包括：

一基板；

多条第一信号线，配置于所述基板上，其中各所述第一信号线包括一跳线桥接结构，所述跳线桥接结构包括第一线段、第二线段以及第三线段，所述第二线段的两端分別连接所述第一线段与所述第三线段，且所述第一线段与所述第三线段的膜层不同于所述第二线段的膜层；

多条第二信号线，配置于所述基板上，所述多个第二信号线分別电性连接不同的第一信号线，其中所述第二线段位于相邻两条第二信号线之间且所述第一线段与所述第三线段相交所述相邻两条第二信号线；

多条第三信号线，配置于所述基板上，所述多个第三信号线相交于所述多个第二信号线；以及

多个有源组件，配置于所述基板上，各所述有源组件连接于其中一条第二信号线与其中一条第三信号线；

其中所述多个第二信号线分别电性连接在不同的第一信号线与不同的有源组件之间。

2.根据权利要求1所述的像素数组基板，其特征在于，所述第一线段与所述第三线段的膜层相同于所述多个第三信号线的膜层。

3.根据权利要求1所述的像素数组基板，其特征在于，所述第二线段的膜层相同于所述多个第二信号线的膜层。

4.根据权利要求1所述的像素数组基板，其特征在于，所述像素数组基板还包括绝缘层，配置于所述第一线段与所述第二线段的膜层以及所述第二线段的膜层之间，且所述第二线段的两端分别通过贯穿所述绝缘层的第一接触窗与第二接触窗来连接所述第一线段与所述第二线段。

5.根据权利要求1所述的像素数组基板，其特征在于，所述像素数组基板还包括多个像素电极，其中各所述有源组件包括栅极、源/漏极，所述栅极与所述源/漏极其中一者连接于其中一条第二信号线，另一者连接于其中一条第三信号线，且各所述有源组件电性连接其中一个像素电极。

6.根据权利要求5所述的像素数组基板，其特征在于，其中所述其中一条第三信号线与其中一条第一信号线分别位于所述其中一个像素电极的两侧。

7.根据权利要求6所述的像素数组基板，其特征在于，其中所述其中一条第一信号线的所述第二线段包括中央部与位于所述中央部两端的两末端部，且所述中央部与所述其中一条第三信号线的距离不同于所述两末端部与所述其中一条第三信号线的距离。

8.根据权利要求5所述的像素数组基板，其特征在于，所述其中一条第三信号线位于其中一条所述第一信号线与其中一个所述像素电极之间。

9.根据权利要求1所述的像素数组基板，其特征在于，所述第一线段与所述第三线段的膜层位于所述第二线段的膜层与所述基板之间。

10.根据权利要求1所述的像素数组基板，其特征在于，所述第一线段、所述第二线段与所述第三线段具有相同材质。

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