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CN105097551A - 一种薄膜晶体管的制作方法和阵列基板的制作方法 - Google Patents

一种薄膜晶体管的制作方法和阵列基板的制作方法 Download PDF

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CN105097551A CN201510498376.4A CN201510498376A CN105097551A CN 105097551 A CN105097551 A CN 105097551A CN 201510498376 A CN201510498376 A CN 201510498376A CN 105097551 A CN105097551 A CN 105097551A
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film transistor
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BOE Technology Group Co Ltd
Hefei BOE Optoelectronics Technology Co Ltd
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Abstract

本发明公开了一种薄膜晶体管的制作方法和阵列基板的制作方法，涉及显示技术领域，能够防止在刻蚀形成源极和漏极的过程中，有源层中用以作为沟道的区域受到腐蚀。该薄膜晶体管的制作方法包括形成氧化物半导体层，经过构图工艺形成包括有源层的图形；在有源层上形成源漏极金属层，经过构图工艺形成包括源极和漏极的图形，所述源极和所述漏极之间具有与所述有源层中用以作为沟道的区域相对应的开口；其中，所述经过构图工艺形成包括源极和漏极的图形的步骤包括：通过干法刻蚀去除所述开口所在位置处的所述源漏极金属层。本发明用于制作薄膜晶体管。

Description

一种薄膜晶体管的制作方法和阵列基板的制作方法
技术领域
本发明涉及显示技术领域，尤其涉及一种薄膜晶体管的制作方法和阵列基板的制作方法。
背景技术
目前，常用的液晶显示器为薄膜晶体管液晶显示器。薄膜晶体管按有源层材料不同可以分为非晶硅薄膜晶体管、多晶硅薄膜晶体管、氧化物半导体薄膜晶体管。其中，由于氧化物半导体薄膜晶体管具有制作工艺简单、电子迁移率高等优点，进而被大规模应用于液晶显示器中。
现有技术中，氧化物半导体薄膜晶体管的制作过程包括：第一步，形成栅极金属层，经过构图工艺形成包括栅极的图形；第二步，在栅极上形成栅极绝缘层；第三步，形成氧化物半导体层，经过构图工艺形成包括有源层的图形；第四步，在有源层上形成源漏极金属层，经过构图工艺形成包括源极和漏极的图形。
本申请的发明人发现，在上述第四步中，需要使用酸性刻蚀液对源漏极金属层进行刻蚀以形成包括源极和漏极的图形，在刻蚀过程中，由于有源层中用以作为沟道的区域直接暴露在酸性刻蚀液中，从而使得酸性刻蚀液会对该区域造成腐蚀，进而影响氧化物半导体薄膜晶体管的电学特性。
发明内容
本发明的目的在于提供一种薄膜晶体管的制作方法和阵列基板的制作方法，在刻蚀形成源极和漏极的过程中，防止有源层中用以作为沟道的区域受到腐蚀。
为达到上述目的，本发明提供的薄膜晶体管的制作方法采用如下技术方案：
一种薄膜晶体管的制作方法，包括：
形成氧化物半导体层，经过构图工艺形成包括有源层的图形；
在所述有源层上形成源漏极金属层，经过构图工艺形成包括源极和漏极的图形，所述源极和所述漏极之间具有与所述有源层中用以作为沟道的区域相对应的开口；
其中，所述经过构图工艺形成包括源极和漏极的图形的步骤包括：通过干法刻蚀去除所述开口所在位置处的所述源漏极金属层。
在本发明提供的薄膜晶体管的制作方法中，由于通过干法刻蚀去除开口所在位置处的源漏极金属层，即有源层中用以作为沟道的区域相对应的源漏极金属层，从而使得在刻蚀过程中不需要使用酸性刻蚀液，进而能够有效防止在刻蚀形成源极和漏极的过程中，有源层中用以作为沟道的区域被酸性刻蚀液腐蚀，进而能够有效改善氧化物半导体薄膜晶体管的电学特性。
此外，本发明还提供了一种阵列基板的制作方法，该阵列基板的制作方法包括如上所述的薄膜晶体管的制作方法。
由于本发明提供的阵列基板的制作方法包括如上所述的薄膜晶体管的制作方法，因此，阵列基板的制作方法具有和薄膜晶体管的制作方法相同的有益效果，此处不再进行赘述。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例中的形成包括有源层的图形后的基板的示意图；
图2为本发明实施例中的形成源漏极金属层后的基板的示意图；
图3为本发明实施例中的形成完全保留区、部分保留区和完全去除区后的基板的示意图；
图4为本发明实施例中的去除完全去除区所在位置处的源漏极金属层后的基板的示意图；
图5为本发明实施例中的去除部分保留区光刻胶后的基板的示意图；
图6为本发明实施例中的形成包括源极和漏极的图形后的基板的示意图；
图7为本发明实施例中的形成包括栅极的图形后的基板的示意图；
图8为本发明实施例中的形成栅极绝缘层后的基板的示意图；
图9为本发明实施例中的形成第一像素电极后的基板的示意图；
图10为本发明实施例中的形成钝化层后的基板的示意图；
图11为本发明实施例中的形成第二像素电极后的基板的示意图。
附图标记说明：
1—衬底基板；2—有源层；3—源漏极金属层；
4—完全保留区；5—部分保留区；6—完全去除区；
7—源极；8—漏极；9—开口；
10—栅极；11—栅极绝缘层；12—第一像素电极；
13—钝化层；14—第二像素电极。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
本发明实施例提供了一种薄膜晶体管的制作方法，该薄膜晶体管的制作方法包括：
步骤a、形成氧化物半导体层，经过构图工艺形成包括有源层的图形。
步骤b、在有源层上形成源漏极金属层，经过构图工艺形成包括源极和漏极的图形，源极和漏极之间具有与有源层中用以作为沟道的区域相对应的开口。
其中，经过构图工艺形成包括源极和漏极的图形的步骤包括：通过干法刻蚀去除开口所在位置处的源漏极金属层。
本发明实例提供了一种薄膜晶体管的制作方法，该薄膜晶体管的制作方法通过干法刻蚀去除开口所在位置处的源漏极金属层，即有源层中用以作为沟道的区域相对应的源漏极金属层，从而使得在刻蚀过程中不需要使用酸性刻蚀液，进而能够有效防止在刻蚀形成源极和漏极的过程中，有源层中用以作为沟道的区域被酸性刻蚀液腐蚀，进而能够有效改善氧化物半导体薄膜晶体管的电学特性。
现有技术中，通过在有源层上方先形成一层刻蚀阻挡层，再形成源漏极金属层，进而对源漏极金属层进行湿法刻蚀以形成源极和漏极的方式，解决在刻蚀形成源极和漏极的过程中，有源层中用以作为沟道的区域受到腐蚀的问题，但是，本申请的发明人发现，现有技术中，源极和漏极需要分别通过刻蚀阻挡层上的过孔与有源层连接，由于形成过孔工艺的限制，使得现有技术中源极和漏极之间的间距较大，进而使得沟道长度较大，不利于提升氧化物半导体薄膜晶体管的电学特性，且使得氧化物半导体薄膜晶体管的尺寸较大，不利于提高显示装置的开口率和解析度。而本发明实施例中通过采用干法刻蚀的方式去除开口所在位置处的源漏极金属层，从而使得无需设置刻蚀阻挡层，进而能够使得源极和漏极之间的开口较小，使沟道长度较小，保证了氧化物半导体薄膜晶体管的电学特性，且使得氧化物半导体薄膜晶体管的尺寸较小，有利于提高显示装置的开口率和解析度。
示例性地，经过步骤a后，基板的结构如图1所示，如无特殊说明，本发明实施例中的基板均为衬底基板1和其上形成的结构的统称。参照图1，本发明实施例对步骤a的具体内容详细描述如下：首先，通过等离子体增强型物理气相沉积工艺在基板上，沉积一层氧化物半导体层；其中，氧化物半导体层的厚度可以为30nm～80nm，氧化物半导体层的材质可以为铟镓锌氧化物。然后，在形成的氧化物半导体层上涂布一层光刻胶，并使用遮掩板遮盖，对该光刻胶进行曝光和显影，以使光刻胶具有图案化。接下来，通过湿法刻蚀去除无光刻胶覆盖的氧化物半导体层，并剥离光刻胶，以形成包括有源层2的图形。其中，在湿法刻蚀过程中，可以采用酸性刻蚀液去除无光刻胶覆盖的氧化物半导体层，酸性刻蚀液可以为：盐酸、硫酸等强腐蚀性酸。
示例性地，步骤b中，可以通过等离子体物理气相沉积工艺在形成有有源层2的基板上，沉积一层源漏极金属层。其中，源漏极金属层的材质可以为：铜、钼等可以进行干法刻蚀的低电阻金属。形成源漏极金属层后，基板的结构如图2所示，其中，源漏极金属层3覆盖在整个基板上。
进一步地，步骤b中，在通过干法刻蚀去除开口所在位置处的源漏极金属层之前，经过构图工艺形成包括源极和漏极的图形的步骤还可以包括：
步骤c、在源漏极金属层上涂布一层光刻胶。
步骤d、使用掩膜板遮盖光刻胶，并进行曝光，以形成完全未曝光区、部分曝光区和完全曝光区。
其中，完全未曝光区对应于源极和漏极所在位置，部分曝光区对应于开口所在位置，完全曝光区对应于其他位置。上述掩膜板可以为：单狭缝掩膜板、半透掩膜板或者灰阶掩膜板。
步骤e、对曝光后的光刻胶进行显影，以形成完全保留区、部分保留区和完全去除区。
其中，如图3所示，完全保留区4对应于源极和漏极所在位置，部分保留区5对应于源极和漏极之间的开口所在位置，完全去除区6对应于其他位置。
步骤f、通过湿法刻蚀去除完全去除区所在位置处的源漏极金属层。
湿法刻蚀后，基板的结构如图4所示，完全去除区6所在位置处无源漏极金属层3覆盖，由于光刻胶的遮挡，部分保留区5和完全保留区4所在位置处的源漏极金属层3仍然保留。
步骤g、经过灰化工艺，去除部分保留区的光刻胶，以使开口所在位置处的源漏极金属层暴露。
如图5所示，经过灰化工艺后，部分保留区5的光刻胶被去除，从而使得源极和漏极之间的开口所在位置处的源漏极金属层3暴露，同时，完全保留区4的光刻胶被减薄，进而可以通过后续的干法刻蚀去除开口所在位置处的源漏极金属层3，而由于光刻胶的遮挡，完全保留区4所在位置处的源漏极金属层3仍然保留，进而形成图6中的源极7和漏极8，其中，源极7和漏极8之间具有开口9。
此外，在形成氧化物半导体层，经过构图工艺形成包括有源层的图形的步骤之前，薄膜晶体管的制作方法还包括：
步骤h、形成栅极金属层，经过构图工艺形成包括栅极的图形。
示例性地，经过步骤h后，基板的结构如图7所示，参照图7，本发明实施例对步骤h的具体内容详细描述如下：首先，通过等离子体物理气相沉积工艺在基板上，沉积一层栅极金属层，其中，栅极金属层可以为：铝、钼、铜等低电阻金属形成的单层结构或者铝/钼、钼/铝/钼等形成的多层结构。然后，在形成的栅极金属层上涂布一层光刻胶，并使用掩膜板遮盖，对该光刻胶进行曝光和显影，以使光刻胶具有图案化。接下来，通过湿法刻蚀去除对无光刻胶覆盖的栅极金属层，并剥离光刻胶，以形成包括栅极10的图形。其中，在湿法刻蚀过程中，可以采用酸性刻蚀液去除无光刻胶覆盖的栅极金属层，酸性刻蚀液可以为：盐酸、硫酸等强腐蚀性酸。
步骤i、在栅极上形成栅极绝缘层，有源层形成在栅极绝缘层上。
示例性地，经过步骤i后，基板的结构如图8所示，参照图8，本发明实施例对步骤i的具体内容详细描述如下：通过等离子体化学增强型气相沉积工艺在基板上，沉积一层栅极绝缘层11。其中，栅极绝缘层11的材质可以为：硅的氮化物、二氧化硅或者高电阻有机绝缘材料。
为了便于本领域技术人员理解，本发明实施例提供一种薄膜晶体管的最为具体的制作方法，该制作方法包括以下步骤：
第一步、形成栅极金属层，经过构图工艺形成包括栅极10的图形，第一步结束后，基板的结构如图7所示；第二步、在栅极10上形成栅极绝缘层11，第二步结束后，基板的结构如图8所示；第三步、在栅极绝缘层11上形成氧化物半导体层，经过构图工艺形成包括有源层2的图形，第三步结束后，基板的结构如图1所示；第四步、在有源层2上形成源漏极金属层3，经过构图工艺形成包括源极7和漏极8的图形，第四步结束后，基板的结构如图6所示。其中，第一步至第四步的具体内容在前边已经详细说明，此处不再进行赘述。
实施例二
本发明实施例提供了一种阵列基板的制作方法，该阵列基板的制作方法包括实施例一所述的薄膜晶体管的制作方法。
由于本发明实施例提供的阵列基板的制作方法包括实施例一所述的薄膜晶体管的制作方法，因此，阵列基板的制作方法具有和薄膜晶体管的制作方法相同的有益效果，此处不再进行赘述。
进一步地，在形成源漏极金属层，经过构图工艺形成包括源极和漏极的图形的步骤之前，阵列基板的制作方法还包括：
步骤j、形成第一像素电极，第一像素电极直接与薄膜晶体管的漏极连接。
示例性地，经过步骤j后，基板的结构如图9所示，参照图9，本发明实施例对步骤j的具体内容详细描述如下：首先，通过等离子体物理气相沉积工艺在基板上，沉积一层透明导电层。然后，在形成的透明导电层上涂布一层光刻胶，并使用掩膜板遮盖，对该光刻胶进行曝光和显影，以使光刻胶具有图案化。接下来，通过湿法刻蚀去除无光刻胶覆盖的透明导电层，并剥离光刻胶，以形成包括第一像素电极12的图形。其中，透明导电层的材质可以为氧化铟锡、氧化锌等。在湿法刻蚀过程中，可以采用酸性刻蚀液去除无光刻胶覆盖的透明导电层，酸性刻蚀液可以为：盐酸、硫酸等强腐蚀性酸。可选地，第一像素电极12为板状电极。
步骤k、对第一像素电极进行退火处理。
在对第一像素电极12进行退火处理的过程中，退火气氛可以为空气(例如超纯干净空气)或者氮气，退火温度可以为230℃～280℃，退火时间可以为20min～40min。经过退火处理后，透明导电物能够再结晶，从而使得第一像素电极12的晶格缺陷减少，而不容易被后续刻蚀氧化物半导体层和源漏极金属层时使用的酸性刻蚀液腐蚀，且电学性能得以提升。
进一步地，在形成源漏极金属层3，经过构图工艺形成包括源极7和漏极8的图形的步骤之后，阵列基板的制作方法还包括：
步骤l、在源极和漏极上形成钝化层。
示例性地，通过步骤l后，基板的结构如图10所示，参照图10，本发明实例对步骤l的具体内容描述如下：通过等离子体增强型化学气相沉积工艺在基板上，沉积一层钝化层13。其中，钝化层13的材质可以为：二氧化硅、氮化硅或者二氧化硅和氮化硅的复合材料。
进一步地，本发明实施例还包括在形成钝化层13之后，对阵列基板进行退火处理的步骤，以使氧化物半导体再结晶，使有源层2的电学一致性提升。示例性地，在对阵列基板进行退火处理的过程中，退火温度可以为280℃，退火时间可以为20min～40min。
步骤m、在钝化层上形成第二像素电极。
示例性地，经过步骤m后基板的结构如图11所示，参照图11，本发明实施例对步骤m的具体内容详细描述如下：首先，通过等离子体物理气相沉积工艺在基板上，沉积一层透明导电层。然后，在形成的透明导电层上涂布一层光刻胶，并使用掩膜板遮盖，对该光刻胶进行曝光和显影，以使光刻胶具有图案化。接下来，通过湿法刻蚀去除无光刻胶覆盖的透明导电层，并剥离光刻胶，以形成包括第二像素电极14的图形。其中，透明导电层的材质可以为：氧化铟锡、氧化锌等。在湿法刻蚀过程中，可以采用酸性刻蚀液去除无光刻胶覆盖的透明导电层，酸性刻蚀液可以为：盐酸、硫酸等强腐蚀性酸。可选地，第二像素电极14为狭缝电极或者条状电极。
本发明实施例中优选，第一像素电极4为板状电极，第二像素电极14为狭缝电极或者条状电极，以使第一像素电极4和第二像素电极14之间形成多维电场，进而使第二像素电极14间和第二像素电极14正上方的液晶分子都能够产生偏转，从而提高液晶分子工作效率并增大了透光效率。
步骤n、对第二像素电极进行退火处理。
在对第二像素电极14进行退火处理的过程中，退火气氛可以为空气(例如超纯干净空气)或者氮气，退火温度可以为230℃～280℃，退火时间可以为20min～40min。经过退火处理后，透明导电物能够再结晶，从而使得第二像素电极14中的晶格缺陷减少，而不容易被腐蚀，且电学性能得以提升。
为了便于本领域技术人员理解，本发明实施例提供一种阵列基板的最为具体的制作方法，该制作方法包括以下步骤：
第一步、形成栅极金属层，经过构图工艺形成包括栅极10的图形，第一步结束后，基板的结构如图7所示。第二步、在栅极10形成栅极绝缘层11，第二步结束后，基板的结构如图8所示。第三步、在栅极绝缘层11上形成第一像素电极12，第三步结束后，基板的结构如图9所示。第四步、对第一像素电极12进行退火处理。第五步、在第一像素电极12上形成氧化物半导体层，经过构图工艺形成包括有源层2的图形，第五步结束后，基板的结构如图1所示。第六步、在有源层2上形成源漏极金属层3，经过构图工艺形成包括源极7和漏极8的图形，第六步结束后，基板的结构如图6所示。第七步、在源极7和漏极8上形成钝化层13，第七步结束后，基板的结构如图10所示。第八步、对阵列基板进行退火处理。第九步、在钝化层13上形成第二像素电极14，第九步结束后，基板的结构如图11所示。第十步、对第二像素电极14进行退火处理。第一步至第十步的具体内容可以参见以上描述，本发明实施例不再进行赘述。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种薄膜晶体管的制作方法，其特征在于，包括：
形成氧化物半导体层，经过构图工艺形成包括有源层的图形；
在所述有源层上形成源漏极金属层，经过构图工艺形成包括源极和漏极的图形，所述源极和所述漏极之间具有与所述有源层中用以作为沟道的区域相对应的开口；
其中，所述经过构图工艺形成包括源极和漏极的图形的步骤包括：通过干法刻蚀去除所述开口所在位置处的所述源漏极金属层。
2.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，在通过干法刻蚀去除所述开口所在位置处的所述源漏极金属层的步骤之前，所述经过构图工艺形成包括源极和漏极的图形的步骤还包括：
在所述源漏极金属层上涂布一层光刻胶；
使用掩膜板遮盖所述光刻胶，并进行曝光，以形成完全未曝光区、部分曝光区和完全曝光区，其中，所述完全未曝光区对应于所述源极和所述漏极所在位置，所述部分曝光区对应于所述开口所在位置，所述完全曝光区对应于其他位置；
对曝光后的所述光刻胶进行显影，以形成完全保留区、部分保留区和完全去除区，其中，所述完全保留区对应于所述源极和所述漏极所在位置，所述部分保留区对应于所述开口所在位置，所述完全去除区对应于其他位置；
通过湿法刻蚀去除所述完全去除区所在位置处的所述源漏极金属层；
经过灰化工艺，去除所述部分保留区的所述光刻胶，以使所述开口所在位置处的所述源漏极金属层暴露。
3.根据权利要求2所述的薄膜晶体管的制作方法，其特征在于，所述掩膜板为单狭缝掩膜板、半透掩膜板或者灰阶掩膜板。
4.根据权利要求1-3任一项所述的薄膜晶体管的制作方法，其特征在于，在形成氧化物半导体层，经过构图工艺形成包括有源层的图形的步骤之前，所述薄膜晶体管的制作方法还包括：
形成栅极金属层，经过构图工艺形成包括栅极的图形；
在所述栅极上形成栅极绝缘层，所述有源层形成在所述栅极绝缘层上。
5.一种阵列基板的制作方法，其特征在于，包括如权利要求1-4任一项所述的薄膜晶体管的制作方法。
6.根据权利要求5所述的阵列基板的制作方法，其特征在于，在形成源漏极金属层，经过构图工艺形成包括源极和漏极的图形的步骤之前，所述阵列基板的制作方法还包括：
形成第一像素电极，所述第一像素电极直接与所述薄膜晶体管的漏极连接；
对所述第一像素电极进行退火处理。
7.根据权利要求6所述的阵列基板的制作方法，其特征在于，所述第一像素电极为板状电极。
8.根据权利要求6所述的阵列基板的制作方法，其特征在于，在形成源漏极金属层，经过构图工艺形成包括源极和漏极的图形的步骤之后，所述阵列基板的制作方法还包括：
在所述源极和漏极上形成钝化层；
在所述钝化层上形成第二像素电极；
对所述第二像素电极进行退火处理。
9.根据权利要求8所述的阵列基板的制作方法，其特征在于，所述第二像素电极为狭缝电极或者条状电极。
10.根据权利要求6-9任一项所述的阵列基板的制作方法，其特征在于，在对所述第一像素电极或者所述第二像素电极进行退火处理的过程中，退火气氛为空气或者氮气，退火温度为230℃～280℃，退火时间为20min～40min。
11.根据权利要求8所述的阵列基板的制作方法，其特征在于，所述阵列基板的制作方法还包括：在所述形成钝化层之后，对所述阵列基板进行退火处理。
12.根据权利要求11所述的阵列基板的制作方法，其特征在于，在对所述阵列基板进行退火处理的过程中，退火温度为280℃，退火时间为20min～40min。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017024718A1 (zh) * 2015-08-13 2017-02-16 京东方科技集团股份有限公司 薄膜晶体管的制作方法和阵列基板的制作方法
CN108054103A (zh) * 2017-12-13 2018-05-18 合肥鑫晟光电科技有限公司 显示基板及其制造方法、显示装置
CN109755259A (zh) * 2018-12-21 2019-05-14 惠科股份有限公司 一种显示面板的制程方法和显示面板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080318368A1 (en) * 2007-06-20 2008-12-25 Samsung Electronics Co., Ltd. Method of manufacturing ZnO-based this film transistor
CN103855087A (zh) * 2014-02-24 2014-06-11 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
CN104714347A (zh) * 2015-04-03 2015-06-17 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1186822C (zh) 2002-09-23 2005-01-26 中国科学院长春应用化学研究所 有机薄膜晶体管及制备方法
KR101050300B1 (ko) 2004-07-30 2011-07-19 엘지디스플레이 주식회사 액정 표시 장치용 어레이 기판 및 그 제조 방법
CN101685229B (zh) * 2008-09-25 2012-02-29 北京京东方光电科技有限公司 液晶显示器阵列基板的制造方法
CN102023433B (zh) * 2009-09-18 2012-02-29 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
JP5134676B2 (ja) * 2010-11-24 2013-01-30 株式会社ジャパンディスプレイイースト 液晶表示装置およびその製造方法
CN103579104A (zh) * 2012-08-02 2014-02-12 北京京东方光电科技有限公司 阵列基板及其制备方法、显示装置
CN102881598B (zh) * 2012-09-17 2015-08-12 京东方科技集团股份有限公司 薄膜晶体管的制造方法、阵列基板的制造方法及显示装置
CN103236443B (zh) * 2013-05-14 2014-05-14 广州新视界光电科技有限公司 一种金属氧化物薄膜晶体管及其制备方法
KR102295611B1 (ko) * 2013-12-27 2021-08-30 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판의 제조방법
CN103915452B (zh) * 2014-03-28 2016-04-06 京东方科技集团股份有限公司 一种阵列基板、其制作方法及显示装置
US20150279674A1 (en) * 2014-04-01 2015-10-01 Intermolecular, Inc. CAAC IGZO Deposited at Room Temperature
CN104617115A (zh) * 2015-03-02 2015-05-13 深圳市华星光电技术有限公司 Ffs型薄膜晶体管阵列基板及其制备方法
CN105097551A (zh) * 2015-08-13 2015-11-25 京东方科技集团股份有限公司 一种薄膜晶体管的制作方法和阵列基板的制作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080318368A1 (en) * 2007-06-20 2008-12-25 Samsung Electronics Co., Ltd. Method of manufacturing ZnO-based this film transistor
CN103855087A (zh) * 2014-02-24 2014-06-11 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
CN104714347A (zh) * 2015-04-03 2015-06-17 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017024718A1 (zh) * 2015-08-13 2017-02-16 京东方科技集团股份有限公司 薄膜晶体管的制作方法和阵列基板的制作方法
US9881945B2 (en) 2015-08-13 2018-01-30 Boe Technology Group Co., Ltd. Methods of manufacturing thin film transistor and array substrate
CN108054103A (zh) * 2017-12-13 2018-05-18 合肥鑫晟光电科技有限公司 显示基板及其制造方法、显示装置
CN108054103B (zh) * 2017-12-13 2022-01-18 合肥鑫晟光电科技有限公司 显示基板及其制造方法、显示装置
CN109755259A (zh) * 2018-12-21 2019-05-14 惠科股份有限公司 一种显示面板的制程方法和显示面板

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