CN105093807B - 一种掩模板及其制备方法和曝光系统 - Google Patents
一种掩模板及其制备方法和曝光系统 Download PDFInfo
- Publication number
- CN105093807B CN105093807B CN201510591876.2A CN201510591876A CN105093807B CN 105093807 B CN105093807 B CN 105093807B CN 201510591876 A CN201510591876 A CN 201510591876A CN 105093807 B CN105093807 B CN 105093807B
- Authority
- CN
- China
- Prior art keywords
- pattern
- region
- area
- slit
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims abstract description 32
- 238000009826 distribution Methods 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims description 45
- 238000000059 patterning Methods 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 6
- 230000002950 deficient Effects 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 238000002310 reflectometry Methods 0.000 claims description 4
- 238000004140 cleaning Methods 0.000 claims description 3
- 239000010408 film Substances 0.000 description 29
- 239000004065 semiconductor Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 239000010409 thin film Substances 0.000 description 6
- 230000007547 defect Effects 0.000 description 4
- 238000007648 laser printing Methods 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/26—Phase shift masks [PSM]; PSM blanks; Preparation thereof
- G03F1/32—Attenuating PSM [att-PSM], e.g. halftone PSM or PSM having semi-transparent phase shift portion; Preparation thereof
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
- H10D30/6739—Conductor-insulator-semiconductor electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/021—Manufacture or treatment of multiple TFTs
- H10D86/0212—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or coating of substrates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/021—Manufacture or treatment of multiple TFTs
- H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/021—Manufacture or treatment of multiple TFTs
- H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/441—Interconnections, e.g. scanning lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
Abstract
本发明提供一种掩模板及其制备方法和曝光系统。该掩模板包括第一区和第二区,第一区和第二区内均设置有多个图形化掩模,且第一区内多个图形化掩模的分布密度小于第二区内多个图形化掩模的分布密度;每个图形化掩模包括第一图形、第二图形和两图形之间的狭缝,第一区内的狭缝宽度大于第二区内的狭缝宽度。该掩模板能使透过第二区内狭缝的曝光光线的强度相对于透过第一区内狭缝的曝光光线的强度减小,从而使显示区和非显示区内的晶体管在经过源漏极曝光和显影后,保留在有源区膜层上的光刻胶的厚度趋于一致,进而确保通过刻蚀工艺后非显示区晶体管的有源区不会断开,最终确保非显示区的晶体管能够正常工作。
Description
技术领域
本发明涉及显示技术领域,具体地,涉及一种掩模板及其制备方法和曝光系统。
背景技术
在薄膜晶体管液晶显示器(TFT-LCD)中,薄膜晶体管作为数字电路的开关器件,扮演着十分重要的角色。
目前,在TFT-LCD阵列基板的生产中,普遍采用单缝衍射掩模板(Single SlitMask)、灰色调掩模板(Gray Tone Mask)或半色调掩模板(Half Tone Mask)进行源漏金属层掩模(SD Mask)工艺。当采用单缝衍射掩模板进行源漏金属层掩模工艺时,源漏极沟道区域通过狭缝衍射进行曝光。由于源漏极沟道本身较窄,若曝光光线通过狭缝衍射后光强度太低,曝光不足,经显影和刻蚀后,很容易导致TFT-LCD阵列基板发生源漏极沟道金属桥接;若曝光光线通过狭缝衍射后光强度太高,曝光过度,经显影和刻蚀后,又可能导致发生源漏极沟道半导体缺失。无论发生源漏极沟道金属桥接还是源漏极沟道半导体缺失,都会导致薄膜晶体管无法正常工作或无法工作。因此,在采用单缝衍射掩模板进行源漏金属层的掩模生产过程中,需要恰当地控制源漏极沟道区域通过单缝衍射后的光强度。
TFT-LCD阵列基板上,如图1所示,由于非显示区5(如外围布线区)薄膜晶体管的分布密度远高于显示区6(即像素区域),所以在经过曝光后显影的过程中,非显示区5单位时间内对显影液的消耗量远低于显示区6,这使得非显示区5内的局部区域显影液浓度高于显示区6,以至于显影结束后容易导致非显示区5的薄膜晶体管的沟道区光刻胶偏薄,经刻蚀工艺后易造成源漏极沟道半导体缺失,使源漏极沟道断开,从而使得TFT-LCD的非显示区5的薄膜晶体管无法工作,最终导致显示区6无法正常显示。
发明内容
本发明针对现有技术中存在的上述技术问题,提供一种掩模板及其制备方法和曝光系统。该掩模板能使透过第二区内狭缝的曝光光线的强度相对于透过第一区内狭缝的曝光光线的强度减小,从而使显示区和非显示区内的晶体管在经过源漏极曝光和显影后,保留在有源区膜层上的光刻胶的厚度趋于一致,从而使非显示区的晶体管的有源区在刻蚀中不会产生半导体缺失,进而确保刻蚀工艺后非显示区晶体管的有源区不会断开,最终确保非显示区的晶体管能够正常工作,以确保像素区域能够正常显示。
本发明提供了一种掩模板,包括透明基板,以及形成于透明基板表面的掩模图形;其中,所述掩模图形包括用于对应形成显示区内膜层图形的第一区和用于对应形成非显示区内膜层图形的第二区;
所述第一区和所述第二区内均设置有多个图形化掩模,且所述第一区内图形化掩模的分布密度小于所述第二区内图形化掩模的分布密度;
每个所述图形化掩模包括用于形成所述晶体管的源极的第一图形、用于形成所述晶体管的漏极的第二图形和夹设在所述第一图形和所述第二图形之间的狭缝,其中,所述第一区内的所述狭缝的宽度大于所述第二区内的所述狭缝的宽度。
优选的,设所述第一区内的所述狭缝的宽度为L,所述第二区内的所述狭缝的宽度为M,M=L-L×X%,其中,0<X<100,且X与所述第二区与所述第一区内所述图形化掩模的分布密度差值成正比。
优选的,所述第一图形和所述第二图形均由遮光材料构成,所述狭缝底部暴露所述透明基板。
优选的,所述掩模图形设置于所述透明基板一侧的表面;
所述第一图形、第二图形均由低反射率的遮光材料构成。
优选的,所述第一区和所述第二区内还设置有用于对应形成布线的布线图形,所述布线图形与所述掩模图形设置于所述透明基板同一侧的表面,且与所述第一图形和所述第二图形的材料相同。
本发明还提供了一种曝光系统,包括如上所述的掩模板。
本发明还提供了一种掩模板的制备方法,包括:
提供透明基板;
于所述透明基板表面依次沉积遮光膜层;
通过构图工艺在所述透明基板上形成掩模图形,所述掩模图形包括用于对应形成显示区内膜层图形的第一区和用于对应形成非显示区内膜层图形的第二区;
其中,所述第一区和所述第二区内均设置有多个图形化掩模,且所述第一区内图形化掩模的分布密度小于所述第二区内图形化掩模的分布密度;
每个所述图形化掩模包括用于形成所述晶体管的源极的第一图形、用于形成所述晶体管的漏极的第二图形和夹设在所述第一图形和所述第二图形之间的狭缝,所述第一区内的所述狭缝的宽度大于所述第二区内的所述狭缝的宽度。
优选的,通过构图工艺在所述透明基板上形成掩模图形包括:
在所述遮光膜层表面形成光刻胶层;
利用激光曝光设备对所述光刻胶层进行曝光,以形成对应所述掩模图形的图案化光刻胶;
以所述图案化光刻胶为掩模对所述遮光膜层进行刻蚀。
优选的,利用激光曝光设备对所述光刻胶进行曝光时,通过控制曝光量,以形成具有分别对应所述第一区内的所述狭缝和第二区内的所述狭缝图案的所述图案化光刻胶。
优选的,通过构图工艺在所述透明基板上形成掩模图形还包括于所述第一区和所述第二区内形成布线图形的步骤。
优选的,在透明基板上沉积遮光膜层前还包括:对所述透明基板进行清洗的步骤;
在通过构图工艺在所述透明基板上形成掩模图形后还包括:对形成在所述透明基板上的掩模图形进行检查,并对有缺陷的掩模图形进行修补的步骤。
本发明的有益效果:本发明所提供的掩模板,由于掩模板的第一区内狭缝的宽度大于第二区内狭缝的宽度,使透过第二区内狭缝的曝光光线的强度相对于透过第一区内狭缝的曝光光线的强度减小,从而使显示区和非显示区内的晶体管在经过源漏极曝光和显影后,保留在有源区膜层上的光刻胶的厚度趋于一致,从而使非显示区的晶体管的有源区在刻蚀中不会产生半导体缺失,进而确保非显示区晶体管的有源区不会断开,最终确保非显示区的晶体管能够正常工作,以确保像素区域能够正常显示。
本发明所提供的曝光系统,通过采用上述掩模板,提高了该曝光系统的曝光质量,从而提高了经该曝光系统曝光的产品的质量。
附图说明
图1为现有技术中阵列基板的显示区与非显示区的分布结构示意图;
图2为本发明实施例1中掩模板的结构剖视示意图。
其中的附图标记说明:
1.第一区;2.第二区;3.图形化掩模;31.第一图形;32.第二图形;33.狭缝;L.第一区内狭缝的宽度;M.第二区内狭缝的宽度;4.布线图形;5.非显示区;6.显示区。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案,下面结合附图和具体实施方式对本发明所提供的一种掩模板及其制备方法和曝光系统作进一步详细描述。
实施例1:
本实施例提供一种掩模板,如图2所示,包括透明基板(未标识),以及形成于透明基板表面的掩模图形。
其中,所述掩模图形包括用于对应形成显示区内膜层图形的第一区1和用于对应形成非显示区内膜层图形的第二区2;
第一区1和第二区2内均设置有多个图形化掩模3,且第一区1内图形化掩模3的分布密度小于第二区2内图形化掩模3的分布密度;
每个图形化掩模3包括用于形成所述晶体管的源极的第一图形31、用于形成晶体管的漏极的第二图形32和夹设在第一图形31和第二图形32之间的狭缝33;第一区1内的狭缝33的宽度L大于第二区2内的狭缝33的宽度M。
通过使掩模板的第一区1内的狭缝33的宽度大于第二区2内的狭缝33的宽度,使透过第二区2内狭缝33的曝光光线的强度相对于透过第一区1内狭缝33的曝光光线的强度减小,从而使显示区和非显示区内的晶体管在经过源漏极曝光和显影后,保留在有源区膜层上的光刻胶的厚度趋于一致,从而使非显示区的晶体管的有源区在刻蚀中不会产生半导体缺失,进而确保非显示区晶体管的有源区不会断开,最终确保非显示区的晶体管能够正常工作,以确保像素区域能够正常显示。
其中,由于狭缝33夹设于第一图形31和第二图形32之间,所以狭缝33的宽度指第一图形31和第二图形32之间的距离。
本实施例中,设第一区1内的狭缝33的宽度为L,第二区2内的狭缝33的宽度为M,M=L-L×X%,其中,0<X<100,且X与第二区2和第一区1内图形化掩模3的分布密度差值成正比。如此设置,能使L和M的差值随着第二区2与第一区1内图形化掩模3的分布密度差的增大而增大,由于显示区和非显示区内的晶体管在经过源漏极曝光后显影的过程中,非显示区与显示区内显影液的浓度差随着非显示区与显示区内晶体管分布密度差的增大而增大,也即非显示区与显示区内显影液的浓度差随着第二区2与第一区1内晶体管分布密度差的增大而增大,所以,M相对于L的减小能够相应地弥补非显示区内的显影液浓度高于显示区内的浓度对非显示区内晶体管有源区形成的过刻,即对应显影液浓度高的非显示区,掩模板上狭缝33的宽度M比较小;对应显影液浓度低的显示区,掩模板上狭缝33的宽度L比较大,从而使源漏极曝光时对应透射到非显示区内有源区的曝光光线的光强度比较小;而对应透射到显示区内有源区的曝光光线的光强度比较大,最终使源漏极曝光显影后保留在显示区和非显示区内晶体管有源区膜层上的光刻胶的厚度趋于一致,以确保经刻蚀后非显示区内晶体管的有源区不会因半导体缺失而断开。
本实施例中,第一图形31和第二图形32均由遮光材料构成,狭缝33底部暴露透明基板。由于通常情况下,显示区和非显示区膜层图形的曝光工艺中通常采用正性光刻胶,所以,掩模板上第一图形31和第二图形32为完全不透光图形,才能在曝光工艺后形成晶体管源极和漏极的图形,狭缝33为完全透光,在晶体管的源漏极曝光阶段,狭缝33通过单缝衍射对晶体管的有源区膜层上的光刻胶进行部分曝光。
本实施例中,掩模图形中的第一图形31和第二图形32设置于透明基板一侧的表面,第一图形31和第二图形32采用低反射率的遮光材料,如均采用金属铬低反射率的遮光材料能使第一图形31和第二图形32对曝光光线的遮挡不会影响掩模板上其他未遮光区域曝光光线的正常通过,从而确保曝光的精确度。
本实施例中,第一区1和第二区2内还设置有用于对应形成布线的布线图形4,布线图形4与第一图形31、第二图形32和狭缝33同层设置,且与第一图形31、第二图形32的材料相同。由于在显示区和非显示区内,晶体管的源漏极和布线通常采用相同的材料并通过一次构图工艺同时形成,所以在掩模板的第一区1和第二区2内除了第一图形31、第二图形32之外,还设置有布线图形4,这使布线与晶体管的源漏极能通过一次曝光工艺同时形成,从而提高曝光效率。位于第一区1中的布线图形4可包括用于对应形成显示区内数据线的图形,位于第二区2中的布线图形4可包括对应形成非显示区内扇出(fanout)线的图形。
需要说明的是,第一区1和第二区2内也可以不设置用于对应形成布线图形4,即掩模板上数据线的布线图形4与第一图形31、第二图形32和狭缝33不是通过一次构图工艺同时形成在同一掩模板上,即布线图形4形成在另一个掩模板上,布线图形4所在的掩模板与第一图形31、第二图形32和狭缝33所在的掩模板不是同一掩模板。
基于本实施例中掩模板的上述结构,本实施例还提供一种该掩模板的制备方法,包括:
提供透明基板。
于透明基板表面依次沉积遮光膜层。
通过构图工艺在透明基板上形成掩模图形,掩模图形包括用于对应形成显示区内膜层图形的第一区1和用于对应形成非显示区内膜层图形的第二区2。
其中,第一区1和第二区2内均设置有多个图形化掩模3,且第一区1内图形化掩模3的分布密度小于第二区2内图形化掩模3的分布密度。
每个图形化掩模3包括用于形成晶体管的源极的第一图形31、用于形成晶体管的漏极的第二图形32和夹设在第一图形31和第二图形32之间的狭缝33,第一区1内的狭缝33的宽度大于第二区2内的狭缝33的宽度。
本实施例中,采用一次构图工艺形成第一图形31、第二图形32和狭缝33,具体包括:在沉积遮光膜层后,须在遮光膜层上涂布光刻胶层,然后采用激光曝光工艺对光刻胶层进行曝光。激光曝光工艺采用激光打印设备,激光打印设备能够射出呈一定图形的激光光线,呈一定图形的激光光线照射到遮光膜层上的光刻胶层上之后,能对光刻胶层进行曝光。然后对光刻胶层进行显影,保留对应第一图形31和第二图形32上的光刻胶,去除第一图形31和第二图形32以外区域的光刻胶,形成包括第一图形31、第二图形32和狭缝33的图案化光刻胶;最后,采用刻蚀工艺对没有光刻胶层保护的遮光膜层进行刻蚀,刻蚀后剥离第一图形31和第二图形32上的光刻胶层,最终形成第一图形31、第二图形32和狭缝33。
需要说明的是,在掩模板的上述制备过程中,在曝光阶段,激光打印设备通过调整对应第一区1内狭缝33和第二区2内狭缝33位置的光刻胶的曝光量,即激光打印设备对对应于第一区1内狭缝33位置的光刻胶曝光量大于对对应于第二区2内狭缝33位置的光刻胶曝光量,从而使第一区1内对应狭缝33的光刻胶被曝光部分多于第二区2内对应狭缝33的光刻胶被曝光部分;进而使得在刻蚀阶段,第一区1内对应狭缝33的遮光膜层被去除部分多于第二区2内对应狭缝33的遮光膜层被去除部分;由此,最终使该掩模板上第一区1内狭缝33的宽度大于第二区2内狭缝33的宽度。
本实施例中,掩模板的制备方法还包括在透明基板上形成布线图形4,布线图形4与第一图形31、第二图形32和狭缝33在一次构图工艺中同时形成,保留透明基板上对应布线图形4的遮光膜层。
另外,本实施例中,在透明基板上沉积遮光膜层前还包括:对透明基板进行清洗;在第一图形31、第二图形32、布线图形33和布线图形4制备完毕后还包括:对形成在透明基板上的掩模图形进行检查,并对有缺陷的图形进行修补。对有缺陷的掩模图形进行修补如:对本应该断开的互相连通的位置进行进一步刻蚀,以使互相连通的位置断开;对图形有缺损的位置进行材料添补等。
实施例1的有益效果:实施例1中所提供的掩模板,通过使掩模板的第一区内的狭缝宽度大于第二区内的狭缝宽度,使透过第二区内狭缝的曝光光线的强度相对于透过第一区内狭缝的曝光光线的强度减小,从而使显示区和非显示区内的晶体管在经过源漏极曝光和显影后,保留在有源区膜层上的光刻胶的厚度趋于一致,从而使非显示区的晶体管的有源区在刻蚀中不会产生半导体缺失,进而确保非显示区晶体管的有源区不会断开,最终确保非显示区的晶体管能够正常工作,以确保像素区域能够正常显示。
实施例2:
本实施例提供一种曝光系统,包括实施例1中的掩模板。
通过采用实施例1中的掩模板,提高了该曝光系统的曝光质量,从而提高了经该曝光系统曝光的产品的质量。
可以理解的是,以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式,然而本发明并不局限于此。对于本领域内的普通技术人员而言,在不脱离本发明的精神和实质的情况下,可以做出各种变型和改进,这些变型和改进也视为本发明的保护范围。
Claims (10)
1.一种掩模板,包括透明基板,以及形成于透明基板表面的掩模图形;其中,所述掩模图形包括用于对应形成显示区内膜层图形的第一区和用于对应形成非显示区内膜层图形的第二区;
所述第一区和所述第二区内均设置有多个图形化掩模,且所述第一区内图形化掩模的分布密度小于所述第二区内图形化掩模的分布密度;
每个所述图形化掩模包括用于形成晶体管的源极的第一图形、用于形成所述晶体管的漏极的第二图形和夹设在所述第一图形和所述第二图形之间的狭缝,其特征在于,所述第一区内的所述狭缝的宽度大于所述第二区内的所述狭缝的宽度;
设所述第一区内的所述狭缝的宽度为L,所述第二区内的所述狭缝的宽度为M,M=L-L×X%,其中,0<X<100,且X与所述第二区和所述第一区内所述图形化掩模的分布密度差值成正比;
所述第一区和所述第二区内还设置有用于对应形成布线的布线图形,位于所述第一区中的布线图形包括用于对应形成显示区内数据线的图形。
2.根据权利要求1所述的掩模板,其特征在于,所述第一图形和所述第二图形均由遮光材料构成,所述狭缝底部暴露所述透明基板。
3.根据权利要求2所述的掩模板,其特征在于,所述掩模图形设置于所述透明基板一侧的表面;
所述第一图形、第二图形均由低反射率的遮光材料构成。
4.根据权利要求3所述的掩模板,其特征在于,所述布线图形与所述掩模图形设置于所述透明基板同一侧的表面,且与所述第一图形和所述第二图形的材料相同。
5.一种曝光系统,其特征在于,包括权利要求1-4任意一项所述的掩模板。
6.一种掩模板的制备方法,其特征在于,包括:
提供透明基板;
于所述透明基板表面依次沉积遮光膜层;
通过构图工艺在所述透明基板上形成掩模图形,所述掩模图形包括用于对应形成显示区内膜层图形的第一区和用于对应形成非显示区内膜层图形的第二区;
其中,所述第一区和所述第二区内均设置有多个图形化掩模,且所述第一区内图形化掩模的分布密度小于所述第二区内图形化掩模的分布密度;
每个所述图形化掩模包括用于形成晶体管的源极的第一图形、用于形成所述晶体管的漏极的第二图形和夹设在所述第一图形和所述第二图形之间的狭缝,所述第一区内的所述狭缝的宽度大于所述第二区内的所述狭缝的宽度;设所述第一区内的所述狭缝的宽度为L,所述第二区内的所述狭缝的宽度为M,M=L-L×X%,其中,0<X<100,且X与所述第二区和所述第一区内所述图形化掩模的分布密度差值成正比。
7.根据权利要求6所述的制备方法,其特征在于,通过构图工艺在所述透明基板上形成掩模图形包括:
在所述遮光膜层表面形成光刻胶层;
利用激光曝光设备对所述光刻胶层进行曝光,以形成对应所述掩模图形的图案化光刻胶;
以所述图案化光刻胶为掩模对所述遮光膜层进行刻蚀。
8.根据权利要求7所述的制备方法,其特征在于,利用激光曝光设备对所述光刻胶进行曝光时,通过控制曝光量,以形成具有分别对应所述第一区内的所述狭缝和第二区内的所述狭缝图案的所述图案化光刻胶。
9.根据权利要求8所述的制备方法,其特征在于,通过构图工艺在所述透明基板上形成掩模图形还包括于所述第一区和所述第二区内形成布线图形的步骤。
10.根据权利要求6至9任一项所述的制备方法,其特征在于,在透明基板上沉积遮光膜层前还包括:对所述透明基板进行清洗的步骤;
在通过构图工艺在所述透明基板上形成掩模图形后还包括:对形成在所述透明基板上的掩模图形进行检查,并对有缺陷的掩模图形进行修补的步骤。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510591876.2A CN105093807B (zh) | 2015-09-16 | 2015-09-16 | 一种掩模板及其制备方法和曝光系统 |
US15/504,936 US10032881B2 (en) | 2015-09-16 | 2016-03-25 | Mask, manufacturing method thereof and exposure system |
PCT/CN2016/077321 WO2017045391A1 (zh) | 2015-09-16 | 2016-03-25 | 掩模板及其制备方法和曝光系统 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510591876.2A CN105093807B (zh) | 2015-09-16 | 2015-09-16 | 一种掩模板及其制备方法和曝光系统 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN105093807A CN105093807A (zh) | 2015-11-25 |
CN105093807B true CN105093807B (zh) | 2024-01-23 |
Family
ID=54574555
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201510591876.2A Active CN105093807B (zh) | 2015-09-16 | 2015-09-16 | 一种掩模板及其制备方法和曝光系统 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10032881B2 (zh) |
CN (1) | CN105093807B (zh) |
WO (1) | WO2017045391A1 (zh) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105093807B (zh) * | 2015-09-16 | 2024-01-23 | 京东方科技集团股份有限公司 | 一种掩模板及其制备方法和曝光系统 |
CN106681099B (zh) * | 2016-12-20 | 2020-05-01 | 厦门天马微电子有限公司 | 一种掩膜板和阵列基板 |
CN106773523B (zh) * | 2017-01-10 | 2022-01-07 | 京东方科技集团股份有限公司 | 一种掩膜板及其制作方法 |
CN107807493B (zh) * | 2017-09-28 | 2020-08-07 | 京东方科技集团股份有限公司 | 掩膜板和曝光设备 |
US11054748B2 (en) | 2018-09-21 | 2021-07-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dummy insertion for improving throughput of electron beam lithography |
CN110764362B (zh) * | 2019-01-31 | 2020-12-29 | 昆山国显光电有限公司 | 掩膜条、阵列基板、显示屏及显示装置 |
CN109920801B (zh) * | 2019-03-11 | 2022-02-01 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、和显示装置 |
CN113568272B (zh) * | 2020-04-28 | 2024-02-13 | 光群雷射科技股份有限公司 | 转印式滚轮的制造方法及转印式滚轮 |
CN113327938B (zh) * | 2021-05-28 | 2023-12-22 | 合肥维信诺科技有限公司 | 掩膜版、阵列基板的制作方法和显示装置 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101114119A (zh) * | 2006-07-28 | 2008-01-30 | 三星电子株式会社 | 多色调光掩模及其制法和基于此的薄膜晶体管基底的制法 |
CN102799059A (zh) * | 2012-08-15 | 2012-11-28 | 京东方科技集团股份有限公司 | 灰阶掩膜版、阵列基板及其制备方法、显示装置 |
CN102866544A (zh) * | 2012-09-26 | 2013-01-09 | 深圳市华星光电技术有限公司 | 透明电极制作方法、掩膜板以及设备 |
CN104280997A (zh) * | 2014-10-28 | 2015-01-14 | 京东方科技集团股份有限公司 | 掩模板及其制造方法、利用掩模板构图的方法 |
CN204925610U (zh) * | 2015-09-16 | 2015-12-30 | 京东方科技集团股份有限公司 | 一种掩模板和曝光系统 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6611108B2 (en) * | 2000-04-26 | 2003-08-26 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and driving method thereof |
US6972819B2 (en) * | 2003-04-17 | 2005-12-06 | Hannstar Display Corporation | Method of manufacturing IPS-LCD using 4-mask process |
KR101301155B1 (ko) * | 2006-12-12 | 2013-09-03 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조방법 |
KR101430525B1 (ko) * | 2007-01-15 | 2014-08-14 | 삼성디스플레이 주식회사 | 액정표시장치 |
JP5193582B2 (ja) * | 2007-12-12 | 2013-05-08 | 株式会社東芝 | 半導体装置の製造方法 |
US7479355B1 (en) * | 2008-02-27 | 2009-01-20 | International Business Machines Corporation | Mask design for enhancing line end resolution |
CN101598894B (zh) * | 2009-07-07 | 2011-07-27 | 友达光电股份有限公司 | 光掩膜、薄膜晶体管元件及制作薄膜晶体管元件的方法 |
KR101673017B1 (ko) * | 2010-07-30 | 2016-11-07 | 삼성디스플레이 주식회사 | 박막 증착 장치 및 이를 이용한 유기 발광 표시장치의 제조 방법 |
CN105093807B (zh) * | 2015-09-16 | 2024-01-23 | 京东方科技集团股份有限公司 | 一种掩模板及其制备方法和曝光系统 |
-
2015
- 2015-09-16 CN CN201510591876.2A patent/CN105093807B/zh active Active
-
2016
- 2016-03-25 WO PCT/CN2016/077321 patent/WO2017045391A1/zh active Application Filing
- 2016-03-25 US US15/504,936 patent/US10032881B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101114119A (zh) * | 2006-07-28 | 2008-01-30 | 三星电子株式会社 | 多色调光掩模及其制法和基于此的薄膜晶体管基底的制法 |
CN102799059A (zh) * | 2012-08-15 | 2012-11-28 | 京东方科技集团股份有限公司 | 灰阶掩膜版、阵列基板及其制备方法、显示装置 |
CN102866544A (zh) * | 2012-09-26 | 2013-01-09 | 深圳市华星光电技术有限公司 | 透明电极制作方法、掩膜板以及设备 |
CN104280997A (zh) * | 2014-10-28 | 2015-01-14 | 京东方科技集团股份有限公司 | 掩模板及其制造方法、利用掩模板构图的方法 |
CN204925610U (zh) * | 2015-09-16 | 2015-12-30 | 京东方科技集团股份有限公司 | 一种掩模板和曝光系统 |
Also Published As
Publication number | Publication date |
---|---|
WO2017045391A1 (zh) | 2017-03-23 |
US10032881B2 (en) | 2018-07-24 |
CN105093807A (zh) | 2015-11-25 |
US20170278940A1 (en) | 2017-09-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN105093807B (zh) | 一种掩模板及其制备方法和曝光系统 | |
CN105957867B (zh) | 阵列基板母板及其制作方法、显示装置 | |
CN103904060B (zh) | Tft lcd阵列对位标记设计及制造方法 | |
CN104635416B (zh) | 一种掩膜板及阵列基板的制造方法 | |
CN102608859B (zh) | 掩模板及应用其制造薄膜晶体管阵列基板的方法 | |
KR101880875B1 (ko) | Tft-lcd 디스플레이 기판의 제조방법, 액정 패널 및 액정 디스플레이 장치 | |
WO2018161673A1 (zh) | 基板、显示面板以及显示装置 | |
JP2010152359A (ja) | 表示装置の製造方法 | |
CN106898616B (zh) | Tft基板的制作方法及tft基板 | |
CN105655289B (zh) | 一种阵列基板、其制作方法及显示装置 | |
CN103034045B (zh) | 一种半色调掩模板及其制造方法 | |
WO2016183968A1 (zh) | 阵列基板及其制造方法、显示面板、掩模板 | |
KR102278989B1 (ko) | 포토마스크 구조 및 어레이 기판 제조 방법 | |
US9431436B2 (en) | Array substrate and manufacturing method thereof | |
JP6947925B2 (ja) | Tftアレイ基板の製造方法及びディスプレイ装置の製造方法 | |
CN103474438A (zh) | 薄膜晶体管阵列基板及液晶面板 | |
CN105842980A (zh) | 掩膜板及设计方法、阵列基板及制作方法、相关显示装置 | |
CN204925610U (zh) | 一种掩模板和曝光系统 | |
CN101382732B (zh) | 制作图案化材料层的方法 | |
CN102637698A (zh) | 一种阵列基板及其制备方法 | |
CN105161454A (zh) | 一种阵列基板及其制备方法、显示装置 | |
KR101616919B1 (ko) | 박막 트랜지스터 어레이 기판의 제조방법 | |
CN103000581B (zh) | 一种薄膜晶体管阵列基板的制作方法 | |
CN105702584A (zh) | 薄膜晶体管及阵列基板的制作方法、阵列基板、显示装置 | |
CN111613577A (zh) | 阵列基板制备方法和半透光光罩 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |