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CN104716147B - 一种tft阵列基板及其制备方法、显示装置 - Google Patents

一种tft阵列基板及其制备方法、显示装置 Download PDF

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CN104716147B CN201510152075.6A CN201510152075A CN104716147B CN 104716147 B CN104716147 B CN 104716147B CN 201510152075 A CN201510152075 A CN 201510152075A CN 104716147 B CN104716147 B CN 104716147B
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Abstract

本发明的实施例提供一种TFT阵列基板及其制备方法、显示装置，涉及显示技术领域，可有效减少TFT阵列基板在制造过程中发生的静电放电，提高产品良率。所述TFT阵列基板的制备方法，包括：在基板上形成第一导电层，所述第一导电层包括位于像素区的第一导电图案和与所述第一导电图案电连接的第一信号线，与所述第一信号线电连接的第一信号线引线；在形成有所述第一导电层的基板上形成绝缘层；其中，所述绝缘层包括露出所述第一信号线引线的第一过孔；在形成有所述绝缘层的基板上形成第二导电薄膜；其中，所述第二导电薄膜通过位于所述绝缘层上的第一过孔与所述第一信号线引线电连接。用于阵列基板、显示装置的制造。

Description

一种TFT阵列基板及其制备方法、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种TFT阵列基板及其制备方法、显示装置。
背景技术
在薄膜晶体管(Thin-Film Transistor，简称TFT)阵列基板的制作过程中，常会有静电累积的现象产生，且由于显示的需求，选用绝缘性质的玻璃基板，导致在制作过程中产生的静电累积无法消除，因而容易引起静电放电(Electro-Static Discharge，简称ESD)的问题，造成阵列基板性能下降甚至被破坏，从而降低产品良率。
其中，在TFT阵列基板中，由于存在位于不同层导电体的交叠，当在该在交叠区域出现静电放电时，则会导致位于不同层导电体之间的绝缘层被击穿，从而导致本来不同层的线路短接，使得器件失效。
发明内容
本发明的实施例提供一种TFT阵列基板及其制备方法、显示装置，可有效减少TFT阵列基板在制造过程中发生的静电放电，提高产品良率。
为达到上述目的，本发明的实施例采用如下技术方案：
第一方面，提供一种TFT阵列基板的制备方法，包括：在基板上形成第一导电层，所述第一导电层包括位于像素区的第一导电图案和与所述第一导电图案电连接的第一信号线，与所述第一信号线电连接的第一信号线引线；在形成有所述第一导电层的基板上形成绝缘层；其中，所述绝缘层包括露出所述第一信号线引线的第一过孔；在形成有所述绝缘层的基板上形成第二导电薄膜；其中，所述第二导电薄膜通过位于所述绝缘层上的第一过孔与所述第一信号线引线电连接。
在第一方面的第一种可能的实现方式中，所述第一导电层还包括第三信号线，所述第三信号线与所述第一信号线相互绝缘；所述绝缘层还包括露出所述第三信号线的第二过孔；所述第二导电薄膜还通过所述第二过孔与所述第三信号线电连接。
结合第一方面或第一方面的第一种可能的实现方式中，在第二种可能的实现方式中，在形成所述第二导电薄膜之后，所述方法还包括：对形成有所述第二导电薄膜的基板进行静电消除处理。
结合第一方面或第一方面的第一种可能的实现方式中，在第三种可能的实现方式中，所述第一信号线引线位于外围布线区。
结合第一方面或第一方面的第一种可能的实现方式中，在第四种可能的实现方式中，在形成所述第二导电薄膜之后，所述方法还包括：对所述第二导电薄膜进行构图工艺处理，在所述像素区形成包括第二导电图案和与所述第二导电图案电连接的第二信号线的第二导电层；其中，对所述第二导电薄膜进行构图工艺处理后，所述第一信号线之间相互绝缘或所述第一信号线之间、所述第三信号线之间以及所述第一信号线与所述第三信号线之间均相互绝缘。
结合第一方面的第四种可能的实现方式，在第五种可能的实现方式中，所述第二导电层还包括位于外围布线区且与所述第二信号线电连接的第二信号线引线。
结合第一方面的第五种可能的实现方式，在第六种可能的实现方式中，所述第二导电层还包括覆盖所述第一过孔或所述第一过孔和所述第二过孔的导电保留图案；其中，所述导电保留图案与所述第二信号线和/或第三信号线断开。
结合第一方面的第六种可能的实现方式，在第七种可能的实现方式中，所述第一导电层还包括第三信号线；在基板上形成包括位于像素区的第一导电图案和与所述第一导电图案电连接的第一信号线，位于外围布线且与所述第一信号线电连接的第一信号线引线的第一导电层，包括：在基板上形成包括位于所述像素区的栅极和与所述栅极电连接的栅线，位于所述外围布线区且与所述栅线电连接的栅线引线的第一导电层；
对所述第二导电薄膜进行构图工艺处理，形成包括位于所述像素的第二导电图案和与所述第二导电图案电连接的第二信号线，位于所述外围布线区且与所述第二信号线电连接的第二信号线引线，以及分别覆盖所述第一过孔和所述第二过孔的导电保留图案的第二导电层，包括：对所述第二导电薄膜进行构图工艺处理，形成包括位于所述像素区的源极、漏极和与所述源极或漏极电连接的数据线，位于所述外围布线区且与所述数据线电连接的数据线引线，以及分别覆盖所述第一过孔和所述第二过孔的第一源漏保留图案和第二源漏保留图案的第二导电层。
结合第一方面的第六种可能的实现方式，在第八种可能的实现方式中，所述第一导电层还包括第三信号线；在基板上形成包括位于像素区的第一导电图案和与所述第一导电图案电连接的第一信号线，位于外围布线区其与所述第一信号线电连接的第一信号线引线的第一导电层，包括：在基板上形成包括位于所述像素区的源极、漏极和与所述源极或漏极电连接的数据线，位于所述外围布线区且与所述数据线电连接的数据线引线的第一导电层；
对所述第二导电薄膜进行构图工艺处理，形成包括位于像素区的第二导电图案和与所述第二导电图案电连接的第二信号线，位于外围布线区且与所述第二信号线电连接的第二信号线引线、以及分别覆盖所述第一过孔和所述第二过孔的导电保留图案的第二导电层，包括：对所述第二导电薄膜进行构图工艺处理，形成包括位于所述像素区的栅极和与所述栅极电连接的栅线，位于所述外围布线区且与所述栅线电连接的栅线引线，以及分别覆盖所述第一过孔和所述第二过孔的第一栅保留图案和第二栅保留图案的第二导电层。
结合第一方面的第七种或第八种可能的实现方式，在第九种可能的实现方式中，所述第三信号线为公共电极线、或电源线、和/或构成驱动电路的布线。
第二方面，提供一种TFT阵列基板，包括：依次设置在基板上的第一导电层、绝缘层和第二导电层；所述第一导电层包括位于像素区的第一导电图案和与所述第一导电图案电连接的第一信号线，与所述第一信号线电连接的第一信号线引线；其中，所述第一信号线之间相互绝缘；所述绝缘层包括露出所述第一信号线引线的第一过孔；所述第二导电层包括位于所述像素区的第二导电图案和与所述第二导电图案电连接的第二信号线；其中，所述第二导电层与所述绝缘层接触。
在第二方面的第一种可能的实现方式中，所述第一导电层还包括第三信号线，所述第三信号线与所述第一信号线相互绝缘；所述绝缘层还包括露出所述第三信号线的第二过孔；其中，所述第三信号线之间相互绝缘。
结合第二方面或第二方面的第一种可能的实现方式，在第二种可能的实现方式中，所述第一信号线引线位于外围布线区。
结合第二方面或第二方面的第一种可能的实现方式，在第三种可能的实现方式中，所述第二导电层还包括位于所述外围布线区且与所述第二信号线电连接的第二信号线引线。
结合第二方面的第三种可能的实现方式，在第四种可能的实现方式中，所述第二导电层还包括覆盖所述第一过孔或所述第一过孔和所述第二过孔的导电保留图案；其中，所述导电保留图案与所述第二信号线引线和/或第三信号线断开。
结合第二方面的第四种可能的实现方式，在第五种可能的实现方式中，所述第一导电层还包括第三信号线；所述第一导电图案为栅极，所述第一信号线为栅线，所述第一信号线引线为栅线引线；所述第二导电图案为源极和漏极，所述第二信号线为与所述源极或所述漏极电连接的数据线，所述第二信号线引线为数据线引线，所述导电保留图案包括第一源漏保留图案和第二源漏保留图案；其中，所述第一源漏保留图案覆盖所述第一过孔，第二源漏保留图案覆盖所述第二过孔。
结合第二方面的第四种可能的实现方式，在第六种可能的实现方式中，所述第一导电层还包括第三信号线；所述第一导电图案为源极和漏极，所述第一信号线为与所述源极或所述漏极电连接的数据线，所述第一信号线引线为数据线引线；所述第二导电图案为栅极，所述第二信号线为栅线，所述第二信号线引线为栅线引线，所述导电保留图案包括第一栅保留图案和第二栅保留图案；其中，所述第一栅保留图案覆盖所述第一过孔，第二栅保留图案覆盖所述第二过孔。
结合第二方面的第五种或第六种可能的实现方式，在第七种可能的实现方式中，所述第三信号线为公共电极线、或电源线、和/或构成栅极驱动电路的布线。
第三方面，提供一种显示装置，包括第二方面的所述显示面板。
本发明的实施例提供一种TFT阵列基板及其制备方法、显示装置，由于在所述绝缘层上设置了露出所述第一信号线引线的过孔，因此在形成所述第二导电层的第二导电薄膜沉积后，该第二导电薄膜便会通过所述过孔与所述第一信号线引线实现电连接，基于此，只要在所述第一导电图案和/或所述第一信号线上聚集了电荷，便可以通过所述第一信号线引线与所述第二导电薄膜的电连接关系，把聚集的电荷平衡到所有第一信号线、第一导电图案和第二导电薄膜上，这样便不会存在由于电荷聚集到某些导电体上而导致该导电体与不同层相交叠的其他导电体存在较大的电位差异而发生静电放电，因而本发明实施例可有效减少TFT阵列基板在制造过程中发生的静电放电，提高产品良率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种制备阵列基板的流程示意图；
图2a为本发明实施例提供的在基板上形成包括栅极、栅线、栅线引线的第一导电层的俯视示意图；
图2b为本发明实施例提供的在基板上形成包括栅极、栅线引线的第一导电层的剖视示意图；
图3a为在图2a的基础上形成包括第一过孔的绝缘层以及第二导电薄膜的俯视示意图；
图3b为在图2b的基础上形成包括第一过孔的绝缘层以及第二导电薄膜的剖视示意图；
图4a为在图3a的基础上对第二导电薄膜进行构图工艺后形成包括源极、漏极、数据线、数据线引线、第一源漏保留图案的第二导电层的俯视示意图；
图4b为在图3b的基础上对第二导电薄膜进行构图工艺后形成包括源极、漏极、数据线、数据线引线、第一源漏保留图案的第二导电层的剖视示意图；
图5为本发明实施例提供的先形成包括源极、漏极、数据线、数据线引线、第一源漏保留图案的第一导电层，后形成包括栅极、栅线引线的第一导电层的俯视示意图；
图6a为在图4a的基础上形成第一电极的俯视示意图；
图6b为在图4b的基础上形成第一电极的剖视示意图一；
图6c为在图4b的基础上形成第一电极的剖视示意图二；
图7为在图6c的基础上形成公共电极的剖视示意图。
附图标记：
01-像素区；02-外围布线区；10-栅极；11-栅线；12-栅线引线；13-第一栅保留图案；20-第二导电薄膜；21-源极；22-漏极；23-数据线；24-数据线引线；25-第一源漏保留图案；30-栅绝缘层；31-第一过孔；40-半导体有源层；50-第一电极；60-公共电极。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了一种TFT阵列基板的制备方法，如图1所示，包括如下步骤：
S01、在基板上形成第一导电层，所述第一导电层包括位于像素区的第一导电图案和与所述第一导电图案电连接的第一信号线，与所述第一信号线电连接的第一信号线引线。
S02、在形成有所述第一导电层的基板上形成绝缘层；其中，所述绝缘层包括露出所述第一信号线引线的第一过孔。
S03、在形成有所述绝缘层的基板上形成第二导电薄膜；其中，所述第二导电薄膜通过位于所述绝缘层上的第一过孔与所述第一信号线引线电连接。
需要说明的是，第一，不对所述第一导电图案、第一信号线、第一信号线引线的材料进行限定；此外，也不对第二导电薄膜的材料进行限定。
第二，不对所述第一信号线的类型进行限定，只要是形成在所述阵列基板上且可能与其他导电体产生静电放电的信号线均可。例如：所述第一信号线可以是栅线，或者是数据线。
第三，不对所述第一信号线引线的具体位置进行限定，其可以位于像素区内，也可位于外围布线区内。
第四，不对所述基板进行限定，其可以是不设置有任何膜层的衬底基板，也可以是设置有某些膜层的基板例如所述基板可以在衬底基板上已经设置了缓冲层的基板，具体根据实际情况进行设定，在此不做限定。
本发明实施例提供了一种TFT阵列基板的制备方法，只要在所述第一导电图案和/或所述第一信号线上聚集了电荷，便可以通过所述第一信号线引线与所述第二导电薄膜的电连接关系，把聚集的电荷分散到所有第一信号线、第一导电图案和第二导电薄膜上，这样便不会存在由于电荷聚集到某些导电体上而导致该导电体与不同层相交叠的其他导电体存在较大的电位差异而发生静电放电，因而本发明实施例可有效减少TFT阵列基板在制造过程中发生的静电放电，提高产品良率。
优选的，所述第一导电层还包括第三信号线，所述第三信号线与所述第一信号线相互绝缘；所述绝缘层还包括露出所述第三信号线的第二过孔；所述第二导电薄膜还通过所述第二过孔与所述第三信号线电连接。
这里所述第三信号线是与所述第一信号线不同类型的信号线，具体不做限定。
这样，只要在所述第一导电图案和/或所述第一信号线和/或第三信号线上聚集了电荷，便可以通过所述第一信号线引线和第三信号线与所述第二导电薄膜的电连接关系，把聚集的电荷分散到所有第一信号线、第一导电图案、第三信号线和第二导电薄膜上，可进一步有效减少TFT阵列基板在制造过程中发生的静电放电。
基于上述，优选在形成所述第二导电薄膜之后，所述方法还包括：对形成有所述第二导电薄膜的基板进行静电消除处理。
这样，通过静电消除处理，可以快速的将所述第一导电图案、第一信号线、第一信号线引线以及所述第二导电薄膜上的静电消除。
基于上述，考虑到高分辨率阵列基板的需求，优选将所述第一信号线引线形成在外围布线区，这样可以减轻像素区的布线复杂度。
此外，将所述第一信号线引线形成在外围布线区，还可以起到传导信号的作用，即：可以将驱动IC的信号通过设置在外围布线区的焊盘经所述第一信号线引线传导到所述第一信号线，或者也可将形成在阵列基板上的驱动电路的信号通过所述第一信号线引线传导到所述第一信号线。
基于上述，优选的，在形成所述第二导电薄膜之后，所述方法还包括：对所述第二导电薄膜进行构图工艺处理，在所述像素区形成包括第二导电图案和与所述第二导电图案电连接的第二信号线的第二导电层。
其中，对所述第二导电薄膜进行构图工艺处理后，所述第一信号线之间相互绝缘或所述第一信号线之间、所述第三信号线之间以及所述第一信号线与所述第三信号线之间均相互绝缘。
即：当所述第一导电层不包括第三信号线时，对所述第二导电薄膜进行构图工艺处理后，仅使所述第一信号线之间相互绝缘即可；当所述第一导电层还包括第三信号线时，对所述第二导电薄膜进行构图工艺处理后除了使所述第一信号线之间相互绝缘外，还需使第三信号线之间以及所述第一信号线与所述第三信号线之间均相互绝缘。
此外，由于当TFT阵列基板正常工作时，第一导电图案和第一信号线不能与位于不同层的第二导电图案和第二信号线电连接，因而最终形成的TFT阵列基板也就不能存在上述的第一信号线引线与第二导电薄膜经构图工艺后形成的第二导电图案和第二信号线产生电连接关系，基于此，优选在对所述第二导电薄膜进行构图工艺处理前，进行上述的静电消除处理操作。
通过所述第二导电薄膜对累积到所述第一导电图案和所述第一信号线和/第三信号线上的电荷进行静电分散处理处理后，再利用其形成第二导电图案和第二信号线，既可以有效减少TFT阵列基板在制造过程中发生的静电放电，又可以在此基础上形成相应的构成阵列基板的必要图案，使得工艺更为简化。
在此基础上，进一步优选的，所述第二导电层还包括位于外围布线区且与所述第二信号线电连接的第二信号线引线。即：在对所述第二导电薄膜进行构图工艺处理形成位于所述像素区的第二导电图案和与所述第二导电图案电连接的第二信号线的同时，在所述外围布线区还可以形成与所述第二信号线电连接的第二信号线引线。
通过所述第二信号线引线可以将驱动IC的信号通过设置在外围布线区的焊盘经所述第二信号线引线传导到所述第二信号线，或者也可将形成在阵列基板上的驱动电路的信号通过所述第二信号线引线传导到所述第二信号线。
进一步的，考虑到第二导电薄膜的材料与所述第一信号线引线和/或第三信号线的材料相同例如都为金属材料，这样在刻蚀所述第二导电薄膜时，若将覆盖所述绝缘层上的第一过孔或第一过孔和第二过孔的第二导电薄膜刻蚀掉，则会导致该第一过孔露出的所述第一信号线引线，第二过孔露出的第三信号线也被刻蚀，因此，本发明实施例优选所述第二导电层还包括覆盖所述第一过孔或所述第一过孔和所述第二过孔的导电保留图案，即：在形成第二信号线和所述第二信号线引线的同时，还形成覆盖所述第一过孔或所述第一过孔和所述第二过孔的导电保留图案；其中，所述导电保留图案与所述第二信号线和/或第三信号线断开。
这里，当所述第一导电层不包括第三信号线时，所述绝缘层只包括位于外围布线区的第一过孔，在此基础上，所述导电保留图案也相应的只覆盖所述第一过孔，所述导电保留图案与所述第二信号线断开。当所述第一导电层还包括第三信号线时，所述绝缘层包括第一过孔和第二过孔，在此基础上，所述导电保留图案也相应的覆盖所述第一过孔和第二过孔，所述导电保留图案与所述第二信号线和第三信号线均断开；其中，所述第一过孔位于外围布线区，第二过孔的位置需根据第三信号线的位置而定。
基于上述，在所述第一导电层还包括第三信号线的情况下，如图2a和图2b所示，所述第一导电图案可以为栅极10，第一信号线可以为与所述栅极10电连接的栅线11(图2b中未标识出)，第一信号线引线为与所述栅线11电连接的栅线引线12。其中，所述栅极10和栅线11位于像素区01中，所述栅线引线12位于外围布线区02中，所述第三信号线可以在像素区和/或外围布线区。
其中，所述第三信号线可以是公共电极线、或电源线、和/或构成栅极驱动电路的布线、和/或构成源极驱动电路的布线。
在此基础上，对所述第二导电薄膜进行构图工艺处理，形成包括位于所述像素区的第二导电图案和与所述第二导电图案电连接的第二信号线，位于所述外围布线区且与所述第二信号线电连接的第二信号线引线，以及分别覆盖所述第一过孔和所述第二过孔的导电保留图案的第二导电层，具体可以是：
如图4a和图4b所示，对所述第二导电薄膜20进行构图工艺处理，形成包括位于所述像素区01的源极21、漏极22和与所述源极21(或漏极)电连接的数据线23(图4b中未标识出)，位于所述外围布线区02且与所述数据线23电连接的数据线引线24(图4b中未标识出)，以及覆盖所述第一过孔31的第一源漏保留图案25，覆盖所述第二过孔(图中未标识出)的第二源漏保留图案(图4a和图4b中均未标识出)。其中，第一源漏保留图案25位于外围布线区02，第二源漏保留图案位于像素区和/或外围布线区，其根据第三信号线的位置而定。
此过程即为：如图2a和图2b所示，先在像素区01形成栅极10、与所述栅极10电连接的栅线11(图2b中未标识出)，在外围布线区02形成与所述栅线11电连接的栅线引线12，并形成第三信号线(图中2a和2b中均未标识出)；其中，所述第三信号线可以在像素区和/或外围布线区；之后，如图3a和图3b所示，形成栅绝缘层30(图3a中未标识出)，其包括露出所述栅线引线12的第一过孔31和露出第三信号线的第二过孔(图中未标识出)；然后形成半导体有源层40(图3a中未标识出)；最后形成第二导电薄膜20，所述第二导电薄膜20通过所述第一过孔31与所述栅线引线12电连接，通过第二过孔与第三信号线电连接，然后，如图4a和4b所示，对所述第二导电薄膜20进行构图工艺，在像素区01形成源极21、漏极22、与所述源极21(或漏极22)电连接的数据线23(图4b中未标识出)，在所述外围布线区02形成与所述数据线23电连接的数据线引线24(图4b中未标识出)和覆盖所述第一过孔的第一源漏保留图案25，并形成覆盖所述第二过孔的第二源漏保留图案(图4a和图4b中均未标识出)。其中，上述过程中虽然没有提到半导体有源层，但是本领域技术人员根据可知，要形成TFT阵列基板则必然要形成TFT，要形成TFT，在上述描述的基础上，则必然会形成半导体有源层并且可以确定该半导体有缘层形成在栅绝缘层后和第二导电薄膜前。
基于此，位于TFT阵列基板像素区01的TFT也就相应的形成了，在此过程中，当所述第三信号线为栅极驱动电路的布线时，本发明实施例优选在形成位于像素区01的TFT的同时，在外围布线区02形成栅极驱动电路；其中，栅极驱动电路由多个TFT构成。栅极驱动电路的信号通过所述栅线引线12传导到栅线11以进行对TFT的开关进行控制。
需要说明的是，由于所述第一导电层上有绝缘层的覆盖，因此图3中，所述第一导电层的图案用虚直线进行示意。
当然，在所述第一导电层还包括第三信号线的情况下，如图5所示，所述第一导电图案可以为源极21和漏极22，第一信号线可以为与所述源极21或漏极22电连接的数据线23，第一信号线引线为与所述数据线23电连接的数据线引线24。其中，所述源极21、漏极22和数据线23位于像素区01中，所述数据线引线24位于外围布线区02中，所述第三信号线可以在像素区和/或外围布线区。
其中，所述第三信号线可以是公共电极线、或电源线、和/或构成栅极驱动电路的布线、和/或构成源极驱动电路的布线。
在此基础上，对所述第二导电薄膜进行构图工艺处理，形成包括位于所述像素区的第二导电图案和与所述第二导电图案电连接的第二信号线，位于所述外围布线区且与所述第二信号线电连接的第二信号线引线，以及分别覆盖所述第一过孔和所述第二过孔的导电保留图案的第二导电层，具体可以是：
如图5所示，对所述第二导电薄膜进行构图工艺处理，形成包括位于所述像素区01的栅极10和与所述栅极10电连接的栅线11，位于所述外围布线区02且与所述栅线11电连接的栅线引线12，以及覆盖所述第一过孔31的第一栅保留图案13和覆盖所述第二过孔(图5中未标识出)的第二栅保留图案(图5中未标识出)的第二导电层。其中，第一栅保留图案13位于外围布线区02中，第二栅保留图案位于像素区和/或外围布线区，其根据第三信号线的位置而定。
此过程即为：先在像素区01形成源极21或漏极22、与所述源极21(或漏极22)电连接的数据线23，在外围布线区02形成与所述数据线23电连接的数据线引线24、并形成第三信号线(图5中未标识出)；其中，所述第三信号线可以在像素区和/或外围布线区；然后形成半导体有源层；之后形成栅绝缘层(图5中未标识出)，其包括露出所述数据线引线24的第一过孔31和露出第三信号线的第二过孔(图5中未标识出)；最后形成第二导电薄膜20(图5中未标识出)，所述第二导电薄膜20通过所述第一过孔31与所述数据线引线24，通过第二过孔与第三信号线电连接，然后，对所述第二导电薄膜20进行构图工艺，在像素区形成栅极10、与所述栅极10电连接的栅线11，在所述外围布线区02形成与所述栅线11电连接的栅线引线12和覆盖所述第一过孔31的第一栅保留图案13，并形成覆盖所述第二过孔的第二源漏保留图案(图5中未标识出)。其中，上述过程中虽然没有提到半导体有源层，但是本领域技术人员根据可知，要形成TFT阵列基板则必然要形成TFT，要形成TFT，在上述描述的基础上，则必然会形成半导体有源层。
基于此，位于TFT阵列基板像素区的TFT也就相应的形成了，在此过程中，当所述第三信号线为源极驱动电路的布线时，本发明实施例优选在形成位于像素区01的TFT的同时，在外围布线区02形成源极驱动电路连接；其中，源极驱动电路由多个TFT构成。源极驱动电路的信号通过所述数据线引线24传导到数据线23。
需要说明的是，由于所述第一导电层上有绝缘层的覆盖，因此图4中，所述第一导电层的图案用虚直线进行示意。
基于上述，如图6a、图6b和图6c所示，所述TFT阵列基板的制备方法还包括：形成位于所述像素区01的第一电极50，其中，所述第一电极50与所述漏极22电连接。
这里，当源极21和漏极22后于所述栅极10形成时，所述第一电极50与所述漏极22的电连接方式可以是直接电连接，也可以是间接例如通过过孔电连接。其中，当为直接电连接时，所述第一电极50可以先于所述漏极22形成，即，可以在形成所述第二导电薄膜20前形成所述第一电极50，然后对所述第二导电薄膜20进行构图工艺后形成所述漏极；当然，参考图6b所示，所述第一电极50也可以后于所述漏极22形成。当为间接电连接时，参考图6c所示，在形成所述漏极22后，先形成保护层，所述保护层包括露出所述漏极22的过孔，后形成的所述第一电极50通过形成在保护层上的过孔与所述漏极22电连接。
对于源极21和漏极22先于所述栅极10形成的情况，所述第一电极50与所述漏极22的电连接方式为间接电连接。
基于此，所述第一电极50可以为像素电极，在此基础上，所述TFT阵列基板的制备方法还包括：形成公共电极。
其中，对于共平面切换型(In-Plane Switch，简称IPS)阵列基板而言，所述像素电极和所述公共电极同层间隔设置，且均为条状电极；对于高级超维场转换型(Advanced-super Dimensional Switching，简称ADS)阵列基板而言，如图7所示，所述像素电极和所述公共电极60不同层设置，其中在上的电极为条状电极，在下的电极为板状电极。
当然，所述第一电极50也可以为阳极或阴极，在此基础上，所述TFT阵列基板的制备方法还包括：形成有机材料功能层和阴极或阳极。即：当所述第一电极50为阳极的情况下，还形成有机材料功能层和阴极；当所述第一电极50为阴极的情况下，还形成有机材料功能层和阳极。
其中，所述有机材料功能层至少包括电子传输层、发光层和空穴传输层；为了能够提高所述电子和所述空穴注入发光层的效率，所述有机材料功能层还可以包括设置在所述阴极与所述电子传输层之间的电子注入层，以及在所述阳极与所述空穴传输层之间的空穴注入层。
根据所述阳极和所述阴极的材料的不同，可以分为单面发光型柔性显示基板和双面发光型柔性显示基板；即：当所述阳极和所述阴极中其中一个电极的材料为不透明材料时，所述柔性显示基板为单面发光型；当所述阳极和所述阴极的材料均为透明材料时，所述柔性显示基板为双面发光型。
本发明实施例还提供了一种TFT阵列基板，包括：依次设置在基板上的第一导电层、绝缘层和第二导电层；其中，所述第一导电层包括位于像素区的第一导电图案和与所述第一导电图案电连接的第一信号线，与所述第一信号线电连接的第一信号线引线；其中，所述第一信号线之间相互绝缘；所述绝缘层包括露出所述第一信号线引线的第一过孔；所述第二导电层包括位于所述像素区的第二导电图案和与所述第二导电图案电连接的第二信号线；其中，所述第二导电层与所述绝缘层接触。
需要说明的是，第一，不对所述第一导电图案、第一信号线、第一信号线引线的材料进行限定；此外，也不对第二导电薄膜的材料进行限定。
第二，不对所述第一信号线的类型进行限定，只要是形成在所述阵列基板上且可能与其他导电体产生静电放电的信号线均可。例如：所述第一信号线可以是栅线，或者是数据线。
第三，不对所述第一信号线引线的具体位置继续限定，其可以位于像素区内，也可位于外围布线区内。
第四，不对所述基板进行限定，其可以是不设置有任何膜层的衬底基板，也可以是设置有某些膜层的基板例如所述基板可以在衬底基板上已经设置了缓冲层的基板，具体根据实际情况进行设定，在此不做限定。
本发明实施例提供了一种TFT阵列基板的制备方法，由于在所述绝缘层上设置了露出所述第一信号线引线的过孔，因此在形成所述第二导电层的第二导电薄膜沉积后，该第二导电薄膜便会通过所述过孔与所述第一信号线引线实现电连接，基于此，只要在所述第一导电图案和/或所述第一信号线上聚集了电荷，便可以通过所述第一信号线引线与所述第二导电薄膜的电连接关系，把聚集的电荷平衡到所有第一信号线、第一导电图案和第二导电薄膜上，这样便不会存在由于电荷聚集到某些导电体上而导致该导电体与不同层相交叠的其他导电体存在较大的电位差异而发生静电放电，因而本发明实施例可有效减少TFT阵列基板在制造过程中发生的静电放电，提高产品良率。
优选的，所述第一导电层还包括第三信号线，所述第三信号线与所述第一信号线相互绝缘；所述绝缘层还包括露出所述第三信号线的第二过孔；其中，所述第三信号线之间相互绝缘。
这里所述第三信号线是与所述第一信号线不同类型的信号线，具体不做限定。
这样，只要在所述第一导电图案和/或所述第一信号线和/或第三信号线上聚集了电荷，便可以通过所述第一信号线引线和第三信号线与所述第二导电薄膜的电连接关系，把聚集的电荷分散到所有第一信号线、第一导电图案、第三信号线和第二导电薄膜上，可进一步有效减少TFT阵列基板在制造过程中发生的静电放电。
考虑到高分辨率阵列基板的需求，优选将所述第一信号线引线设置在外围布线区，这样可以减轻像素区的布线复杂度。
此外，将所述第一信号线引线设置在外围布线区，还可以起到传导信号的作用，即：可以将驱动IC的信号通过设置在外围布线区的焊盘经所述第一信号线引线传导到所述第一信号线，或者也可将形成在阵列基板上的驱动电路的信号通过所述第一信号线引线传导到所述第一信号线。
进一步优选的，所述第二导电层还包括位于所述外围布线区且与所述第二信号线电连接的第二信号线引线。
通过所述第二信号线引线可以将驱动IC的信号通过设置在外围布线区的焊盘经所述第二信号线引线传导到所述第二信号线，或者也可将形成在阵列基板上的驱动电路的信号通过所述第二信号线引线传导到所述第二信号线。
进一步的，考虑到第二导电薄膜的材料与所述第一信号线引线和/或第三信号线的材料相同例如都为金属材料，这样在刻蚀所述第二导电薄膜时，若将覆盖所述绝缘层上的第一过孔或第一过孔和第二过孔的第二导电薄膜刻蚀掉，则会导致该第一过孔露出的所述第一信号线引线，第二过孔露出的第三信号线也被刻蚀，因此，本发明实施例优选所述第二导电层还包括覆盖所述第一过孔或所述第一过孔和所述第二过孔的导电保留图案。其中，所述导电保留图案与所述第二信号线线和/或第三信号线断开。
这里，当所述第一导电层不包括第三信号线时，所述绝缘层只包括位于外围布线区的第一过孔，在此基础上，所述导电保留图案也相应的只覆盖所述第一过孔，所述导电保留图案与所述第二信号线断开。当所述第一导电层还包括第三信号线时，所述绝缘层包括第一过孔和第二过孔，在此基础上，所述导电保留图案也相应的覆盖所述第一过孔和第二过孔，所述导电保留图案与所述第二信号线和第三信号线均断开；其中，所述第一过孔位于外围布线区，第二过孔的位置需根据第三信号线的位置而定。
基于上述，在所述第一导电层还包括第三信号线的情况下，如图4a和4b所示，所述第一导电层可以是栅导电层，在此情况下，所述第一导电图案为栅极10，所述第一信号线为栅线11(图4b中未标识出)，所述第一信号线引线为栅线引线12；其中，所述栅极10和栅线11位于像素区01中，所述栅线引线12位于外围布线区02中，所述第三信号线可以在像素区和/或外围布线区。
其中，所述第三信号线可以是公共电极线、或电源线、和/或构成栅极驱动电路的布线、和/或构成源极驱动电路的布线。
所述第二导电层可以是源漏导电层，在此情况下，所述第二导电图案为源极21和漏极22，所述第二信号线为与所述源极21或所述漏极22电连接的数据线23(图4b中未标识出)，所述第二信号线引线为数据线引线24(图4b中未标识出)，所述导电保留图案包括第一源漏保留图案25和第二源漏保留图案(图4a和图4b中均未标识出)；第一源漏保留图案25覆盖所述第一过孔31的，第二源漏保留图案覆盖所述第二过孔(图4a和图4b中均未标识出)。其中，源极21、漏极22和数据线23位于像素区01中，数据线引线24和第一源漏保留图案25位于外围布线区02，第二源漏保留图案位于像素区和/或外围布线区，其根据第三信号线的位置而定。
其中，在上述结构中，虽然没有提到半导体有源层，但是本领域技术人员根据可知，要形成TFT阵列基板则必然要形成TFT，要形成TFT，在上述描述的基础上，则必然会形成半导体有源层并且可以确定该半导体有缘层在形成栅绝缘层后和第二导电薄膜前。
基于此，位于TFT阵列基板像素区01的TFT也就相应的形成了，在此过程中，当所述第三信号线为栅极驱动电路的布线时，本发明实施例优选在形成位于像素区01的TFT的同时，在外围布线区02形成栅极驱动电路；其中，栅极驱动电路由多个TFT构成。栅极驱动电路的信号通过所述栅线引线12传导到栅线11以进行对TFT的开关进行控制。
当然，在所述第一导电层还包括第三信号线的情况下，如图5所示，所述第一导电层可以是源漏导电层，在此情况下，所述第一导电图案可以为源极21和漏极22，第一信号线可以为与所述源极21或漏极22电连接的数据线23，第一信号线引线为数据线引线24。其中，所述源极21、漏极22和数据线23位于像素区01中，所述数据线引线24位于外围布线区02中，所述第三信号线可以在像素区和/或外围布线区。
其中，所述第三信号线可以是公共电极线、或电源线、和/或构成栅极驱动电路的布线、和/或构成源极驱动电路的布线。
所述第二导电层可以是栅导电层，在此情况下，所述第二导电图案为栅极10，所述第二信号线为栅线11，所述第二信号线引线为栅线引线12，所述导电保留图案包括第一栅保留图案13和第二保留图案(图5中未标识出)，第一栅保留图案13覆盖所述第一过孔31，第二栅保留图案覆盖所述第二过孔(图5中未标识出)。其中，所述栅极10和栅线11位于像素区01中，所述栅线引线12和第一栅保留图案13位于外围布线区02中，第二栅保留图案位于像素区和/或外围布线区，其根据第三信号线的位置而定。
其中，在上述结构中，虽然没有提到半导体有源层，但是本领域技术人员根据可知，要形成TFT阵列基板则必然要形成TFT，要形成TFT，在上述描述的基础上，则必然会形成半导体有源层。
基于此，位于TFT阵列基板像素区的TFT也就相应的形成了，在此过程中，当所述第三信号线为源极驱动电路的布线时，本发明实施例优选在形成位于像素区01的TFT的同时，在外围布线区02形成源极驱动电路连接；其中，源极驱动电路由多个TFT构成。源极驱动电路的信号通过所述数据线引线24传导到数据线23。
基于上述，如图6a和图6b所示，所述TFT阵列基板还包括：位于所述像素区01的第一电极50，其中，所述第一电极50与所述漏极22电连接。
这里，当源极21和漏极22后于所述栅极10形成时，所述第一电极50与所述漏极22的电连接方式可以是直接电连接，也可以是间接电连接。其中，当为直接电连接时，所述第一电极50可以先于所述漏极22形成，即，可以在形成所述第二导电薄膜20前形成所述第一电极50，然后对所述第二导电薄膜20进行构图工艺后形成所述漏极；当然，参考图6b所示，所述第一电极50也可以后于所述漏极22形成。当为间接电连接时，参考图6c所示，在形成所述漏极22后，先形成保护层，所述保护层包括露出所述漏极22的过孔，后形成的所述第一电极50通过形成在保护层上的过孔与所述漏极22电连接。
对于源极21和漏极22先于所述栅极10形成的情况，所述第一电极50与所述漏极22的电连接方式为间接电连接。
基于此，所述第一电极50可以为像素电极，在此基础上，所述TFT阵列基板的制备方法还包括：形成公共电极。
其中，对于共平面切换型(In-Plane Switch，简称IPS)阵列基板而言，所述像素电极和所述公共电极同层间隔设置，且均为条状电极；对于高级超维场转换型(Advanced-super Dimensional Switching，简称ADS)阵列基板而言，如图7所示，所述像素电极和所述公共电极60不同层设置，其中在上的电极为条状电极，在下的电极为板状电极。
当然，所述第一电极50也可以为阳极或阴极，在此基础上，所述TFT阵列基板的制备方法还包括：形成有机材料功能层和阴极或阳极。即：当所述第一电极50为阳极的情况下，还形成有机材料功能层和阴极；当所述第一电极50为阴极的情况下，还形成有机材料功能层和阳极。
其中，所述有机材料功能层至少包括电子传输层、发光层和空穴传输层；为了能够提高所述电子和所述空穴注入发光层的效率，所述有机材料功能层还可以包括设置在所述阴极与所述电子传输层之间的电子注入层，以及在所述阳极与所述空穴传输层之间的空穴注入层。
根据所述阳极和所述阴极的材料的不同，可以分为单面发光型柔性显示基板和双面发光型柔性显示基板；即：当所述阳极和所述阴极中其中一个电极的材料为不透明材料时，所述柔性显示基板为单面发光型；当所述阳极和所述阴极的材料均为透明材料时，所述柔性显示基板为双面发光型。
本发明实施例还提供了一种显示装置，包括上述的阵列基板。
上述显示装置具体可以是液晶显示装置，可以为液晶显示器、液晶电视、数码相框、手机、平板电脑等具有任何显示功能的产品或者部件。当然，上述显示装置也可以是有机电致发光二极管显示装置。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (18)

1.一种TFT阵列基板的制备方法，其特征在于，包括：
在基板上形成第一导电层，所述第一导电层包括位于像素区的第一导电图案和与所述第一导电图案电连接的第一信号线，与所述第一信号线电连接的第一信号线引线；
在形成有所述第一导电层的基板上形成绝缘层；其中，所述绝缘层包括露出所述第一信号线引线的第一过孔；
在形成有所述绝缘层的基板上形成第二导电薄膜；其中，所述第二导电薄膜通过位于所述绝缘层上的第一过孔与所述第一信号线引线电连接；
在形成所述第二导电薄膜之后，所述方法还包括：对形成有所述第二导电薄膜的基板进行静电消除处理。
2.根据权利要求1所述的方法，其特征在于，所述第一导电层还包括第三信号线，所述第三信号线与所述第一信号线相互绝缘；
所述绝缘层还包括露出所述第三信号线的第二过孔；
所述第二导电薄膜还通过所述第二过孔与所述第三信号线电连接。
3.根据权利要求1或2所述的方法，其特征在于，所述第一信号线引线位于外围布线区。
4.根据权利要求2所述的方法，其特征在于，在形成所述第二导电薄膜之后，所述方法还包括：对所述第二导电薄膜进行构图工艺处理，在所述像素区形成包括第二导电图案和与所述第二导电图案电连接的第二信号线的第二导电层；
其中，对所述第二导电薄膜进行构图工艺处理后，所述第一信号线之间相互绝缘或所述第一信号线之间、所述第三信号线之间以及所述第一信号线与所述第三信号线之间均相互绝缘。
5.根据权利要求4所述的方法，其特征在于，所述第二导电层还包括位于外围布线区且与所述第二信号线电连接的第二信号线引线。
6.根据权利要求5所述的方法，其特征在于，所述第二导电层还包括覆盖所述第一过孔或所述第一过孔和所述第二过孔的导电保留图案；
其中，所述导电保留图案与所述第二信号线和/或第三信号线断开。
7.根据权利要求6所述的方法，其特征在于，所述第一导电层还包括第三信号线；
在基板上形成包括位于像素区的第一导电图案和与所述第一导电图案电连接的第一信号线，位于外围布线区且与所述第一信号线电连接的第一信号线引线的第一导电层，包括：
在基板上形成包括位于所述像素区的栅极和与所述栅极电连接的栅线，位于所述外围布线区且与所述栅线电连接的栅线引线的第一导电层；
对所述第二导电薄膜进行构图工艺处理，形成包括位于所述像素区的第二导电图案和与所述第二导电图案电连接的第二信号线，位于所述外围布线区且与所述第二信号线电连接的第二信号线引线，以及分别覆盖所述第一过孔和所述第二过孔的导电保留图案的第二导电层，包括：
对所述第二导电薄膜进行构图工艺处理，形成包括位于所述像素区的源极、漏极和与所述源极或漏极电连接的数据线，位于所述外围布线区且与所述数据线电连接的数据线引线，以及分别覆盖所述第一过孔和所述第二过孔的第一源漏保留图案和第二源漏保留图案的第二导电层。
8.根据权利要求6所述的方法，其特征在于，所述第一导电层还包括第三信号线；
在基板上形成包括位于像素区的第一导电图案和与所述第一导电图案电连接的第一信号线，位于外围布线区且与所述第一信号线电连接的第一信号线引线的第一导电层，包括：
在基板上形成包括位于所述像素区的源极、漏极和与所述源极或漏极电连接的数据线，位于所述外围布线区且与所述数据线电连接的数据线引线的第一导电层；
对所述第二导电薄膜进行构图工艺处理，形成包括位于像素区的第二导电图案和与所述第二导电图案电连接的第二信号线，位于外围布线区且与所述第二信号线电连接的第二信号线引线，以及分别覆盖所述第一过孔和所述第二过孔的导电保留图案的第二导电层，包括：
对所述第二导电薄膜进行构图工艺处理，形成包括位于所述像素区的栅极和与所述栅极电连接的栅线，位于所述外围布线区且与所述栅线电连接的栅线引线，以及分别覆盖所述第一过孔和所述第二过孔的第一栅保留图案和第二栅保留图案的第二导电层。
9.根据权利要求7或8所述的方法，其特征在于，所述第三信号线为公共电极线、或电源线、和/或构成驱动电路的布线。
10.一种TFT阵列基板，其特征在于，包括：依次设置在基板上的第一导电层、绝缘层和第二导电层；
所述第一导电层包括位于像素区的第一导电图案和与所述第一导电图案电连接的第一信号线，与所述第一信号线电连接的第一信号线引线；其中，所述第一信号线之间相互绝缘；
所述绝缘层包括露出所述第一信号线引线的第一过孔；
所述第二导电层包括位于所述像素区的第二导电图案和与所述第二导电图案电连接的第二信号线；其中，所述第二导电层与所述绝缘层接触；形成有所述第二导电层基板进行静电消除处理。
11.根据权利要求10所述的TFT阵列基板，其特征在于，所述第一导电层还包括第三信号线，所述第三信号线与所述第一信号线相互绝缘；
所述绝缘层还包括露出所述第三信号线的第二过孔；
其中，所述第三信号线之间相互绝缘。
12.根据权利要求10或11所述的TFT阵列基板，其特征在于，所述第一信号线引线位于外围布线区。
13.根据权利要求11所述的TFT阵列基板，其特征在于，所述第二导电层还包括位于外围布线区且与所述第二信号线电连接的第二信号线引线。
14.根据权利要求13所述的TFT阵列基板，其特征在于，所述第二导电层还包括覆盖所述第一过孔或所述第一过孔和所述第二过孔的导电保留图案；
其中，所述导电保留图案与所述第二信号线引线和/或第三信号线断开。
15.根据权利要求14所述的TFT阵列基板，其特征在于，所述第一导电层还包括第三信号线；
所述第一导电图案为栅极，所述第一信号线为栅线，所述第一信号线引线为栅线引线；
所述第二导电图案为源极和漏极，所述第二信号线为与所述源极或所述漏极电连接的数据线，所述第二信号线引线为数据线引线，所述导电保留图案包括第一源漏保留图案和第二源漏保留图案；其中，所述第一源漏保留图案覆盖所述第一过孔，第二源漏保留图案覆盖所述第二过孔。
16.根据权利要求14所述的TFT阵列基板，其特征在于，所述第一导电层还包括第三信号线；
所述第一导电图案为源极和漏极，所述第一信号线为与所述源极或所述漏极电连接的数据线，所述第一信号线引线为数据线引线；
所述第二导电图案为栅极，所述第二信号线为栅线，所述第二信号线引线为栅线引线，所述导电保留图案包括第一栅保留图案和第二栅保留图案；其中，所述第一栅保留图案覆盖所述第一过孔，第二栅保留图案覆盖所述第二过孔。
17.根据权利要求15或16所述的TFT阵列基板，其特征在于，所述第三信号线为公共电极线、或电源线、和/或构成栅极驱动电路的布线。
18.一种显示装置，其特征在于，包括权利要求10至17任一项所述的TFT阵列基板。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104699349B (zh) * 2015-04-01 2017-12-05 上海天马微电子有限公司 一种阵列基板及其制作方法、显示面板
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CN107026177B (zh) * 2017-03-31 2020-02-28 京东方科技集团股份有限公司 一种coa基板及其制备方法、显示装置
CN106960851B (zh) * 2017-05-24 2020-02-21 京东方科技集团股份有限公司 阵列基板及其制作方法、显示面板和显示设备
CN111180467A (zh) * 2020-01-06 2020-05-19 昆山国显光电有限公司 阵列基板、显示面板及阵列基板的制造方法
CN111403440B (zh) * 2020-03-20 2023-04-25 京东方科技集团股份有限公司 显示面板及制备方法、显示装置
CN111857432B (zh) * 2020-07-24 2024-04-19 京东方科技集团股份有限公司 一种触控基板、触控显示装置和制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101110443A (zh) * 2006-07-21 2008-01-23 三星电子株式会社 显示基板、其制造方法和具有显示基板的显示设备
CN102651401A (zh) * 2011-12-31 2012-08-29 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及其制造方法和显示器件
CN103066017A (zh) * 2012-12-28 2013-04-24 北京京东方光电科技有限公司 一种阵列基板的制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100433805B1 (ko) * 2001-10-11 2004-06-02 엘지.필립스 엘시디 주식회사 반사투과형 액정표시장치용 어레이기판과 그 제조방법
KR100480821B1 (ko) * 2002-05-17 2005-04-07 엘지.필립스 엘시디 주식회사 정전기 방지용 패널 수납장치
KR101126396B1 (ko) * 2004-06-25 2012-03-28 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판 및 그 제조방법
KR101256544B1 (ko) * 2006-08-24 2013-04-19 엘지디스플레이 주식회사 유기 박막트랜지스터 액정표시장치 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101110443A (zh) * 2006-07-21 2008-01-23 三星电子株式会社 显示基板、其制造方法和具有显示基板的显示设备
CN102651401A (zh) * 2011-12-31 2012-08-29 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及其制造方法和显示器件
CN103066017A (zh) * 2012-12-28 2013-04-24 北京京东方光电科技有限公司 一种阵列基板的制备方法

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