CN104637945A - 半浮栅存储器及其制造方法和半浮栅存储器阵列 - Google Patents
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Abstract
本发明揭示了一种半浮栅存储器，包括至少一个在半导体衬底内形成的U形凹槽，一个在所述U形凹槽底部的半导体衬底内形成的掩埋源区，两个在所述U形凹槽两侧的半导体衬底内分别形成的漏区，在所述U形凹槽内形成的一个控制栅和两个用于存储电荷的浮栅，所述控制栅与任意一个所述漏区的组合选中一个所述浮栅，两个在所述U形凹槽两侧的半导体衬底内分别形成的与所述漏区和所述浮栅相连接的栅控pn结二极管。一种半浮栅存储器阵列，其中位线与对应的有源区之间的夹角小于80度，可以在相同的半导体衬底尺寸内制造出更多的半浮栅存储器，实现高密度存储。本发明采用自对准工艺制造半浮栅存储器及半浮栅存储器阵列，工艺过程简单，易于控制。
Description
技术领域
本发明涉及一种半导体存储器、半导体存储器阵列及其制造方法，特别涉及一种半浮栅存储器及其制造方法和半浮栅存储器阵列，属于半导体存储器技术领域。
背景技术
半导体存储器被广泛应用于各种电子产品之中。不同应用领域对半导体存储器的构造、性能和密度有着不同的要求。比如，静态随机存储器（SRAM）拥有很高的随机存取速度和较低的集成密度，而标准的动态随机存储器（DRAM）则具有很高的密度和中等的随机存取速度。
中国专利201310158971.4中提出一种垂直沟道的半浮栅存储器，如图1所示，它包括在具有第一种掺杂类型的半导体衬底200内形成的垂直沟道区401，垂直沟道区401是该垂直沟道的半浮栅存储器在进行工作时在半导体衬底200内形成的反型层。在半导体衬底200内、位于垂直沟道区401的底部形成的具有第二种掺杂类型的源区201以及位于垂直沟道区401的顶部形成的具有第二种掺杂类型的漏区202。覆盖源区201、漏区202和垂直沟道区401形成有第一层绝缘薄膜203，在垂直沟道区401的顶部覆盖漏区202的第一层绝缘薄膜203中形成有一个浮栅开口区域204。在第一层绝缘薄膜203之上且覆盖垂直沟道区401和浮栅开口区域204形成有一个作为电荷存储节点的具有第一种掺杂类型的浮栅205。浮栅205具有与漏区202相反的掺杂类型，且浮栅205中的掺杂杂质会通过浮栅开口区域204扩散至漏区202中形成具有第一种掺杂类型的扩散区402，从而通过浮栅开口区域204在浮栅205与漏区202之间形成一个p-n结二极管。
覆盖浮栅205和所述的p-n结二极管形成有第二层绝缘薄膜206。在第二层绝缘薄膜206之上且覆盖浮栅205和所述的p-n结二极管形成有器件的控制栅207。在控制栅207的两侧形成有栅极侧墙208。在漏区202内还分别形成有与漏区202相同掺杂类型的掺杂区210，掺杂区210的掺杂浓度明显高于漏区202的掺杂浓度，用于降低器件的欧姆接触。还包括由导电材料形成的用于将源区201、控制栅207、漏区202、半导体衬底200与外部电极相连接的源区201的接触体211、控制栅207的接触体212、漏区202的接触体213和半导体衬底200的接触体214。
但是上述的垂直沟道的半浮栅存储器的浮栅205只能存储一个单元，而且源区201的接触体211通过栅极侧墙208与控制栅207隔离，并向半导体衬底200的顶部引出，这会增大器件的尺寸，降低芯片密度。
发明内容
鉴于上述现有技术存在的缺陷，本发明的目的在于提出一种半浮栅存储器及其制造方法和半浮栅存储器阵列，从而可以降低半浮栅存储器的单元面积，提高芯片密度。
为达到本发明的上述目的，本发明提出了一种半浮栅存储器，包括至少一个在半导体衬底内形成的U形凹槽，一个在所述U形凹槽底部的半导体衬底内形成的掩埋源区，两个在所述U形凹槽两侧的半导体衬底内分别形成的漏区，在所述U形凹槽内形成的一个控制栅和两个用于存储电荷的浮栅，所述控制栅与任意一个所述漏区的组合选中一个所述浮栅，两个在所述U形凹槽两侧的半导体衬底内分别形成的与所述漏区和所述浮栅相连接的栅控pn结二极管。
优选的，上述的半浮栅存储器，其中，包括：
一个具有第一种掺杂类型的半导体衬底；
一个在所述半导体衬底内形成的具有第二种掺杂类型的掩埋源区；
一个在所述半导体衬底内形成的U形凹槽，所述U形凹槽的底部低于所述掩埋源区的上表面并高于所述掩埋源区的下表面；
在所述U形凹槽两侧的所述半导体衬底的顶部分别形成的具有第二种掺杂类型的第一掺杂阱和第二掺杂阱，所述第一掺杂阱与所述掩埋源区之间的所述半导体衬底部分形成第一垂直沟道区，所述第二掺杂阱与所述掩埋源区之间的所述半导体衬底部分形成第二垂直沟道区；
在靠近所述U形凹槽侧壁边沿的所述第一掺杂阱和第二掺杂阱内分别形成的具有第一种掺杂类型的第一扩散区和第二扩散区；
在所述第一掺杂阱和第二掺杂阱内分别形成的具有第二种掺杂类型的第一漏区和第二漏区；
在所述U形凹槽的内表面、覆盖所述第一垂直沟道区和第二垂直沟道区形成的第一层绝缘薄膜；
在所述第一层绝缘薄膜之上、覆盖所述第一垂直沟道区和第二垂直沟道区分别形成的作为电荷存储节点的具有第一种掺杂类型的第一浮栅和第二浮栅，所述第一浮栅与所述第一扩散区连接，所述第二浮栅与所述第二扩散区连接；
在所述U形凹槽内的所述第一浮栅和第二浮栅之间形成的控制栅，所述控制栅分别与所述第一浮栅和第二浮栅之间由第二层绝缘薄膜隔离；
所述控制栅、第二层绝缘薄膜、第一扩散区和所述第一掺杂阱形成一个以所述控制栅为栅极的第一栅控pn结二极管，所述控制栅、第二层绝缘薄膜、第二扩散区和所述第二掺杂阱形成一个以所述控制栅为栅极的第二栅控pn结二极管。
优选的，上述的半浮栅存储器，其中：所述第一浮栅与所述第一扩散区以及所述第二浮栅与所述第二扩散区分别通过一层厚度小于1纳米的氮化硅薄膜连接。
优选的，上述的半浮栅存储器，其中：所述第一栅控pn结二极管和所述第二栅控pn结二极管均为平面结构的栅控pn结二极管，或者所述第一栅控pn结二极管和所述第二栅控pn结二极管均为垂直结构的栅控pn结二极管。
优选的，上述的半浮栅存储器，其中：所述第一种掺杂类型为n型，所述第二种掺杂类型为p型；或者，所述第一种掺杂类型为p型，所述第二种掺杂类型为n型。
优选的，上述的半浮栅存储器，其中：所述半导体衬底为硅或者绝缘体上的硅；所述第一层绝缘薄膜和第二层绝缘薄膜分别为二氧化硅、氮化硅、氮氧化硅、高介电常数的绝缘材料或者它们之间的叠层中的任意一种；所述浮栅为掺杂的多晶硅、钨或者氮化钛中的任意一种；所述控制栅为多晶硅栅或者金属栅中的任意一种。
一种由上述的半浮栅存储器组成的半浮栅存储器阵列，其中：包括多个由第一浅沟槽隔离结构隔离的相互平行的有源区，在每个所述有源区内形成的多个所述半浮栅存储器，多条与所述半浮栅存储器的掩埋源区相连接的源线，多条与所述半浮栅存储器的控制栅相连接的字线，多条与所述半浮栅存储器的漏区相连接的位线，其中，每个所述半浮栅存储器的第一漏区和第二漏区连接不同的位线，每条所述位线与对应的所述有源区之间的夹角小于80度。
优选的，上述的半浮栅存储器阵列，其中：在每个所述有源区内形成的多个所述半浮栅存储器中，相邻的半浮栅存储器之间通过第二浅沟槽隔离结构隔离。
一种上述的半浮栅存储器的制造方法，其中，包括：
在具有第一种掺杂类型的半导体衬底内形成浅沟槽隔离结构；
在所述半导体衬底内形成具有第二种掺杂类型的掩埋源区和掺杂阱；
在所述半导体衬底的表面形成硬掩膜层；
通过光刻工艺定义出U形凹槽的位置；
以光刻胶为掩膜刻蚀掉暴露出的所述硬掩膜层，并以刻蚀后的所述硬掩膜层为掩膜刻蚀所述半导体衬底，在所述半导体衬底内形成U形凹槽，所述U形凹槽的底部低于所述掩埋源区的顶部并高于所述掩埋源区的底部，且所述U形凹槽将所述掺杂阱分割开为第一掺杂阱和第二掺杂阱；
在所述U形凹槽的内表面形成第一层绝缘薄膜；
覆盖所形成的结构淀积具有第一种掺杂类型的第一层导电薄膜，并对所述第一层导电薄膜进行回刻，刻蚀后剩余的所述第一层导电薄膜的上表面应高于所述第一掺杂阱的底部并低于所述第一掺杂阱的顶部；
刻蚀掉暴露出的所述第一层绝缘薄膜，将所述第一掺杂阱和第二掺杂阱暴露出来；
覆盖所形成的结构淀积具有第一种掺杂类型的第二层导电薄膜，并对所述第二层导电薄膜进行回刻，刻蚀后剩余的所述第二层导电薄膜和第一次导电薄膜形成浮栅，所述浮栅与所述第一掺杂阱和所述第二掺杂阱连接；
在所述浮栅之上、所述U形凹槽的顶部的两侧形成绝缘薄膜侧墙；
沿着所述绝缘薄膜侧墙的边沿刻蚀掉暴露出的所述浮栅，刻蚀后剩余的所述浮栅形成第一浮栅和第二浮栅，所述第一浮栅与所述第一掺杂阱连接，所述第二浮栅与所述第二掺杂阱连接；
覆盖所形成的结构形成第二层绝缘薄膜；
在所述第二层绝缘薄膜之上形成第三层导电薄膜，并对所述第三层导电薄膜进行刻蚀以形成控制栅；
刻蚀掉暴露出的所述第二层绝缘薄膜；
在所述第一掺杂阱和第二掺杂阱内分别形成具有第二种掺杂类型的第一漏区和第二漏区。
优选的，上述的半浮栅存储器的制造方法，其中：在所述半导体衬底内，先形成具有第二种掺杂类型的掩埋源区和掺杂阱再形成浅沟槽隔离结构，或者，在形成所述控制栅之后再形成浅沟槽隔离结构；
优选的，上述的半浮栅存储器的制造方法，其中：在形成所述第二层导电薄膜之前，先在所述U型凹槽的顶部、暴露出的所述第一掺杂阱和第二掺杂阱的表面分别生长一层厚度小于1纳米的氮化硅薄膜。
优选的，上述的半浮栅存储器的制造方法，其中：所述控制栅位于U形凹槽内并超出U形凹槽延伸至所述第一掺杂阱和第二掺杂阱之上，或者所述控制栅仅位于所述U形凹槽内。
优选的，上述的半浮栅存储器的制造方法，其中：所述绝缘薄膜侧墙的顶部高于或者低于所述第一掺杂阱和第二掺杂阱的顶部。
本发明的半浮栅存储器及其制备方法和半浮栅存储器阵列具有以下突出效果：
1）本发明的半浮栅存储器是在MOS晶体管中嵌入栅控pn结二极管，至少包括两个漏区、以及在U形凹槽内形成的一个控制栅和两个用于存储电荷的浮栅，两个在U形凹槽两侧的半导体衬底内分别形成的与漏区和浮栅相连接的栅控pn结二极管，控制栅与其中任意一个漏区的组合可以选中其中一个浮栅，从而可以进行双位单元的存储；
2）本发明的半浮栅存储器采用垂直沟道结构，可以在不增加器件面积的情况下增大栅长；
3）本发明的半浮栅存储器阵列，其中有源区与位线之间的夹角小于80度，可以在相同的半导体衬底尺寸内制造出更多的半浮栅存储器，实现高密度存储；
4）本发明采用自对准工艺制造半浮栅存储器及半浮栅存储器阵列，工艺过程简单，易于控制。
以下便结合实施例附图，对本发明的具体实施方式作进一步的详述，以使本发明技术方案更易于理解、掌握。
附图说明
图 1是中国专利201310158971.4中提出的垂直沟道的半浮栅存储器的剖面图；
图2是本发明的半浮栅存储器的第一个实施例的剖面图；
图3是本发明的半浮栅存储器的第二个实施例的剖面图；
图4是本发明的半浮栅存储器阵列的第一个实施例的俯视示意图；
图5是本发明的半浮栅存储器阵列的第二个实施例的俯视示意图；
图6 至图15是本发明的如图2所示的半浮栅存储器的制造方法的一个实施例的工艺流程图；
图16至图18是本发明的如图3所示的半浮栅存储器的制造方法的一个实施例的工艺流程图。
具体实施方式
下面结合附图与具体实施方式对本发明作进一步详细的说明。在图中，为了方便说明，放大了层和区域的厚度，所示大小并不代表实际尺寸。参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。例如刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发明的实施例中，均以矩形表示，图中的表示是示意性的，但这不应该被认为是限制本发明的范围。同时在下面的描述中，所使用的术语衬底可以理解为包括正在工艺加工中的半导体晶片，可能包括在其上所制备的其它薄膜层。
图2是本发明的半浮栅存储器的第一个实施例的剖面图，图 3是本发明的半浮栅存储器的第二个实施例的剖面图，如图2和图3所示，本发明的半浮栅存储器包括：一个具有第一种掺杂类型的半导体衬底300，半导体衬底300可以为硅或者为绝缘体上的硅。一个在半导体衬底300内形成的具有第二种掺杂类型的掩埋源区301。一个在半导体衬底300内形成的U形凹槽（也可以为多个U形凹槽，此处只以一个U形凹槽为例）， U形凹槽的底部低于掩埋源区301的上表面并高于掩埋源区301的下表面。在U形凹槽的两侧的半导体衬底300的顶部分别形成的具有第二种掺杂类型的第一掺杂阱302a和第二掺杂阱302b，第一掺杂阱302a与掩埋源区301之间的半导体衬底部分形成第一垂直沟道区，第二掺杂阱302b与掩埋源区301之间的半导体衬底部分形成第二垂直沟道区。在靠近U形凹槽侧壁边沿的第一掺杂阱302a和第二掺杂阱302b内分别形成的具有第一种掺杂类型的第一扩散区503a和第二扩散区503b。在第一掺杂阱302a和第二掺杂阱302b内分别形成的具有第二种掺杂类型的第一漏区310a和第二漏区310b。第一种掺杂类型为n型，第二种掺杂类型为p型，或者，相应的，第一种掺杂类型为p型，第二种掺杂类型为n型。
在U形凹槽的内表面、覆盖第一垂直沟道区和第二垂直沟道区形成的第一层绝缘薄膜304，第一层绝缘薄膜304为二氧化硅、氮化硅、氮氧化硅、高介电常数的绝缘材料或者它们之间的叠层中的任意一种，高介电常数绝缘材料包括但不局限于为氧化铪。在第一层绝缘薄膜304之上、覆盖第一垂直沟道区和第二垂直沟道区分别形成的作为电荷存储节点的具有第一种掺杂类型的第一浮栅306a和第二浮栅306b，第一浮栅306a与第一扩散区503a连接，第二浮栅306b与第二扩散区503b连接，在U形凹槽内的第一浮栅306a和第二浮栅306b之间形成的控制栅308，控制栅308与第一浮栅306a和第二浮栅306b由第二层绝缘薄膜311隔离。
控制栅308为多晶硅栅或者金属栅中的任意一种，第二层绝缘薄膜311为二氧化硅、氮化硅、氮氧化硅、高介电常数的绝缘材料或者它们之间的叠层中的任意一种，高介电常数绝缘材料包括但不局限于为氧化铪。第一浮栅306a和第二浮栅306b均为掺杂的多晶硅、钨或者氮化钛中的任意一种。第一浮栅306a与第一扩散区503a以及第二浮栅306b与第二扩散区503b还可以分别通过一层厚度小于1纳米的氮化硅薄膜连接，氮化硅薄膜有利于电荷在第一浮栅306a和第二浮栅306b中的保持。
控制栅308、第二层绝缘薄膜311、第一扩散区503a和第一掺杂阱302a内形成一个以控制栅308为栅极的第一栅控pn结二极管；控制栅308、第二层绝缘薄膜311、第二扩散区503b和第二掺杂阱302b形成一个控制栅308为栅极的第二栅控pn结二极管。
如图2所示，第一栅控pn结二极管和第二栅控pn结二极管为平面结构的栅控pn结二极管结构。如图3所示，第一栅控pn结二极管和第二栅控pn结二极管也可以为垂直结构的栅控pn结二极管结构。第一栅控pn结二极管和第二栅控pn结二极管的结构由绝缘薄膜侧墙307控制，绝缘薄膜侧墙307可以为氧化硅或氮化硅中的任意一种。
图4是由本发明的半浮栅存储器组成的半浮栅存储器阵列的第一个实施例，如图4所示，由本发明的半浮栅存储器组成的半浮栅存储器阵列包括：多个由第一浅沟槽隔离结构隔离的相互平行的有源区（7021-7024），在每个有源区内形成的多个半浮栅存储器，多条与半浮栅存储器的掩埋源区相连接的源线（未示出），多条与半浮栅存储器的控制栅相连接的字线（7041-7043），多条与半浮栅存储器的漏区相连接的位线（7051-7058），其中，每个半浮栅存储器的第一漏区和第二漏区连接不同的位线，例如：其中一个半浮栅存储器的字线7042两侧的第一漏区310a接位线7051、第二漏区310b接位线7052。每条位线（7051-7058）与对应的有源区（7021-7024）之间的夹角应小于80度。
图5是由本发明的半浮栅存储器组成的半浮栅存储器阵列的第二个实施例，包括：多个由浅沟槽隔离结构隔离的相互平行的有源区（7021-7024），在每个有源区内形成的多个半浮栅存储器，多条与半浮栅存储器的掩埋源区相连接的源线（未示出），多条与半浮栅存储器的控制栅相连接的字线（示例性示出字线7042），多条与半浮栅存储器的漏区相连接的位线（7051-7058），其中，每个半浮栅存储器的第一漏区和第二漏区连接不同的位线，例如：其中一个半浮栅存储器的字线7042两侧的第一漏区310a接位线7051、第二漏区310b接位线7052。每条位线（7051-7058）与有源区（7021-7024）之间的夹角应小于80度。与图4所示半浮栅存储器阵列的区别是：在每个有源区内形成的多个半浮栅存储器中，相邻的半浮栅存储器之间通过第二浅沟槽隔离结构隔离，例如，由字线7042控制的半浮栅存储器由第二浅沟槽隔离结构801和第二浅沟槽隔离结构802与相邻的半浮栅存储器隔离，如图5所示。
本发明的半浮栅存储器可以由多种方法制造，图6至图15是本发明的如图2所示的半浮栅存储器的制造方法的一个实施例的工艺流程。
首先，如图6所示，在具有第一种掺杂类型的半导体衬底300内形成具有第二种掺杂类型的掩埋源区301和掺杂阱302。
接下来，在半导体衬底300内形成浅沟槽隔离结构以有源区，该工艺为业界所熟知的，在形成半浮栅存储器阵列时，可以形成多个由浅沟槽隔离结构隔离的相互平行的有源区901，所形成的有源区901可以有多种样式，图7a、7b、7c、7d示例性的示出了四种有源区结构的俯视图示意图。
如上所述，也可在半导体衬底300内先先形成浅沟槽隔离结构，然后再在半导体衬底300内形成具有第二种掺杂类型的掩埋源区301和掺杂阱302。
接下来，在半导体衬底300的表面形成一层硬掩膜层，硬掩膜层由氧化硅薄膜503和氮化硅薄膜303形成，氧化硅薄膜503用于改善氮化硅薄膜303与半导体衬底300之间的应力关系。然后通过光刻工艺定义出U形凹槽的位置，并以光刻胶为掩膜刻蚀掉暴露出的氮化硅薄膜303，接着以氮化硅薄膜303为掩膜刻蚀掉暴露出的氧化硅薄膜503，并继续刻蚀半导体衬底300，在半导体衬底300内形成U形凹槽501，U形凹槽501的底部应低于掩埋源区301的顶部并高于掩埋源区301的底部，且所形成的U形凹槽501将掺杂阱302分割开为第一掺杂阱302a和第二掺杂阱302b，如图8所示。
接下来，在U形凹槽501的内表面形成第一层绝缘薄膜304，然后覆盖所形成的结构淀积具有第一种掺杂类型的第一层导电薄膜305，并对第一层导电薄膜305进行回刻，刻蚀后剩余的第一层导电薄膜305的上表面应高于第一掺杂阱302a的底部并低于第一掺杂阱302a的顶部，如图9所示。
接着，刻蚀掉暴露出的第一层绝缘薄膜304，在第一层绝缘薄膜304中形成浮栅开口502a和502b，从而将第一掺杂阱302a和第二掺杂阱302b暴露出来，如图10所示。可选的，刻蚀掉暴露出的第一层绝缘薄膜304后，可以在U形凹槽的顶部、暴露出的第一掺杂阱302a和第二掺杂阱302b的表面生长一层厚度小于1纳米的氮化硅薄膜，如图11所示。接下来，覆盖所形成的结构淀积具有第一种掺杂类型的第二层导电薄膜并对第二层导电薄膜进行回刻，刻蚀后剩余的第二层导电薄膜与第一层导电薄膜305形成浮栅306，浮栅306与第一掺杂阱302a和第二掺杂阱302b连接，如图12所示。
接下来，在浮栅306之上、U形凹槽501的顶部两侧形成绝缘薄膜侧墙307，然后沿着绝缘薄膜侧墙307的边沿刻蚀掉暴露出的浮栅306，刻蚀后剩余的浮栅306形成第一浮栅306a和第二浮栅306b，第一浮栅306a与第一掺杂阱302a连接，第二浮栅306b与第二掺杂阱302b连接，如图13所示。
接下来，刻蚀掉氮化硅薄膜303和氧化硅薄膜503。基于第一层绝缘薄膜304的材料，在刻蚀氮化硅薄膜303和氧化硅薄膜503时，暴露出的第一层绝缘薄膜304可以被刻蚀掉，也可以被保留，在本实施例中以暴露出的第一层绝缘薄膜304被刻蚀掉为例。然后覆盖所形成的结构形成第二层绝缘薄膜311，接着在第二层绝缘薄膜311之上形成第三层导电薄膜，然后通过光刻工艺和刻蚀工艺对第三层导电薄膜进行刻蚀以形成控制栅308，控制栅308超出U形凹槽501并延伸至第一掺杂阱302a和第二掺杂阱302b之上，如图14所示。
接下来，在控制栅308的两侧形成栅极侧墙309，栅极侧墙结构为业界所熟知的结构。之后沿着栅极侧墙309的边沿刻蚀掉暴露出的第二层绝缘薄膜311，然后通过离子注入的方法在第一掺杂阱302a和第二掺杂阱302b内分别形成具有第二种掺杂类型的第一漏区310a和第二漏区310b，最后进行高温退火工艺，此时，第一浮栅306a和第二浮栅306b中的杂质会分别扩散至第一掺杂阱302a和第二掺杂阱302b中形成第一扩散区503a和第二扩散区503b，如图15所示。最后可以进行常规的MOS管后道工艺，进行电极隔离并形成金属互连。
图16至图18是本发明的如图3所示的半浮栅存储器的制造方法的一个实施例的工艺流程。
在不形成浅沟槽隔离结构的条件下，进行如图6至图12所示的工艺步骤形成如图12所示的结构，然后覆盖如图12所示的结构，在浮栅306之上、U形凹槽501的顶部两侧形成绝缘薄膜侧墙307，通过对刻蚀条件的控制，使得绝缘薄膜侧墙307将第一掺杂阱302a和第二掺杂阱302b暴露出来。如图16所示。
接下来，沿着绝缘薄膜侧墙307的边沿刻蚀掉暴露出的浮栅306，刻蚀后剩余的浮栅306形成第一浮栅306a和第二浮栅306b，第一浮栅306a与第一掺杂阱302a连接，第二浮栅306b与第二掺杂阱302b连接。然后刻蚀掉氮化硅薄膜303和氧化硅薄膜503，然后覆盖所形成的结构形成第二层绝缘薄膜311，接着在第二层绝缘薄膜311之上形成第三层导电薄膜，然后对第三层导电薄膜进行回刻以形成控制栅308，控制栅308仅位于U形凹槽内，如图17所示。
接下来，在半导体衬底300内形成浅沟槽隔离结构。先形成控制栅308再形成浅沟槽隔离结构的优点在于，形成控制栅308时可以直接对第三层导电薄膜进行回刻而不需要进行光刻工艺，工艺过程简单。
接下来，刻蚀掉暴露出的第二层绝缘薄膜311，然后通过离子注入的方法在第一掺杂阱302a和第二掺杂阱302b内分别形成具有第二种掺杂类型的第一漏区310a和第二漏区310b，最后进行高温退火工艺，此时，第一浮栅306a和第二浮栅306b中的杂质会分别扩散至第一掺杂阱302a和第二掺杂阱302b中形成第一扩散区503a和第二扩散区503b，如图18所示。最后可以进行常规的MOS管后道工艺，进行电极隔离并形成金属互连。
本发明尚有多种实施方式，凡采用等同变换或者等效变换而形成的所有技术方案，均落在本发明的保护范围之内。
Claims (13)
1.一种半浮栅存储器，其特征在于：包括至少一个在半导体衬底内形成的U形凹槽，一个在所述U形凹槽底部的半导体衬底内形成的掩埋源区，两个在所述U形凹槽两侧的半导体衬底内分别形成的漏区，在所述U形凹槽内形成的一个控制栅和两个用于存储电荷的浮栅，所述控制栅与任意一个所述漏区的组合选中一个所述浮栅，两个在所述U形凹槽两侧的半导体衬底内分别形成的与所述漏区和所述浮栅相连接的栅控pn结二极管。
2.根据权利要求1所述的半浮栅存储器，其特征在于，包括：
一个具有第一种掺杂类型的半导体衬底；
一个在所述半导体衬底内形成的具有第二种掺杂类型的掩埋源区；
一个在所述半导体衬底内形成的U形凹槽，所述U形凹槽的底部低于所述掩埋源区的上表面并高于所述掩埋源区的下表面；
在所述U形凹槽两侧的所述半导体衬底的顶部分别形成的具有第二种掺杂类型的第一掺杂阱和第二掺杂阱，所述第一掺杂阱与所述掩埋源区之间的所述半导体衬底部分形成第一垂直沟道区，所述第二掺杂阱与所述掩埋源区之间的所述半导体衬底部分形成第二垂直沟道区；
在靠近所述U形凹槽侧壁边沿的所述第一掺杂阱和第二掺杂阱内分别形成的具有第一种掺杂类型的第一扩散区和第二扩散区；
在所述第一掺杂阱和第二掺杂阱内分别形成的具有第二种掺杂类型的第一漏区和第二漏区；
在所述U形凹槽的内表面、覆盖所述第一垂直沟道区和第二垂直沟道区形成的第一层绝缘薄膜；
在所述第一层绝缘薄膜之上、覆盖所述第一垂直沟道区和第二垂直沟道区分别形成的作为电荷存储节点的具有第一种掺杂类型的第一浮栅和第二浮栅，所述第一浮栅与所述第一扩散区连接，所述第二浮栅与所述第二扩散区连接；
在所述U形凹槽内的所述第一浮栅和第二浮栅之间形成的控制栅，所述控制栅分别与所述第一浮栅和第二浮栅之间由第二层绝缘薄膜隔离；
所述控制栅、第二层绝缘薄膜、第一扩散区和所述第一掺杂阱形成一个以所述控制栅为栅极的第一栅控pn结二极管，所述控制栅、第二层绝缘薄膜、第二扩散区和所述第二掺杂阱形成一个以所述控制栅为栅极的第二栅控pn结二极管。
3.根据权利要求2所述的半浮栅存储器，其特征在于：所述第一浮栅与所述第一扩散区以及所述第二浮栅与所述第二扩散区分别通过一层厚度小于1纳米的氮化硅薄膜连接。
4.根据权利要求2所述的半浮栅存储器，其特征在于：所述第一栅控pn结二极管和所述第二栅控pn结二极管均为平面结构的栅控pn结二极管，或者所述第一栅控pn结二极管和所述第二栅控pn结二极管均为垂直结构的栅控pn结二极管。
5.根据权利要求2所述的半浮栅存储器，其特征在于：所述第一种掺杂类型为n型，所述第二种掺杂类型为p型；或者，所述第一种掺杂类型为p型，所述第二种掺杂类型为n型。
6.根据权利要求2所述的半浮栅存储器，其特征在于：所述半导体衬底为硅或者绝缘体上的硅；所述第一层绝缘薄膜和第二层绝缘薄膜分别为二氧化硅、氮化硅、氮氧化硅、高介电常数的绝缘材料或者它们之间的叠层中的任意一种；所述浮栅为掺杂的多晶硅、钨或者氮化钛中的任意一种；所述控制栅为多晶硅栅或者金属栅中的任意一种。
7.一种由权利要求1所述的半浮栅存储器组成的半浮栅存储器阵列，其特征在于：包括多个由第一浅沟槽隔离结构隔离的相互平行的有源区，在每个所述有源区内形成的多个所述半浮栅存储器，多条与所述半浮栅存储器的掩埋源区相连接的源线，多条与所述半浮栅存储器的控制栅相连接的字线，多条与所述半浮栅存储器的漏区相连接的位线，其中，每个所述半浮栅存储器的第一漏区和第二漏区连接不同的位线，每条所述位线与对应的所述有源区之间的夹角小于80度。
8.根据权利要求7所述的半浮栅存储器阵列，其特征在于：在每个所述有源区内形成的多个所述半浮栅存储器中，相邻的半浮栅存储器之间通过第二浅沟槽隔离结构隔离。
9.一种根据权利要求1所述的半浮栅存储器的制造方法，其特征在于，包括：
在具有第一种掺杂类型的半导体衬底内形成浅沟槽隔离结构；
在所述半导体衬底内形成具有第二种掺杂类型的掩埋源区和掺杂阱；
在所述半导体衬底的表面形成硬掩膜层；
通过光刻工艺定义出U形凹槽的位置；
以光刻胶为掩膜刻蚀掉暴露出的所述硬掩膜层，并以刻蚀后的所述硬掩膜层为掩膜刻蚀所述半导体衬底，在所述半导体衬底内形成U形凹槽，所述U形凹槽的底部低于所述掩埋源区的顶部并高于所述掩埋源区的底部，且所述U形凹槽将所述掺杂阱分割开为第一掺杂阱和第二掺杂阱；
在所述U形凹槽的内表面形成第一层绝缘薄膜；
覆盖所形成的结构淀积具有第一种掺杂类型的第一层导电薄膜，并对所述第一层导电薄膜进行回刻，刻蚀后剩余的所述第一层导电薄膜的上表面应高于所述第一掺杂阱的底部并低于所述第一掺杂阱的顶部；
刻蚀掉暴露出的所述第一层绝缘薄膜，将所述第一掺杂阱和第二掺杂阱暴露出来；
覆盖所形成的结构淀积具有第一种掺杂类型的第二层导电薄膜，并对所述第二层导电薄膜进行回刻，刻蚀后剩余的所述第二层导电薄膜和第一次导电薄膜形成浮栅，所述浮栅与所述第一掺杂阱和所述第二掺杂阱连接；
在所述浮栅之上、所述U形凹槽的顶部的两侧形成绝缘薄膜侧墙；
沿着所述绝缘薄膜侧墙的边沿刻蚀掉暴露出的所述浮栅，刻蚀后剩余的所述浮栅形成第一浮栅和第二浮栅，所述第一浮栅与所述第一掺杂阱连接，所述第二浮栅与所述第二掺杂阱连接；
覆盖所形成的结构形成第二层绝缘薄膜；
在所述第二层绝缘薄膜之上形成第三层导电薄膜，并对所述第三层导电薄膜进行刻蚀以形成控制栅；
刻蚀掉暴露出的所述第二层绝缘薄膜；
在所述第一掺杂阱和第二掺杂阱内分别形成具有第二种掺杂类型的第一漏区和第二漏区。
10.根据权利要求9所述的半浮栅存储器的制造方法，其特征在于：在所述半导体衬底内，先形成具有第二种掺杂类型的掩埋源区和掺杂阱再形成浅沟槽隔离结构，或者，在形成所述控制栅之后再形成浅沟槽隔离结构。
11.根据权利要求9所述的半浮栅存储器的制造方法，其特征在于：在形成所述第二层导电薄膜之前，先在所述U型凹槽的顶部、暴露出的所述第一掺杂阱和第二掺杂阱的表面分别生长一层厚度小于1纳米的氮化硅薄膜。
12.根据权利要求9所述的半浮栅存储器的制造方法，其特征在于：所述控制栅位于U形凹槽内并超出U形凹槽延伸至所述第一掺杂阱和第二掺杂阱之上，或者所述控制栅仅位于所述U形凹槽内。
13.根据权利要求9所述的半浮栅存储器的制造方法，其特征在于：所述绝缘薄膜侧墙的顶部高于或者低于所述第一掺杂阱和第二掺杂阱的顶部。
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