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CN104062823B - 一种阵列基板及显示装置 - Google Patents

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CN104062823B CN201410249336.1A CN201410249336A CN104062823B CN 104062823 B CN104062823 B CN 104062823B CN 201410249336 A CN201410249336 A CN 201410249336A CN 104062823 B CN104062823 B CN 104062823B
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Abstract

本发明公开了一种阵列基板及显示装置，用以改善双栅极的阵列基板结构在显示时产生的锯齿状。所述阵列基板包括多个像素单元，相邻的两行像素单元之间设置有第一栅极线和第二栅极线，所述像素单元内设置有薄膜晶体管，沿行方向相邻的两个所述像素单元内的所述薄膜晶体管的栅极分别连接所述第一栅极线和所述第二栅极线。

Description

一种阵列基板及显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板及显示装置。
背景技术
薄膜晶体管(Thin Film Transistor，TFT)液晶显示器(Liquid CrystalDisplay，LCD)的阵列基板采用行列矩阵驱动模式，由多行栅极线和多列数据线交叉形成行列矩阵，并在各交叉处设置TFT，通过TFT实现对行列矩阵中的每个像素电极的控制。在分辨率不变的前提下，为了降低产品的成本，通常采用双栅(Dual Gate)的阵列基板结构，来减少数据线的数量。
由于双栅结构本身特性，两根栅极线分别位于一行像素的上下两侧，而TFT器件需要跟着栅极走线分布，导致目前同一行的相邻两个像素连接的TFT器件区域上下错开设置，由于相邻像素的上下错开设置，阵列基板中每个像素的透光区域不对称，会导致显示时的图像边缘锯齿状产生。
为了消除图像边缘锯齿状的产生，现有技术采用位于彩膜基板侧的黑矩阵(BlackMatrix，BM)将同一行的多个相邻像素凸出的透光部分挡住，这样，虽然消除了显示时的锯齿状的产生，但会减少开口率。
综上所述，现有技术中的双栅极的阵列基板结构在显示时会产生锯齿状，而现有技术中采用位于彩膜基板侧的黑矩阵遮挡的双栅极的阵列基板结构的开口率较低。
发明内容
有鉴于此，本发明提供了一种阵列基板及显示装置。
本发明提供的一种阵列基板，包括多个像素单元，相邻的两行像素单元之间设置有第一栅极线和第二栅极线，所述像素单元内设置有薄膜晶体管，沿行方向相邻的两个所述像素单元内的所述薄膜晶体管的栅极分别连接所述第一栅极线和所述第二栅极线。
本发明还提供了一种显示装置，该装置包括上述的阵列基板。
由本发明提供的上述阵列基板及显示装置，由于该阵列基板包括多个像素单元，相邻的两行像素单元之间设置有第一栅极线和第二栅极线，所述像素单元内设置有薄膜晶体管，沿行方向相邻的两个所述像素单元内的所述薄膜晶体管的栅极分别连接所述第一栅极线和所述第二栅极线，通过本发明设置的第一栅极线和第二栅极线可以将现有技术中上下错开设置的多个相邻像素连接的TFT器件区域正立过来，从而能够有效的改善双栅极的阵列基板结构在显示时产生的锯齿状。
附图说明
图1为现有技术提供的一种双栅极的阵列基板结构示意图；
图2为现有技术提供的另一种双栅极的阵列基板结构示意图；
图3为本发明实施例提供的一种阵列基板结构示意图；
图4为本发明实施例一提供的一种阵列基板中的第一栅极线和第二栅极线走线示意图；
图5为本发明实施例二提供的一种阵列基板中的第一栅极线和第二栅极线走线示意图；
图6为本发明实施例三提供的一种阵列基板中的第一栅极线和第二栅极线走线示意图；
图7为图6中沿AA1方向和BB1方向的截面示意图；
图8为本发明实施例四提供的一种阵列基板中的第一栅极线和第二栅极线走线示意图；
图9为本发明实施例提供的一种阵列基板中的第一种数据线走线示意图；
图10为本发明实施例提供的一种阵列基板中的另一种数据线走线示意图；
图11为本发明实施例提供的一种显示装置结构示意图。
具体实施方式
如图1所示，由于双栅结构本身特性，两根栅极线分别位于一行像素的上下两侧，如图中栅极线101和102分别位于水平方向的第一行像素的上下两侧，栅极线103和104分别位于水平方向的第二行像素的上下两侧，而TFT器件需要跟着栅极走线分布，导致目前同一行的相邻两个像素连接的TFT器件区域上下错开设置，如：TFT器件15和16上下错开设置，TFT器件16和17上下错开设置，与上下错开设置的TFT器件连接的相邻像素也出现上下错开设置，如：相邻像素12和像素13上下错开设置，相邻像素13和像素14上下错开设置。由于相邻像素的上下错开设置，阵列基板中每个像素的透光区域不对称，会导致显示时的图像边缘锯齿状产生。
如图2所示，为了消除图像边缘锯齿状的产生，现有技术采用位于彩膜基板侧的黑矩阵(Black Matrix，BM)将同一行的多个相邻像素凸出的透光部分挡住，如：分别用黑矩阵20和21将相邻像素12和像素13凸出的透光部分挡住，分别用黑矩阵21和22将相邻像素13和像素14凸出的透光部分挡住，这样，虽然消除了显示时的锯齿状的产生，但会减少开口率。
本发明实施例提供了一种阵列基板及显示装置，用以改善双栅极的阵列基板结构在显示时产生的锯齿状。
如图3所示，本发明具体实施例提供了一种阵列基板，该阵列基板包括多个像素单元30、300，多个像素单元呈矩阵排列，其中，像素单元30中包括像素电极301和与该像素电极连接的薄膜晶体管1，像素单元300中包括像素电极302和与该像素电极连接的薄膜晶体管2，相邻的两行像素单元之间设置有第一栅极线31和第二栅极线32，这里的第一栅极线31和第二栅极线32可以是沿水平方向延伸，也可以沿垂直方向延伸，那么相邻的两行像素单元可以是在水平方向相邻，也可以是在垂直方向相邻，本发明并未对此作限制，本发明具体实施例以行方向为水平方向为例介绍。具体地，沿行方向相邻的两个像素单元30与300内的薄膜晶体管1与2的栅极分别连接第一栅极线31和第二栅极线32，同时，薄膜晶体管1与2的源极或漏极连接同一条数据线33。
从图3中可以看到，将第一栅极线31和第二栅极线32设置在水平方向上同一行像素单元的同一侧，虽然可以将现有技术中上下错开设置的多个相邻像素连接的TFT器件区域正立过来，进而有效的改善双栅极的阵列基板结构在显示时产生的锯齿状，但此时第一栅极线31和第二栅极线32有重叠部分，如在区域303中第一栅极线31和第二栅极线32有重叠部分，这样会导致短路问题，因此需要重新设计第一栅极线31和第二栅极线32的走线。
下面结合附图详细介绍本发明具体实施例中提供的阵列基板中的第一栅极线和第二栅极线的走线设计。
实施例一：
如图4所示，第一栅极线41包括多个金属图形411和多个跨接线412，金属图形411和跨接线412位于不同导电层，且通过绝缘层隔开，第二栅极线42不需要制作跨接线，是一条完整的栅极线，可选地，金属图形411与第二栅极线42同层制作。
具体地，金属图形411和跨接线412之间的绝缘层可以是单层薄膜，也可以是多层薄膜，本发明具体实施例并不对其作具体限定，位于金属图形411和跨接线412之间的绝缘层包括多个过孔，其中这里的多个过孔是在阵列基板制作过程中刻蚀出的过孔，暴露出相邻的两个金属图形411各自的至少一部分，跨接线412通过过孔413和414将相邻的两个金属图形411电连接。
具体地，本发明具体实施例一中沿水平方向相邻的两个像素单元内的薄膜晶体管的栅极分别连接第一栅极线41和第二栅极线42，可选地，奇数薄膜晶体管的栅极连接第一栅极线41，如第一薄膜晶体管1、第三薄膜晶体管3和第五薄膜晶体管5的栅极连接第一栅极线41；偶数薄膜晶体管的栅极连接第二栅极线42，如第二薄膜晶体管2、第四薄膜晶体管4和第六薄膜晶体管6的栅极连接第二栅极线42，当然，这里奇数薄膜晶体管的栅极也可以连接第二栅极线42，偶数薄膜晶体管的栅极也可以连接第一栅极线41。
本发明具体实施例一中的薄膜晶体管可以为顶栅结构也可以为底栅结构，本发明具体实施例并不对薄膜晶体管的类型作具体限定。本发明具体实施例一中的薄膜晶体管由下至上依次包括：栅极、位于栅极上的栅极绝缘层、位于栅极绝缘层上的半导体有源层、第一绝缘层、源极和漏极。或半导体有源层、位于半导体有源层上的第二绝缘层、位于第二绝缘层上的栅极、位于栅极上的第三绝缘层、源极和漏极。本发明实施例一中的阵列基板还包括位于所述薄膜晶体管上的第四绝缘层及位于所述第四绝缘层上的像素电极层，所述第四绝缘层设置有第二过孔，所述像素电极通过所述第二过孔与所述薄膜晶体管的源极或漏极电连接。
可选地，第一栅极线41中的多个金属图形411与薄膜晶体管的栅极同层制作；第二栅极线42与薄膜晶体管的栅极同层制作，在具体制作过程中可以通过一次构图工艺形成，从而简化工艺，节约成本。
具体实施时，金属图形411可以与薄膜晶体管的栅极同层制作，也可以与薄膜晶体管的源、漏极同层制作，还可以与像素电极层同层制作，当然也可以单独制作；跨接线412可以与薄膜晶体管的栅极同层制作，也可以与薄膜晶体管的源、漏极同层制作，还可以与像素电极层同层制作，当然也可以单独制作，只要保证金属图形411和跨接线412位于不同导电层，且通过绝缘层隔开即可。同样地，第二栅极线42也可以与薄膜晶体管的栅极、源漏极以及像素电极同层制作，当然也可以单独制作。
另外，本发明具体实施例一中当第一栅极线41中的金属图形411或跨接线412不与薄膜晶体管的栅极层同层制作时，在具体的制作工艺中还需要制作连接线，该连接线用于将薄膜晶体管的栅极与第一栅极线41连接，其中，连接线的制作可以通过在阵列基板制作过程中刻蚀过孔制作得到；同样地，当第二栅极线42不与薄膜晶体管的栅极层同层制作时，在具体的制作工艺中也需要制作连接线，该连接线用于将薄膜晶体管的栅极与第二栅极线42连接，其中，连接线的制作可以通过在阵列基板制作过程中刻蚀过孔制作得到。
实施例二：
如图5所示，第二栅极线52包括多个金属图形521和多个跨接线522，金属图形521和跨接线522位于不同导电层，且通过绝缘层隔开，第一栅极线51不需要制作跨接线，是一条完整的栅极线，可选的，金属图形521与第一栅极线51同层制作。
具体地，金属图形521和跨接线522之间的绝缘层可以是单层薄膜，也可以是多层薄膜，本发明具体实施例并不对其作具体限定，位于金属图形521和跨接线522之间的绝缘层包括多个过孔，其中这里的多个过孔是在阵列基板制造过程中刻蚀出的过孔，暴露出相邻的两个金属图形521各自的至少一部分，第二跨接线522通过过孔523和524将相邻的两个金属图形521电连接。
具体地，本发明具体实施例二中沿水平方向相邻的两个像素单元内的薄膜晶体管的栅极分别连接第一栅极线51和第二栅极线52，可选地，奇数薄膜晶体管的栅极连接第一栅极线51，如第一薄膜晶体管1、第三薄膜晶体管3和第五薄膜晶体管5的栅极连接第一栅极线51；偶数薄膜晶体管的栅极连接第二栅极线52，如第二薄膜晶体管2、第四薄膜晶体管4和第六薄膜晶体管6的栅极连接第二栅极线52，当然这里奇数薄膜晶体管的栅极也可以连接第二栅极线52，偶数薄膜晶体管的栅极也可以连接第一栅极线51。
本发明具体实施例二中的薄膜晶体管可以为顶栅结构也可以为底栅结构，本发明具体实施例并不对薄膜晶体管的类型作具体限定。可选地，本发明具体实施例二中的薄膜晶体管由下至上依次包括：栅极、位于栅极上的栅极绝缘层、位于栅极绝缘层上的半导体有源层、第一绝缘层、源极和漏极。或半导体有源层、位于半导体有源层上的第二绝缘层、位于第二绝缘层上的栅极、位于栅极上的第三绝缘层、源极和漏极。本发明实施例二中的阵列基板还包括位于所述薄膜晶体管上的第四绝缘层及位于所述第四绝缘层上的像素电极层，所述第四绝缘层设置有第二过孔，所述像素电极通过所述第二过孔与所述薄膜晶体管的源极或漏极电连接。
可选地，第二栅极线52中的多个金属图形521与薄膜晶体管的栅极同层制作；第一栅极线51与薄膜晶体管的栅极同层制作，在具体制作过程中可以通过一次构图工艺形成，从而简化工艺，节约成本。
具体实施时，金属图形521可以与薄膜晶体管的栅极同层制作，也可以与薄膜晶体管的源、漏极同层制作，还可以与像素电极层同层制作，当然也可以单独制作；跨接线522可以与薄膜晶体管的栅极同层制作，也可以与薄膜晶体管的源、漏极同层制作，还可以与像素电极层同层制作，当然也可以单独制作，只要保证金属图形521和跨接线522位于不同导电层，且通过绝缘层隔开即可。同样地，第一栅极线51也可以与薄膜晶体管的栅极、源漏极以及像素电极同层制作，当然也可以单独制作。
另外，本发明具体实施例二中当第二栅极线52中的金属图形521或跨接线522不与薄膜晶体管的栅极层同层制作时，在具体的制作工艺中还需要制作连接线，该连接线用于将薄膜晶体管的栅极与第二栅极线52连接，其中，连接线的制作可以通过在阵列基板制作过程中刻蚀过孔制作得到；同样地，当第一栅极线51不与薄膜晶体管的栅极层同层制作时，在具体的制作工艺中还需要制作连接线，该连接线用于将薄膜晶体管的栅极与第一栅极线51连接，其中，连接线的制作可以通过在阵列基板制作过程中刻蚀过孔制作得到。
实施例三：
如图6所示，第一栅极线61包括多个第一金属图形611和多个第一跨接线612，第一金属图形611和第一跨接线612位于不同导电层，且通过绝缘层隔开；第二栅极线62包括多个第二金属图形621和多个第二跨接线(图中未示出)，第二金属图形621和第二跨接线位于不同导电层，且通过绝缘层隔开。
具体地，第一金属图形611和第一跨接线612之间的绝缘层可以是单层薄膜，也可以是多层薄膜，本发明具体实施例并不对其作具体限定，位于第一金属图形611和第一跨接线612之间的绝缘层包括多个过孔，其中这里的多个过孔是在阵列基板制造过程中刻蚀出的第一过孔，暴露出相邻的两个第一金属图形611各自的至少一部分，第一跨接线612通过过孔613和614将相邻的两个第一金属图形611电连接。
具体地，第二金属图形621和第二跨接线之间的绝缘层可以是单层薄膜，也可以是多层薄膜，本发明具体实施例并不对其作具体限定，位于第二金属图形621和第二跨接线之间的绝缘层包括多个过孔，其中这里的多个过孔是在阵列基板制造过程中刻蚀出的第一过孔，暴露出相邻的两个第二金属图形621各自的至少一部分，第二跨接线通过过孔将相邻的两个第二金属图形621电连接。
第一栅极线61和第二栅极线62均是由两层金属构成，可选地，第一金属图形611和第二金属图形621位于同一层，第一跨接线612和第二跨接线位于同一层，当然也可以是第一金属图形611和第二跨接线位于同一层，第二金属图形621和第一跨接线612位于同一层，本发明具体实施例并不对其排列方式作具体限定。
本发明具体实施例三中的薄膜晶体管可以为顶栅结构也可以为底栅结构，本发明具体实施例并不对薄膜晶体管的类型作具体限定。较佳地，本发明具体实施例三中的薄膜晶体管由下至上依次包括：栅极、位于栅极上的栅极绝缘层、位于栅极绝缘层上的半导体有源层、第一绝缘层、源极和漏极。或半导体有源层、位于半导体有源层上的第二绝缘层、位于第二绝缘层上的栅极、位于栅极上的第三绝缘层、源极和漏极。本发明实施例三中的阵列基板还包括位于所述薄膜晶体管上的第四绝缘层及位于所述第四绝缘层上的像素电极层，所述第四绝缘层设置有第二过孔，所述像素电极通过所述第二过孔与所述薄膜晶体管的源极或漏极电连接。
具体实施时，第一金属图形611可以与薄膜晶体管的栅极同层制作，也可以与薄膜晶体管的源、漏极同层制作，还可以与像素电极层同层制作，当然也可以单独制作；第二金属图形621可以与薄膜晶体管的栅极同层制作，也可以与薄膜晶体管的源、漏极同层制作，还可以与像素电极层同层制作，当然也可以单独制作；第一跨接线612可以与薄膜晶体管的栅极同层制作，也可以与薄膜晶体管的源、漏极同层制作，还可以与像素电极层同层制作，当然也可以单独制作；第二跨接线可以与薄膜晶体管的栅极同层制作，也可以与薄膜晶体管的源、漏极同层制作，还可以与像素电极层同层制作，当然也可以单独制作。本发明具体实施例三中第一金属图形611、第二金属图形621、第一跨接线612和第二跨接线在制作时有多种排列组合方式，只要保证第一金属图形611和第一跨接线612位于不同导电层，且通过绝缘层隔开；第二金属图形621和第二跨接线位于不同导电层，且通过绝缘层隔开即可，本发明具体实施例三并不对其排列方式作具体的限定。
另外，本发明具体实施例三中当第一栅极线61中的第一金属图形611或第一跨接线612不与薄膜晶体管的栅极层同层制作时，在具体的制作工艺中还需要制作连接线，该连接线用于将薄膜晶体管的栅极与第一栅极线61连接，其中，连接线的制作可以通过在阵列基板制作过程中刻蚀过孔制作得到；同样地，当第二栅极线62中的第二金属图形621或第二跨接线不与薄膜晶体管的栅极层同层制作时，在具体的制作工艺中还需要制作连接线，该连接线用于将薄膜晶体管的栅极与第二栅极线62连接，其中，连接线的制作可以通过在阵列基板制作过程中刻蚀过孔制作得到。
可选地，第一金属图形611的个数与第二金属图形621的个数相同，第一跨接线612的个数与第二跨接线的个数相同。如图6所示，第一栅极线61连接同一方向的奇数像素单元内的薄膜晶体管的栅极，如第一薄膜晶体管1、第三薄膜晶体管3和第五薄膜晶体管5的栅极连接第一栅极线61；第二栅极线62连接该同一方向的偶数像素单元内的薄膜晶体管的栅极，如第二薄膜晶体管2、第四薄膜晶体管4和第六薄膜晶体管6的栅极连接第二栅极线62，当然，这里第二栅极线62也可以连接同一方向的奇数像素单元内的薄膜晶体管的栅极，第一栅极线61也可以连接该同一方向的偶数像素单元内的薄膜晶体管的栅极。
图6中沿AA1和BB1方向的截面图如图7所示，其中，图7中区域70表示AA1方向的截面图，区域71表示BB1方向的截面图。第一栅极线中的第一金属图形611和第一跨接线612位于不同导电层，且通过绝缘层72隔开，其中第一金属图形611之间断开，绝缘层72包括多个过孔，在过孔的位置处暴露出相邻的两个第一金属图形611各自的至少一部分，第一跨接线612通过过孔613和614将相邻的两个第一金属图形611电连接。
实施例四：
如图8所示，本发明具体实施例四在制作阵列基板的过程中，可以将第一栅极线80或第二栅极线81制作在不同的导电层上，此时第一栅极线80或第二栅极线81均不需要制作跨接线。
可选地，本发明具体实施例中的阵列基板还包括像素电极层，第一栅极线80或第二栅极线81与像素电极层同层制作，这里的像素电极层可以为金属导电层，也可以为ITO导电层。
具体地，本发明具体实施例四中的第一栅极线80可以与像素电极层、薄膜晶体管的栅极层、源漏极层同层制作，当然，在具体的工艺制程中也可以单独的制作一层导电层，但是当第一栅极线80不与薄膜晶体管的栅极层同层制作时，在具体的制作工艺中还需要制作连接线，该连接线用于将薄膜晶体管的栅极与第一栅极线80连接，其中，连接线的制作可以通过在阵列基板制作过程中刻蚀过孔制作得到；同样地，第二栅极线81可以与像素电极层、薄膜晶体管的栅极层、源漏极层同层制作，当然，在具体的工艺制程中也可以单独的制作一层导电层，只要保证第一栅极线80和第二栅极线81位于不同的导电层，且通过绝缘层隔开即可，同样当第二栅极线81不与薄膜晶体管的栅极层同层制作时，在具体的制作工艺中还需要制作连接线，该连接线用于将薄膜晶体管的栅极与第二栅极线81连接，其中，连接线的制作可以通过在阵列基板制作过程中刻蚀过孔制作得到。
本发明实施例中，沿行方向相邻的两个所述像素单元内的薄膜晶体管的源极或漏极共用同一数据线，下面结合附图简单介绍本发明具体实施例一到实施例四中的数据线的走线情况。
本发明具体实施例中数据线的第一种走线设计如图9所示，沿行方向相邻的两个像素单元30和300内的薄膜晶体管1和2的源极或漏极连接同一数据线33，图中各薄膜晶体管连接的栅极线走线设计与本发明具体实施例一到实施例四中的任一栅极走线设计相同，图9中并未具体示出。由于薄膜晶体管1和2共用同一条数据线33，因此可以减少数据线的数量。
本发明具体实施例中数据线的另一种走线设计如图10所示，本发明具体实施例中沿行方向相邻的两个像素单元30和300内的薄膜晶体管1和2的源极或漏极分别连接数据线101a和101b，图中各薄膜晶体管连接的栅极线走线设计与本发明具体实施例一到实施例四中的任一栅极走线设计相同，图10中并未具体示出。图中的箭头表示数据线输入的数据信号的走向，其中，分别与薄膜晶体管1和2的源极或漏极连接的数据线101a和101b输入的数据信号相同；分别与薄膜晶体管3和4的源极或漏极连接的数据线102a和102b输入的数据信号相同；分别与薄膜晶体管5和6的源极或漏极连接的数据线103a和103b输入的数据信号相同。
具体地，由于数据线101a和101b输入的数据信号相同，故分别与薄膜晶体管1和2的源极或漏极连接的数据线可以认为是同一条数据线，水平方向的箭头表示与薄膜晶体管1和2的源极或漏极连接的数据线之间的数据信号是共用的。虽然与薄膜晶体管1和2的源极或漏极连接的数据线的数量在阵列基板的像素区域中的数量没有减少，但其在连接到驱动电路时的连接线的数量会减少。
下面简单的介绍本发明具体实施例中的阵列基板的制作过程，根据不同的栅极线走线设计和数据线走线设计，实际制作过程也不同，下面介绍的仅是其中一种制作过程。
首先在玻璃衬底基板上沉积第一层金属并刻蚀，该第一层金属可以为单层金属也可以为复合金属；其中这里沉积第一层金属并刻蚀后的金属层可以为薄膜晶体管的栅极、第一栅极线或第一栅极线中的金属图形或第一栅极线中的跨接线，也可以为第二栅极线或第二栅极线中的金属图形或第二栅极线中的跨接线；
在第一金属层制程后沉积第一层绝缘层并刻蚀，形成第一过孔，第一过孔用于第一栅极线或第二栅极线的换线，例如：本发明具体实施例中当第一栅极线包括多个第一金属图形和多个第一跨接线，第一金属图形和第一跨接线位于不同导电层，且通过第一层绝缘层隔开，第一层绝缘层包括多个第一过孔，第一过孔暴露出相邻的两个第一金属图形各自的至少一部分，第一跨接线通过第一过孔将相邻的两个第一金属图形电连接，从而实现第一栅极线的换线；
在第一绝缘层制程后沉积a-Si和n+a-Si薄膜并刻蚀，刻蚀后得到的a-Si和n+a-Si薄膜层为薄膜晶体管的半导体有源层；
在a-Si和n+a-Si制程后沉积第二层金属并刻蚀，同样地，第二层金属可以为单层金属也可以为复合金属；其中这里沉积第二层金属并刻蚀后的金属层可以为薄膜晶体管的源漏极、第一栅极线或第一栅极线中的金属图形或第一栅极线中的跨接线，也可以为第二栅极线或第二栅极线中的金属图形或第二栅极线中的跨接线；
在第二金属层制程后沉积第二层绝缘层并刻蚀，形成第二过孔，以便将后续沉积的像素电极层通过该第二过孔与薄膜晶体管的源极或漏极相连接；
在第二绝缘层制程后沉积透明像素电极层并刻蚀，其中这里沉积透明像素电极层并刻蚀后的透明像素电极层为阵列基板的像素电极、第一栅极线或第一栅极线中的金属图形或第一栅极线中的跨接线，也可以为第二栅极线或第二栅极线中的金属图形或第二栅极线中的跨接线。可选地，本发明具体实施例中的透明像素电极层为氧化铟锡(Indium TinOxide，ITO)。
另外，本发明具体实施例中的阵列基板的制造过程同样适用于低温多晶硅(LowTemperature Poly-Silicon,LTPS)工艺制程。
本发明具体实施例还提供了一种显示装置，该显示装置具体可以为图11所示的手机，当然也可以为其它类型的显示装置，如为液晶电视，本发明具体实施例提供的显示装置包括上面所述的阵列基板。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (9)

1.一种阵列基板，其特征在于，包括多个像素单元，相邻的两行像素单元之间设置有第一栅极线和第二栅极线，所述像素单元内设置有薄膜晶体管，沿行方向相邻的两个所述像素单元内的所述薄膜晶体管的栅极分别连接所述第一栅极线和所述第二栅极线；
其中，所述第一栅极线包括多个金属图形和多个跨接线，金属图形和跨接线位于不同导电层，且通过绝缘层隔开，所述绝缘层包括多个过孔，暴露出相邻的两个所述金属图形各自的至少一部分，每一跨接线通过所述过孔将相邻的两个所述金属图形电连接；其中，所述金属图形和所述第二栅极线位于同一层；
或者，所述第二栅极线包括多个金属图形和多个跨接线，金属图形和跨接线位于不同导电层，且通过绝缘层隔开，所述绝缘层包括多个过孔，暴露出相邻的两个所述金属图形各自的至少一部分，每一跨接线通过所述过孔将相邻的两个所述金属图形电连接；其中，所述金属图形和所述第一栅极线位于同一层；
或者，所述第一栅极线和所述第二栅极线位于不同的导电层上，且通过绝缘层隔开。
2.根据权利要求1所述的阵列基板，其特征在于，所述薄膜晶体管包括：栅极、位于所述栅极上的栅极绝缘层、位于所述栅极绝缘层上的半导体有源层、位于所述半导体有源层上的第一绝缘层、位于所述第一绝缘层上的源极和漏极；或半导体有源层、位于所述半导体有源层上的第二绝缘层、位于所述第二绝缘层上的栅极、位于所述栅极上的第三绝缘层、位于所述第三绝缘层上的源极和漏极。
3.根据权利要求1所述的阵列基板，其特征在于，所述第一栅极线包括多个第一金属图形和多个第一跨接线，第一金属图形和第一跨接线位于不同导电层，且通过绝缘层隔开，所述绝缘层包括多个过孔，暴露出相邻的两个所述第一金属图形各自的至少一部分，所述第一跨接线通过所述过孔将相邻的两个所述第一金属图形电连接；
所述第二栅极线包括多个第二金属图形和多个第二跨接线，第二金属图形和第二跨接线位于不同导电层，且通过绝缘层隔开，所述绝缘层包括多个过孔，暴露出相邻的两个所述第二金属图形各自的至少一部分，所述第二跨接线通过所述过孔将相邻的两个所述第二金属图形电连接。
4.根据权利要求3所述的阵列基板，其特征在于，所述阵列基板还包括连接线，所述第一栅极线和/或所述第二栅极线不与所述薄膜晶体管的栅极层同层设置，所述连接线连接所述薄膜晶体管的栅极与所述第一栅极线或所述第二栅极线。
5.根据权利要求4所述的阵列基板，其特征在于，所述第一栅极线连接行方向的奇数像素单元内的薄膜晶体管的栅极；所述第二栅极线连接该同一行的偶数像素单元内的薄膜晶体管的栅极；或
所述第一栅极线连接行方向的偶数像素单元内的薄膜晶体管的栅极；所述第二栅极线连接该同一行的奇数像素单元内的薄膜晶体管的栅极。
6.根据权利要求3-5任一权项所述的阵列基板，其特征在于，所述金属图形或所述跨接线与所述薄膜晶体管的栅极为同层金属。
7.根据权利要求2所述的阵列基板，其特征在于，所述阵列基板还包括像素电极层，所述第一栅极线与所述像素电极层或所述薄膜晶体管的栅极层或所述薄膜晶体管的源漏极层同层制作；或所述第二栅极线与所述像素电极层或所述薄膜晶体管的栅极层或所述薄膜晶体管的源漏极层同层制作。
8.根据权利要求1所述的阵列基板，其特征在于，沿行方向相邻的两个所述像素单元内的薄膜晶体管的源极或漏极共用同一数据线。
9.一种显示装置，其特征在于，包括权利要求1-8任一权项所述的阵列基板。
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