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CN103811348B - Mos器件及其形成方法 - Google Patents

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CN103811348B
CN103811348B CN201210454951.7A CN201210454951A CN103811348B CN 103811348 B CN103811348 B CN 103811348B CN 201210454951 A CN201210454951 A CN 201210454951A CN 103811348 B CN103811348 B CN 103811348B
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Abstract

一种MOS器件的形成方法，包括：提供半导体衬底；在所述半导体衬底上形成伪栅结构，所述伪栅结构包括位于半导体衬底上的伪栅以及位于伪栅侧壁上的侧墙；在所述伪栅结构两侧的半导体衬底内形成应力层；在所述伪栅结构两侧的应力层和半导体衬底上形成层间介质层，所述层间介质层的上表面与伪栅结构的上表面齐平；对所述伪栅和半导体衬底进行刻蚀，形成凹槽，所述凹槽的底面低于所述半导体衬底的上表面；在所述凹槽内依次形成栅介质层和位于所述栅介质层上的栅极，所述栅极的上表面与所述层间介质层的上表面齐平。本发明能够有效提高MOS器件沟道区载流子的迁移率，进而提高MOS器件的性能。

Description

MOS器件及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种MOS器件及其形成方法。
背景技术
众所周知，应力可以改变硅材料的能隙和载流子迁移率。随着硅材料压阻效应（Piezoresistance Effect）的深入研究，业界逐渐认识到，可以利用应力增加MOS器件的载流子迁移率，即应变硅技术（Strained Silicon）。
公开号为US2007/0196992A1的美国专利申请中公开了一种具有锗硅和碳化硅重掺杂区的应变硅CMOS器件，请参考图1，包括：半导体衬底10，所述半导体衬底10包括待形成NMOS器件的第一区域I和待形成PMOS器件的第二区域II，利用浅沟槽隔离结构15将相邻的第一区域I和第二区域II隔开；位于所述第一区域I上表面的栅极结构20，所述栅极结构20包括位于所述第一区域I上表面的栅氧化层21、位于所述栅氧化层21表面的栅电极22、位于所述栅氧化层21和栅电极22侧壁上的侧墙23，位于所述栅极结构20两侧的半导体衬底10内的类矩形结构的重掺杂区25；位于所述第二区域II上表面的栅极结构30，所述栅极结构30包括位于所述第二区域II表上面的栅氧化层31、位于所述栅氧化层31表面的栅电极32、位于所述栅氧化层31和栅电极32侧壁上的侧墙33，位于所述栅极结构30两侧的半导体衬底10内的类矩形结构的重掺杂区35；其中所述第一区域I的重掺杂区25的材料为原位形成的碳化硅（SiC），所述第二区域II的重掺杂区35的材料为原位形成的锗硅（SiGe）。
对于NMOS晶体管而言，填充重掺杂区25的材料是碳化硅，其晶格常数小于半导体衬底10的晶格常数，对所述重掺杂区25之间的沟道产生拉伸应力，有利于提高电子的迁移率。对于PMOS晶体管而言，填充重掺杂区35的材料是锗硅，其晶格常数大于半导体衬底10的晶格常数，对所述重掺杂区35之间的沟道产生压缩应力，有利于提高空穴的迁移率。
然而，通过上述CMOS器件结构提高栅极结构下方沟道区的应力时效果有限，载流子的迁移率提高较小，对器件性能的提高有限。
发明内容
本发明解决的问题是提供一种MOS器件及其形成方法，有效提高MOS器件沟道区的应力，进而提高所形成MOS器件的性能。
为解决上述问题，本发明技术方案提供了一种MOS器件的形成方法，包括：提供半导体衬底；在所述半导体衬底上形成伪栅结构，所述伪栅结构包括位于半导体衬底上的伪栅以及位于伪栅侧壁上的侧墙；在所述伪栅结构两侧的半导体衬底内形成应力层；在所述伪栅结构两侧的应力层和半导体衬底上形成层间介质层，所述层间介质层的上表面与伪栅结构的上表面齐平；对所述伪栅和半导体衬底进行刻蚀，形成凹槽，所述凹槽的底面低于所述半导体衬底的上表面；在所述凹槽内依次形成栅介质层和位于所述栅介质层上的栅极，所述栅极的上表面与所述层间介质层的上表面齐平。
可选的，所述凹槽的底面距所述半导体衬底的上表面的距离为10埃~50埃。
可选的，所述MOS器件为NMOS器件，所述应力层的材料为碳化硅。
可选的，所述MOS器件为PMOS器件，所述应力层的材料为锗硅。
本发明技术方案还提供了一种MOS器件，包括：半导体衬底；栅极结构，所述栅极结构包括栅介质层、位于所述栅介质层上的栅极和位于所述栅极两侧半导体衬底上的侧壁，所述栅介质层位于半导体衬底内且其上表面低于所述半导体衬底的上表面，或者所述栅介质层的上表面与所述半导体衬底的上表面持平，所述栅极的上表面高于所述半导体衬底的上表面；应力层，位于所述栅极结构两侧的半导体衬底内。
可选的，所述栅介质层和位于半导体衬底内的栅极的厚度和为10埃~50埃。
与现有技术相比，本发明技术方案具有以下优点：
在去除伪栅形成栅极过程中，先对伪栅及其下方的半导体衬底进行刻蚀，形成底面低于半导体衬底上表面的凹槽，然后在凹槽中依次形成栅介质层和栅极，使MOS器件的栅介质层形成于应力层之间的半导体衬底内，进而使MOS器件的沟道区位于应力层之间的半导体衬底内，增大了沟道区与紧邻应力层的半导体衬底的接触面，增大了施加于沟道区的应力，提高了MOS器件沟道区中载流子的迁移率，进而提高了所形成MOS器件的性能。
附图说明
图1为现有技术中一种具有锗硅和碳化硅重掺杂区的CMOS器件的剖面结构示意图；
图2至图6为本发明MOS器件的形成方法一个实施例的剖面结构示意图；
图7至图10为本发明MOS器件的形成方法另一个实施例的剖面结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
正如背景技术部分所述，现有CMOS器件结构提高栅极结构下方沟道区的应力时效果有限，载流子的迁移率提高较小，对器件性能的提高有限。
针对上述缺陷，本发明提供了一种MOS器件的形成方法，在位于半导体衬底上的伪栅结构以及伪栅结构两侧半导体衬底中的应力层形成后，依次对伪栅结构和半导体衬底进行刻蚀，形成底面低于所述半导体衬底上表面的凹槽，再在凹槽内沉积栅介质层以及位于栅介质层上的栅极。本发明所提供的MOS器件的沟道区位于半导体衬底内的应力层之间，增大了MOS器件沟道区与紧邻应力层的半导体衬底的接触面，进而增大施加于沟道区的应力，提高了MOS器件沟道区中载流子的迁移率，进而提高MOS器件的性能。
下面结合附图通过具体实施例对MOS器件中NMOS器件的形成方法和CMOS器件的形成方法进行详细说明。
实施例一
参考图2，提供半导体衬底101，所述半导体衬底101上形成有氧化层104，所述氧化层104上形成有伪栅结构103。所述伪栅结构103包括伪栅103a和位于所述伪栅103a侧壁上的侧墙103b。
本实施例中，所述半导体衬底101的材料为单晶硅或单晶硅锗；或者还可以包括其它的材料，本发明对此不做限制。
所述氧化层104的材料为氧化硅，所述氧化层104的形成方法为化学气相沉积工艺或者热氧化工艺，用以保护半导体衬底101，避免后续工艺（如：干法刻蚀）对半导体衬底101造成损伤。
在其他实施例中，还可以省略所述氧化层104，而直接在所述半导体衬底101上形成伪栅结构103。
本实施例中，所述伪栅103a的材料为多晶硅，所述侧墙103b的材料为氮化硅或者氧化硅-氮化硅-氧化硅（ONO，oxide-nitride-oxide）结构。
参考图3，在所述伪栅结构103两侧的半导体衬底101和氧化层104内形成有应力层105。
所述应力层105的材料为碳化硅，形成所述应力层105包括如下步骤：
在所述伪栅结构103和氧化层104表面形成包含刻蚀图形的掩膜层（图未示），所述刻蚀图形的位置与后续形成应力层105的位置正对；
以所述掩膜层为掩模，沿刻蚀图形对伪栅结构103两侧的氧化层104和半导体衬底101进行刻蚀，形成开口（图未示）；
在所述开口内填充碳化硅，形成应力层105；
去除所述掩膜层。
所述开口的侧壁与半导体衬底101的表面垂直，或者所述开口呈“Σ”（sigma）状，形成开口的方法为干法刻蚀或者干法刻蚀与湿法刻蚀相结合。
本实施例中，所述开口呈“Σ”状，形成所述开口的方法为先进行干法刻蚀再进行湿法刻蚀。
本实施例中，在所述开口内填充碳化硅，形成所述应力层105的方法为外延生长工艺。所述应力层105的上表面与氧化层104的上表面齐平。
在其他实施例中，所述应力层105的上表面还可略高于所述氧化层104的上表面，避免后续工艺对应力层105过度消耗而影响所形成NMOS器件的性能。
参考图4，在所述伪栅结构103两侧的氧化层104和应力层105上形成层间介质层107，所述层间介质层107的上表面与伪栅结构103的上表面齐平。
本实施例中，所述层间介质层107的材料为低k材料或者超低k材料。
参考图5，对图4中所述伪栅103a、伪栅103a下方的氧化层104和半导体衬底101进行刻蚀，形成凹槽109，所述凹槽109的底面低于所述半导体衬底101的上表面。
本实施例中，形成凹槽109的方法为干法刻蚀。其具体刻蚀工艺为本领域技术人员所公知，在此不做赘述。
本实施例中，所述凹槽109的底面距所述半导体衬底101的上表面的距离为10埃~50埃。
在其他实施例中，在形成凹槽109之后，还包括：进行清洗工艺。所述清洗工艺用以去除刻蚀工艺残留的聚合物，利于后续栅介质层和栅极的形成。
参考图6，在图5中所述凹槽109内依次沉积栅介质层111和位于所述栅介质层111上的栅极113，所述栅极113的上表面与所述层间介质层107的上表面齐平。
本实施例中，所述栅介质层111的材料为高k材料，如氧化铪、氧化硅铪、氮氧化硅铪、氧化铪钽、氧化铪钛、氧化铪锆中的一种或多种组合；所述栅极113的材料为金属，如氮化钛。
NMOS器件的栅极结构100包括侧墙103b、栅介质层111和栅极113，栅介质层111下方半导体衬底101为NMOS器件的沟道区。所述栅介质层111的上表面低于所述半导体衬底101的上表面，或者所述栅介质层111的上表面与所述半导体衬底101的上表面持平，所述栅介质层111的厚度为5埃~50埃。由于NMOS器件的栅介质层111位于应力层105之间半导体衬底101内，增大了栅介质层111与紧邻应力层105的半导体衬底101的接触面，提高了施加于沟道区上的拉伸应力，使沟道区中原子排列疏松，有利于提高NMOS器件沟道区中电子的迁移率，进而提高NMOS器件的响应速率。
在所述栅介质层111和栅极113形成后，还包括：去除所述层间介质层107，以及对所述应力层105进行离子注入，形成NMOS器件的源极和漏极（图未示）。源极和漏极具体工艺为本领域技技术人员所熟知，在此不再赘述。
继续参考图6，通过上述步骤形成的NMOS器件包括：
半导体衬底101；
位于所述半导体衬底101上的氧化层104；
栅极结构100，所述栅极结构100包括栅介质层111、位于所述栅介质层111上的栅极113和位于所述栅极113两侧氧化层104上的侧墙103b，所述栅介质层111位于半导体衬底101内且其上表面低于所述半导体衬底101的上表面，或者所述栅介质层111的上表面与所述半导体衬底101的上表面持平，所述栅极113的上表面高于所述半导体衬底101的上表面；
应力层105，位于所述栅极结构100两侧的半导体衬底101内。
本实施例所形成NMOS器件的沟道区位于半导体衬底101内的应力层105之间，使沟道区与应力层105紧邻，增大了沟道区与半导体衬底101的接触面，进而增大了施加于沟道区的拉伸应力，使沟道区中原子排列疏松，提高沟道区中电子的迁移率，进而提高了所形成NMOS器件的性能。
实施例二
参考图7，提供半导体衬底401，所述半导体衬底401包括用于形成NMOS器件的第一区域I和用于形成PMOS器件的第二区域II，所述半导体衬底401的第一区域I和第二区域II通过隔离结构进行隔离。
本实施例中，所述半导体衬底401的材料与实施例一中半导体衬底101的材料相同，不做赘述。
继续参考图7，在所述半导体衬底401上形成氧化层402，并在半导体衬底401的第一区域I上方的氧化层402上形成第一伪栅结构203，并在半导体衬底401的第二区域II上方的氧化层402上形成第二伪栅结构303。
本实施例中，所述第一伪栅结构203包括第一伪栅203a和位于所述第一伪栅203a侧壁上的第一侧墙203b；所述第二伪栅结构303包括第二伪栅303a和位于所述第二伪栅303a侧壁上的第二侧墙303b。所述第一伪栅203a和第二伪栅303a的材料为多晶硅，所述第一侧墙203b和第二侧墙303b的材料为氮化硅或ONO结构。
需要说明的是，所述第一伪栅结构203的厚度与第二伪栅结构303的厚度可以相等，也可以不相等。本实施例中，所述第一伪栅结构203的厚度与第二伪栅结构303的厚度相等。
在其他实施例中，还可以省略所述氧化层402，而直接在所述半导体衬底401的第一区域I上形成第一伪栅结构203，在所述半导体衬底401的第二区域II上形成第二伪栅结构303。
继续参考图7，在第一伪栅结203两侧半导体衬底401的第一区域I内形成第一应力层205，在第二伪栅结构303两侧半导体衬底401的第二区域II内形成第二应力层305。
本实施例中，所述第一应力层205的材料为碳化硅，所述第二应力层305的材料为锗硅，所述第一应力层205和第二应力层305的侧壁与半导体衬底401的表面垂直，或者第一应力层205和第二应力层305呈“Σ”（sigma）状。形成所述第一应力层205和第二应力层305的方法与实施例一中形成应力层105的方法类似，在此不做赘述。
参考图8，在所述半导体衬底401的第一区域I和第一应力层205上形成第一层间介质层207，在所述半导体衬底401的第二区域II和第二应力层305上形成第二层间介质层307，所述第一层间介质层207的上表面与所述第一伪栅结构203的上表面齐平，所述第二层间介质层307的上表面与所述第二伪栅结构303的上表面齐平。
本实施例中，所述第一层间介质层207与第二层间介质层307同时形成，所述第一层间介质层207与第二层间介质层307的厚度相等，所述第一层间介质层207和第二层间介质层307的材料为低k材料或者超低k材料。
参考图9，对图8中所述第一伪栅203a及其下方的氧化层402和半导体衬底401进行刻蚀，形成第一凹槽209，对所述第二伪栅303a及其下方的氧化层402和半导体衬底401进行刻蚀，形成第二凹槽309。
本实施例中，形成第一凹槽209和第二凹槽309的方法为干法刻蚀。所述第一凹槽209的底面距所述半导体衬底401的上表面的距离为10埃~50埃；所述第二凹槽309的底面距所述半导体衬底401上表面的距离为10埃~50埃。
需要说明的是，本实施例中，所述第一凹槽209的底面距所述半导体衬底401上表面的距离与所述第二凹槽309的底面距所述半导体衬底401上表面的距离可以相等，也可以不相等，其不限制本发明的保护范围。所述第一凹槽209和第二凹槽309可同时形成，也可以先形成第一凹槽209再形成第二凹槽309，或者先形成第二凹槽309再形成第一凹槽209。
参考图10，在图9中所述第一凹槽209内形成第一栅介质层211和位于第一栅介质层211上的第一栅极213，在所述第二凹槽309内形成第二栅介质层311和位于第二栅介质层311上的第二栅极313。
本实施例中，所述第一栅介质层211和第二栅介质层311的材料为高k材料，如氧化铪、氧化硅铪、氮氧化硅铪、氧化铪钽、氧化铪钛、氧化铪锆中的一种或多种组合。所述第一栅介质层211与第二栅介质层311的材料、厚度可以相同也可以不相同。所述第一栅介质层211的上表面低于所述半导体衬底401的上表面，或者所述第一栅介质层211的上表面与所述半导体衬底401的上表面持平，所述第一栅介质层211的厚度为5埃~50埃；所述第二栅介质层311的上表面低于所述半导体衬底401的上表面，或者所述第二栅介质层311的上表面与所述半导体衬底401的上表面持平，所述第二栅介质层311的厚度为5埃~50埃。所述第一栅极213的材料为氮化钛，所述第二栅极313的材料为氮化钽、氮化钼、氮化钨、钨、钽、碳化钽或者氮化钛铝。
位于半导体衬底401的第一区域I中的NMOS器件的第一栅极结构200包括第一侧墙203b、第一栅介质层211和第一栅极213，第一栅介质层211下方半导体衬底401为NMOS器件的沟道区；位于半导体衬底401的第二区域II中的PMOS器件的第二栅极结构300包括第二侧墙303b、第二栅介质层311和第二栅极313，第二栅介质层311下方半导体衬底401为PMOS器件的沟道区。
在所述第一栅极结构200和第二栅极结构300形成后，还包括：去除所述第一层间介质层207和第二层间介质层307，以及对所述第一应力层205和第二应力层305进行掺杂，分别形成NMOS器件和PMOS的源极和漏极（图未示），其具体工艺为本领域技技术人员所熟知，在此不再赘述。
继续参考图10，通过上述步骤形成的CMOS器件包括：
半导体衬底401，所述半导体衬底401包括第一区域I和第二区域II；
位于所述半导体衬底401上的氧化层402；
第一栅极结构200，所述第一栅极结构200包括第一栅介质层211、位于所述第一栅介质层211上的第一栅极213和位于第一栅极213两侧氧化层402上的第一侧墙203b，所述第一栅介质层211位于半导体衬底401的第一区域I内且其上表面低于所述半导体衬底401的上表面，或者所述第一栅介质层211的上表面与所述半导体衬底401的上表面持平，所述第一栅极213的上表面高于所述半导体衬底401的上表面；
第二栅极结构300，所述第二栅极结构300包括第二栅介质层311、位于所述第二栅介质层311上的第二栅极313和位于第二栅极313两侧氧化层402上的第二侧墙303b，，所述第二栅介质层311位于半导体衬底401的第二区域II内且其上表面低于所述半导体衬底401的上表面，或者所述第二栅介质层311的上表面与所述半导体衬底401的上表面持平，所述第二栅极300的上表面高于所述半导体衬底401的上表面；
第一应力层205，位于所述第一栅极结构200两侧半导体衬底401的第一区域I内；
第二应力层305，位于所述第二栅极结构300两侧半导体衬底401的第二区域II内。
本实施例中，所述第一应力层205的材料为碳化硅，所述第二应力层305的材料为锗硅。
需要说明的是，本实施例中，所述第一栅极213与第二栅极313的厚度相等，在其他实施例中，所述第一栅极213与第二栅极313还可以不相等。还需要说明的是，在其它实施例中，还可以不包含所述氧化层402，其不限制本发明的保护范围。
本实施例中技术方案，在采用与实施例一中相同的技术方案提高NMOS器件性能的同时，使CMOS器件中PMOS器件的沟道区位于半导体衬底401的第二区域II内的第二应力层305之间，使沟道区与第二应力层305紧邻，增大了PMOS器件的沟道区与半导体衬底401的接触面，进而增大了施加于PMOS器件沟道区中的压缩应力，使沟道区中原子排列紧密，提高沟道区中空穴的迁移率，进而提高了所形成PMOS器件的性能，以及提高所形成CMOS器件的性能。
需要说明的是，对于MOS器件中的PMOS器件，除了半导体衬底、源极和漏极中掺杂离子的导电类型以及栅极结构两侧半导体衬底中应力层的材料与NMOS器件的形成工艺不同外，PMOS器件的形成方法与NMOS器件的形成方法类似，其可参照实施例一中NMOS器件的形成方法形成，在此不做详述。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (12)

1.一种MOS器件的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成伪栅结构，所述伪栅结构包括位于半导体衬底上的伪栅以及位于伪栅侧壁上的侧墙；
在所述伪栅结构两侧的半导体衬底内形成应力层；
在所述伪栅结构两侧的应力层和半导体衬底上形成层间介质层，所述层间介质层的上表面与伪栅结构的上表面齐平；
对所述伪栅和半导体衬底进行刻蚀，形成凹槽，所述凹槽的底面低于所述半导体衬底的上表面；
在所述凹槽内依次形成栅介质层和位于所述栅介质层上的栅极，所述栅极的上表面与所述层间介质层的上表面齐平，所述栅介质层的上表面低于半导体衬底的上表面或与半导体衬底的上表面持平，所述栅介质层位于应力层之间的半导体衬底内。
2.如权利要求1所述的MOS器件的形成方法，其特征在于，所述凹槽的底面距所述半导体衬底的上表面的距离为10埃～50埃。
3.如权利要求1或2所述的MOS器件的形成方法，其特征在于，所述栅介质层的上表面低于所述半导体衬底的上表面，或者所述栅介质层的上表面与所述半导体衬底的上表面持平，所述栅介质层的厚度为5埃～50埃。
4.如权利要求1所述的MOS器件的形成方法，其特征在于，形成凹槽的方法为干法刻蚀。
5.如权利要求1所述的MOS器件的形成方法，其特征在于，所述MOS器件为NMOS器件，所述应力层的材料为碳化硅。
6.如权利要求1所述的MOS器件的形成方法，其特征在于，所述MOS器件为PMOS器件，所述应力层的材料为锗硅。
7.如权利要求1所述的MOS器件的形成方法，其特征在于，在所述伪栅结构两侧的半导体衬底内形成应力层的方法包括：
在所述伪栅结构两侧的半导体衬底内形成开口；
通过外延生长工艺在所述开口内填充满应力层。
8.如权利要求1所述的MOS器件的形成方法，其特征在于，在所述半导体衬底上形成伪栅结构之前，还包括：在所述半导体衬底上形成氧化层。
9.一种MOS器件，其特征在于，包括：
半导体衬底；
栅极结构，所述栅极结构包括栅介质层、位于所述栅介质层上的栅极和位于所述栅极两侧半导体衬底上的侧壁，所述栅介质层位于半导体衬底内且其上表面低于所述半导体衬底的上表面，或者所述栅介质层的上表面与所述半导体衬底的上表面持平，所述栅介质层位于应力层之间的半导体衬底内，所述栅极的上表面高于所述半导体衬底的上表面；
应力层，位于所述栅极结构两侧的半导体衬底内。
10.如权利要求9所述的MOS器件，其特征在于，所述MOS器件为NMOS器件，所述应力层的材料为碳化硅。
11.如权利要求9所述的MOS器件，其特征在于，所述MOS器件为PMOS器件，所述应力层的材料为锗硅。
12.如权利要求9所述的MOS器件，其特征在于，所述栅介质层和位于半导体衬底内的栅极的厚度和为10埃～50埃。
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