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CN109427681B - 半导体结构及其形成方法 - Google Patents

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CN109427681B CN201710767173.XA CN201710767173A CN109427681B CN 109427681 B CN109427681 B CN 109427681B CN 201710767173 A CN201710767173 A CN 201710767173A CN 109427681 B CN109427681 B CN 109427681B
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Abstract

一种半导体结构及其形成方法，在所述栅极结构两侧的鳍部中形成应力层之后，在所述栅极结构的侧壁上形成阻挡层，然后再对所述应力层下方的鳍部进行第一离子注入形成掺杂区。所述离子注入的深度较深，因此需要较高的离子注入能量。由于所述阻挡层阻挡了靠近所述栅极结构两侧的离子注入，从而避免了较高的离子注入能量对所述栅极结构的损伤，提高了所形成半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高元件密度，以及更高集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越小，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，漏电流增大，最终影响半导体器件的电学性能。
为了进一步缩小MOSFET器件的尺寸，人们发展了多面栅场效应晶体管结构，以提高MOSFET器件栅极的控制能力，抑制短沟道效应。其中，鳍式场效应晶体管(FinFET)就是一种常见的多面栅结构晶体管。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。
然而，现有技术所形成鳍式场效应管的电学性能有待进一步提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，以改善所形成半导体结构的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及位于衬底上的多个鳍部；形成横跨所述鳍部的栅极结构，所述栅极结构覆盖鳍部的部分侧壁和顶部表面；在所述栅极结构两侧的鳍部中形成应力层；在所述栅极结构的侧壁上形成阻挡层；以所述阻挡层为掩模，对所述应力层下方的鳍部进行第一离子注入形成掺杂区。
可选的，所述半导体结构为N型器件，所述阻挡层的厚度在50埃～300埃的范围内；或者，所述半导体结构为P型器件，所述阻挡层的厚度在50埃～250埃的范围内。
可选的，所述阻挡层的材料是氧化硅。
可选的，所述半导体结构为N型器件，所述第一离子注入的离子注入能量在2Kev～30Kev范围内，所述第一离子注入的离子包括砷元素；或者，所述半导体结构为P型器件，所述第一离子注入的离子注入能量在1Kev～10Kev范围内，所述第一离子注入的离子包括硼元素。
可选的，在形成所述应力层之后，在形成所述阻挡层之前，所述形成方法还包括：在所述应力层及所述栅极结构上形成停止层。
可选的，所述停止层的材料是氮化硅。
可选的，所述停止层的厚度在60埃～200埃的范围内。
可选的，所述半导体结构为N型器件，所述第一离子注入的离子注入能量在2Kev～30Kev的范围内，所述第一离子注入的离子包括砷元素；或者，所述半导体结构为P型器件，所述第一离子注入的离子注入能量在1Kev～10Kev的范围内，所述第一离子注入的离子包括硼元素。
可选的，在形成所述掺杂区以后，所述形成方法还包括：去除阻挡层；在所述停止层上形成介质层；以所述停止层作为刻蚀停止层，在所述介质层中形成通孔；在所述通孔内形成导电插塞。
可选的，在形成所述阻挡层以后，所述形成方法还包括：对所述应力层进行第二离子注入形成应力层掺杂区，所述应力层掺杂区与所述掺杂区共同构成所述半导体结构的源漏掺杂区。
可选的，在形成所述源漏掺杂区的步骤中还包括：离子注入，离子注入之后进行退火处理。
可选的，所述衬底包括用于形成N型器件的N型区域和用于形成P型器件的P型区域。
可选的，所述形成方法用于形成输入输出器件。
本发明还提供一种半导体结构，其特征在于，包括：衬底以及位于衬底上的多个鳍部；横跨所述鳍部的栅极结构，所述栅极结构覆盖鳍部的部分侧壁和顶部表面；位于所述栅极结构两侧鳍部中的应力层，所述应力层内形成有应力层掺杂区，所述应力层下方的鳍部中形成有掺杂区，所述应力层掺杂区与所述掺杂区共同构成所述半导体结构的源漏掺杂区；位于所述应力层及所述栅极结构上的停止层；位于所述栅极结构侧壁上的阻挡层，所述阻挡层在所述停止层外。
可选的，所述半导体结构为N型器件，所述阻挡层的厚度50埃～300埃的范围内；或者，所述半导体结构为P型器件，所述阻挡层的厚度50埃～250埃的范围内。
可选的，所述阻挡层的材料是氧化硅。
可选的，所述停止层的材料是氮化硅。
可选的，所述停止层的厚度60埃～200埃的范围内。
可选的，所述衬底包括用于形成N型器件的N型区域和用于形成P型器件的P型区域。
可选的，所述半导体结构为输入输出器件。
本发明提供的技术方案中，在所述栅极结构两侧的鳍部中形成应力层之后，在所述栅极结构的侧壁上形成阻挡层，然后再对所述应力层下方的鳍部进行第一离子注入形成掺杂区。所述技术方案是对应力层下方的鳍部进行第一离子注入，因此所述第一离子注入的深度较深，因此需要较高的离子注入能量。由于所述阻挡层阻挡了靠近所述栅极结构两侧的离子注入，从而避免了较高的第一离子注入能量对所述栅极结构的损伤，提高了所形成半导体结构的性能。
可选方案中，在形成所述应力层之后，在形成所述阻挡层之前，所述形成方法还包括：在所述应力层及所述栅极结构上形成停止层。一方面，所述停止层在第一离子注入时对应力层和鳍部起到保护作用；另一方面，所述停止层还能在刻蚀导电通孔时起到刻蚀停止的作用，因此提高了所形成的半导体结构的性能，同时又简化了工艺步骤，提高了工艺效率。
附图说明
图1是本发明一种半导体结构形成过程中的一个步骤对应的剖面结构示意图；
图2至图6是本发明半导体结构形成方法一实施例各个步骤对应的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术中所形成的半导体结构性能有待改善。现结合所述半导体结构的形成方法分析原因。
参考图1，是一种半导体结构形成过程中的一个步骤对应的剖面结构示意图。
所述半导体结构形成方法包括：如图1所示，提供衬底10，形成位于所述衬底10上的鳍部11，所述衬底10包括用于形成N型晶体管的第一区域A以及用于形成P型晶体管的第二区域B；形成横跨所述鳍部11的栅极结构，所述栅极结构覆盖所述鳍部11的部分侧壁和部分顶部表面；在所述栅极结构两侧的鳍部11中形成应力层，位于所述第一区域A中的应力层为第一应力层12，位于所述第二区域B中的应力层为第二应力层13；分别对所述第一应力层12、所述第一应力层12下方的鳍部、所述第二应力层13及所述第二应力层13下方的鳍部进行多次第一离子注入。其中，对所述第一应力层12下方的鳍部及对所述第二应力层13下方的鳍部进行第一离子注入的深度较深，需要较高的离子注入能量。所述较高的离子注入能量容易对所述栅极结构中的栅介质层造成损伤，导致所形成的半导体结构性能下降。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及位于衬底上的多个鳍部；形成横跨所述鳍部的栅极结构，所述栅极结构覆盖鳍部的部分侧壁和部分顶部表面；在所述栅极结构两侧的鳍部中形成应力层；在所述栅极结构的侧壁上形成阻挡层；对所述应力层下方的鳍部进行第一离子注入形成掺杂区。
本发明提供的技术方案中，在所述栅极结构两侧的鳍部中形成应力层之后，在所述栅极结构的侧壁上形成阻挡层，然后再对所述应力层下方的鳍部进行第一离子注入形成掺杂区。所述第一离子注入的深度较深，因此需要较高的离子注入能量。由于所述阻挡层阻挡了靠近所述栅极结构两侧的离子注入，从而避免了较高的离子注入能量对所述栅极结构的损伤，提高了所形成半导体结构的性能。此外，在形成所述应力层之后，在形成所述阻挡层之前，所述形成方法还包括：在所述应力层及所述栅极结构上形成停止层。所述停止层既起到了在离子注入时对应力层和鳍部的保护作用，又起到了刻蚀导电通孔时刻蚀停止的作用。因此，所述形成方法提高了所形成的半导体结构的性能，同时又简化了工艺步骤，提高了工艺效率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图6为本发明一实施例提供的半导体结构形成过程的剖面结构示意图。
参考图2，提供基底，所述基底包括衬底100以及位于所述衬底100上的多个鳍部101；形成横跨所述鳍部101的栅极结构，所述栅极结构覆盖鳍部的部分侧壁和部分顶部表面；在所述栅极结构两侧的鳍部中形成应力层。
所述基底由初始基底形成，作为形成所述半导体结构的工艺基础。本实施例中，所述初始基底的材料为单晶硅。所以所述衬底100和所述鳍部101的材料也为单晶硅。
在本发明其他实施例中，所述初始基底的材料还可以选自锗、砷化镓或硅锗化合物；所述初始基底还可以是其他半导体材料。此外，所述初始基底还可以选自具有外延层或外延层上硅结构。
需要说明的，所述衬底和所述鳍部的材料也可以不相同。所述初始基底可以包括衬底以及位于所述衬底上的半导体层。所述衬底可以为适宜于工艺需求或易于集成的材料；所述半导体层的材料可以为适宜于形成鳍部的材料。
刻蚀所述初始基底的步骤包括：在所述初始基底上形成图形化的鳍部掩膜层(图未示)；以所述鳍部掩膜层为掩膜，刻蚀所述初始基底，以形成所述衬底100以及分立的鳍部101。
此外，所述基底还包括位于相邻鳍部101之间衬底100上的隔离层102，用于实现相邻鳍部101之间以及所述半导体结构与衬底100上其他半导体结构之间的电隔离。
本实施例中，所述隔离层102的材料为氧化硅。本发明其他实施例中，所述隔离层的材料还可以为氮化硅或氮氧化硅。
具体的，形成所述隔离层102的步骤包括：在相邻鳍部101之间的衬底100上形成隔离材料层，所述隔离材料层覆盖所述鳍部掩模层；去除所述隔离材料层的部分厚度，形成隔离层102，使所形成隔离层102的顶部表面低于所述鳍部101的顶部表面，露出所述鳍部101侧壁的部分表面。
需要说明的是，本实施例中，所述衬底100包括用于形成N型器件的N型区域I和用于形成P型器件的P型区域II。在本发明的其他实施例中，所述衬底也可以仅包括用于形成N型器件的N型区域，或者仅包括用于形成P型器件的P型区域。
需要说明的是，本实施例中，所述N型区域I和所述P型区域II是相邻的。在本发明其他实施例中，所述N型区域和所述P型区域也可以是不相邻的。
继续参考图2，所述栅极结构用于形成晶体管的栅极，还用于在后续晶体管源区或漏区形成过程中遮挡部分鳍部101，避免所形成晶体管源区或漏区直接接触。
所述栅极结构包括位于所述鳍部101上的栅介质层103以及位于所述栅介质层103上的栅电极104。
本发明其他实施例中，所述栅极结构还可以是伪栅结构，用于为后续所形成栅极结构占据空间位置。
所述栅介质层103用于隔离栅电极104与沟道。所述栅介质层103可以是氧化硅或者相对介电常数大于氧化硅的栅介质材料。本实施例中，所述栅介质层103的材料是氧化硅。
本实施例中，采用原子层沉积工艺形成所述栅介质层103，其他实施例中，还可以采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述栅介质层。
所述栅电极104的材料可以为多晶硅或金属。
本实施例中，所述形成方法还包括：形成位于栅电极104上的界面层105，形成位于所述界面层105上的第一硬掩膜层106，形成位于所述第一硬掩膜层106上的第二硬掩膜层107，形成位于所述栅电极104、所述界面层105,所述第一硬掩膜层106和所述第二硬掩膜层107侧壁的栅极侧墙108。
所述界面层105用于减小所述栅电极104与所述第一硬掩膜层106之间的界面态密度，且避免所述栅电极104与所述第一硬掩膜层106直接接触造成的不良影响。本实施例中，所述界面层105的材料是氧化硅。
所述第一硬掩膜层106及所述第二硬掩膜层107用于定义所述栅极结构的尺寸和位置。本实施例中，所述第一硬掩膜层106的材料是氮化硅，所述第二硬掩膜层107的材料是氧化硅。
所述栅极侧墙108的作用是控制后续形成的外延层与沟道之间的距离。本实施例中，所述栅极侧墙108的材料是氮化硅的单层结构。本发明其他实施例中，所述栅极侧墙的材料还可以为氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。此外，所述栅极侧墙也可以是叠层结构。
继续参考图2，在所述栅极结构两侧的鳍部中形成所述半导体结构的源漏掺杂区。
本实施例中，位于所述N型区域I内的应力层为第一应力层109，位于所述P型区域II内的应力层为第二应力层110。所述第一应力层109用于形成所述N型器件的源漏掺杂区，所述第二应力层110用于形成所述P型器件的源漏掺杂区。
具体的，形成所述第一应力层109与第二应力层110的步骤包括：在所述鳍部101及栅极结构上形成图形化的第一掩膜材料层(图未示)，所述第一掩膜材料层覆盖所述N型区域I内栅极结构侧壁及所述P型区域II；以所述第一掩膜材料层刻蚀所述N型区域I内的鳍部101中形成凹槽，在所述凹槽内形成所述第一应力层109；在所述第一应力层109、所述N型区域I的栅极结构及所述P型区域II内的第一掩膜材料层上形成第二掩膜材料层(图未示)；图形化所述第一掩膜材料层和所述第二掩膜材料层，在所述P型区域II内的鳍部101中形成凹槽，在所述凹槽内形成所述第二应力层110；去除N型区域I栅极结构顶部及第一应力层109上的第一掩膜材料层；剩余在所述栅极结构侧壁上的所述第一掩膜材料层构成第一掩膜层111，剩余在所述栅极结构侧壁上的所述第二掩膜材料层构成第二掩膜层112。
本实施例中，首先形成的是N型器件的应力层。在本发明的其他实施例中，也可以先形成P型器件的应力层。
具体的，所述第一应力层109的材料为SiP，且所述第一应力层109的形状为“U”形。所述第一应力层109通过Si和SiP之间的晶格失配向所述N型区域I的沟道区施加拉应力作用，以提高沟道内载流子迁移率，进而提高晶体管的性能。
具体的，所述第二应力层110的材料为SiGe，且所述第二应力层110的形状为“Σ”形。所述第二应力层110通过Si和SiGe之间的晶格失配向所述P型区域II的沟道区施加压应力，以提高沟道内载流子的迁移率，进而提高晶体管的性能。
所述应力层形成的工艺步骤包括：在所述凹槽内采用外延生长的方式形成所述应力层。
参考图3至图4，在所述栅极结构的侧壁上形成阻挡层114。
所述阻挡层114用于在进行第一离子注入时阻挡所述栅极结构两侧的离子注入对所述栅极结构的损伤。
下面结合附图对本实施例中所述阻挡层114的形成方法进行详细说明。
参考图3，在所述应力层及所述栅极结构上形成停止层113；所述停止层113覆盖所述第一应力层109、所述第二应力层110及所述栅极结构。
所述停止层113在后续工艺中起到了对所述应力层及所述鳍部进行第一离子注入时的保护作用。
具体的，所述停止层113的材料可以是氮化硅。可以采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述停止层113。本实施例中，采用化学气相沉积形成所述停止层113。
参考图4，在所述栅极结构的侧壁上形成所述阻挡层114，所述阻挡层114在所述停止层113外。
形成所述阻挡层114的步骤包括：在所述停止层113上形成阻挡材料层(图未示)，在所述阻挡材料层上形成图形化层，以所述图形化层刻蚀所述阻挡材料层，形成所述阻挡层114。
本实施例中，所述阻挡层114的材料是氧化硅。
形成所述阻挡材料层采用的工艺是化学气相沉积，刻蚀所述阻挡材料层所采用的工艺是干法刻蚀，例如等离子刻蚀。
参考图5，对所述应力层下方的鳍部进行第一离子注入形成掺杂区。
需要说明的是，在形成所述阻挡层114以后，所述形成方法还包括：对所述应力层进行第二离子注入形成应力层掺杂区，所述应力层掺杂区与所述掺杂区共同构成所述半导体结构的源漏掺杂区。
具体的，形成所述源漏掺杂区的步骤还包括进行退火处理。
本实施例中，先进行第一离子注入，再进行第二离子注入。在本发明的其他实施例中，也可以先进行第二离子注入，再进行第一离子注入。
本实施例中，对所述N型器件进行的N型第一离子注入200的注入离子类型为砷元素(As)，第一离子注入能量为2Kev～30Kev范围内。对所述P型器件进行的P型第一离子注入210的注入离子类型为硼元素(B)，第一离子注入能量为1Kev～10Kev范围内。
由于所述掺杂区深度较深，所需要的第一离子注入能量较高，由于所述阻挡层114阻挡了靠近所述栅极结构两侧的离子注入，从而避免了较高的第一离子注入能量对所述栅极结构的损伤，提高了所形成半导体结构的性能。
所述阻挡层114的厚度不能太大也不能太小。如果太小，起不到阻挡所述栅极结构两侧的高能量第一离子注入的作用；所述阻挡层114的厚度也不能太大，如果太大，会引起对所述应力层进行第一离子注入的区域变小，从而影响所述半导体结构源漏掺杂区的形成。所述半导体结构为N型器件，所述阻挡层的厚度在50埃～300埃的范围内；或者，所述半导体结构为P型器件，所述阻挡层的厚度在50埃～250埃的范围内。
需要说明的是，本发明其他实施例中，在所述应力层及所述栅极结构上不形成停止层113。
需要说明的是，本发明的其他实施例中，所述N型第一离子还可以为磷(P)或锑(Sb)。本发明的其他实施例中，所述P型第一离子还可以为嫁(Ga)或铟(In)。
需要说明的是，对所述应力层进行第二离子注入和对所述应力层下方的鳍部进行第一离子注入时，所述停止层113起到了保护所述应力层与所述鳍部的作用。因此，所述停止层113的厚度不能太大也不能太小。如果太大，则会造成工艺材料的浪费；如果太小，则起不到上述的保护作用。所述停止层113的厚度在60埃～200埃的范围内。
参考图6，在形成所述掺杂区以后，所述形成方法还包括：去除所述阻挡层114；在所述停止层113上形成介质层(图未示)；以所述停止层113作为刻蚀停止层，在所述介质层中形成通孔(图未示)；在所述通孔内形成导电插塞(图未示)。
所述停止层113既起到了在离子注入时对所述应力层和所述鳍部的保护作用，又起到了刻蚀导电通孔时刻蚀停止的作用，因此，提高了所形成的半导体结构的性能，同时又简化了工艺步骤，提高了工艺效率。
需要说明的是，本发明所提供的形成方法可以用于形成输入输出器件。由于所述输入输出器件在后续工艺中会保留栅介质层，因此，本发明提供的技术方案对形成输入输出器件的栅极结构起到了很好的保护作用，从而提高了所述输入输出器件的性能。
相应的，本发明还提供一种半导体结构。参考图6，示出了本发明半导体结构一实施例的剖面结构示意图。
所述半导体结构包括：
衬底100以及位于衬底100上的多个鳍部101；
横跨所述鳍部101的栅极结构(未标示)，所述栅极结构覆盖鳍部的部分侧壁和部分顶部表面；
位于所述栅极结构两侧鳍部中的应力层(未标示)，所述应力层内形成有应力层掺杂区，所述应力层下方的鳍部中形成有掺杂区，所述应力层掺杂区与所述掺杂区共同构成所述半导体结构的源漏掺杂区；
位于所述应力层及所述栅极结构上的停止层113；
位于所述栅极结构侧壁上的阻挡层114，所述阻挡层114在所述停止层113外。
本实施例中，所述衬底100包括用于形成N型器件的N型区域I和用于形成P型器件的P型区域II。本发明其他实施例中，所述衬底100可以仅包括用于形成N型器件的N型区域，也可以仅包括用于形成P型器件的P型区域。
本实施例中，所述N型区域I和所述P型区域II是相邻的。本发明其他实施例中，所述N型区域与所述P型区域也可以是不相邻的。
所述衬底100的材料可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底100还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部101的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底100为硅衬底，所述鳍部101的材料为硅。
本实施例中，所述鳍部101之间还形成有隔离层102，所述隔离层102用于实现相邻鳍部101之间以及所述半导体结构与衬底100上其他半导体结构之间的电隔离。所述隔离层102的材料为氧化硅。本发明其他实施例中，所述隔离层的材料还可以为氮化硅或氮氧化硅。
所述栅极结构用于形成晶体管的栅极，还用于在后续晶体管源区或漏区形成过程中遮挡部分鳍部101，避免所形成晶体管源区或漏区直接接触。本发明其他实施例中，所述栅极结构还可以是伪栅结构，用于为后续所形成栅极结构占据空间位置。
本实施例中，所述栅极结构包括位于所述鳍部101上的栅介质层103以及位于所述栅介质层103上的栅电极104。在所述栅电极104上还形成有界面层105，在所述界面层105上还形成有第一硬掩膜层106，在所述第一硬掩膜层106上还形成有第二硬掩膜层107。在所述栅电极104、所述界面层105、所述第一硬掩膜层106和所述第二硬掩膜层107的侧壁上形成有栅极侧墙108。
所述栅介质层103用于隔离栅电极104与沟道。所述栅介质层103可以是氧化硅或者相对介电常数大于氧化硅的栅介质材料。本实施例中，所述栅介质层103的材料是氧化硅。
所述栅电极104的材料可以为多晶硅或金属。
所述界面层105用于减小所述栅电极104与所述第一硬掩膜层106之间的界面态密度，且避免所述栅电极104与所述第一硬掩膜层106直接接触造成的不良影响。本实施例中，所述界面层105的材料是氧化硅。
所述第一硬掩膜层106及所述第二硬掩膜层107用于定义所述栅极结构的尺寸和位置。本实施例中，所述第一硬掩膜层106的材料是氮化硅，所述第二硬掩膜层107的材料是氧化硅。
所述栅极侧墙108的作用是控制后续形成的外延层与沟道之间的距离。本实施例中，所述栅极侧墙108的材料是氮化硅的单层结构。本发明其他实施例中，所述栅极侧墙的材料还可以为氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。此外，所述栅极侧墙也可以是叠层结构。
本实施例中，位于所述N型区域I内的应力层为第一应力层109，位于所述P型区域II内的应力层为第二应力层110。所述第一应力层109用于形成所述N型器件，所述第二应力层110用于形成所述P型器件。
具体的，所述第一应力层109的材料为SiP，且所述第一应力层109的形状为“U”形。所述第一应力层109通过Si和SiP之间的晶格失配向所述N型区域I的沟道区施加拉应力作用，以提高沟道内载流子迁移率，进而提高晶体管的性能。
具体的，所述第二应力层110的材料为SiGe，且所述第二应力层110的形状为“Σ”形。所述第二应力层110通过Si和SiGe之间的晶格失配向所述P型区域II的沟道区施加压应力，以提高沟道内载流子的迁移率，进而提高晶体管的性能。
本实施例中，所述栅极结构侧壁外还形成有第一掩膜层111和第二掩膜层112。
所述停止层113既起到了在离子注入时对所述应力层和所述鳍部101的保护作用，又起到了刻蚀导电通孔时刻蚀停止的作用。本实施例中，所述停止层113的材料是氮化硅。所述停止层113的厚度不能太大也不能太小。如果太大，则会造成工艺材料的浪费；如果太小，则起不到对所述应力层及所述鳍部101的保护作用。所述停止层113的厚度在60埃～200埃范围内。
所述阻挡层114用于在进行离子注入时阻挡所述栅极结构两侧的离子注入对所述栅极结构的损伤。本实施例中，所述阻挡层114的材料是氧化硅。
所述阻挡层114的厚度不能太大也不能太小。如果太小，起不到阻挡所述栅极结构两侧的高能量离子注入的作用；所述阻挡层114的厚度也不能太大，如果太大，会引起对所述应力层进行离子注入的区域变小，从而影响所述半导体结构源漏掺杂区的形成。所述半导体结构为N型器件，所述阻挡层的厚度50埃～300埃的范围内；或者，所述半导体结构为P型器件，所述阻挡层的厚度50埃～250埃的范围内。
本实施例中，所述半导体结构为输入输出器件。
综上，本发明提供的技术方案中，在所述栅极结构两侧的鳍部中形成应力层之后，在所述栅极结构的侧壁上形成阻挡层，然后再对所述应力层下方的鳍部进行第一离子注入形成掺杂区。所述第一离子注入的深度较深，因此需要较高的离子注入能量。由于所述阻挡层阻挡了靠近所述栅极结构两侧的离子注入，从而避免了较高的离子注入能量对所述栅极结构的损伤，提高了所形成半导体结构的性能。此外，在形成所述应力层之后，在形成所述阻挡层之前，所述形成方法还包括：在所述应力层及所述栅极结构上形成停止层。所述停止层既起到了在离子注入时对应力层和鳍部的保护作用，又起到了刻蚀导电通孔时刻蚀停止的作用。因此，所述形成方法提高了所形成的半导体结构的性能，同时又简化了工艺步骤，提高了工艺效率。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底以及位于衬底上的多个鳍部；
形成横跨所述鳍部的栅极结构，所述栅极结构覆盖鳍部的部分侧壁和顶部表面；
在所述栅极结构两侧的鳍部中形成应力层；
在所述应力层及所述栅极结构上形成停止层；
在所述栅极结构的侧壁上形成阻挡层；
以所述阻挡层为掩模，对所述应力层下方的鳍部进行第一离子注入形成掺杂区。
2.如权利要求1所述的形成方法，其特征在于，所述半导体结构为N型器件，所述阻挡层的厚度在50埃～300埃的范围内；
或者，
所述半导体结构为P型器件，所述阻挡层的厚度在50埃～250埃的范围内。
3.如权利要求1所述的形成方法，其特征在于，所述阻挡层的材料是氧化硅。
4.如权利要求1所述的形成方法，其特征在于，所述半导体结构为N型器件，所述第一离子注入的离子注入能量在2Kev～30Kev范围内，所述第一离子注入的离子包括砷元素；
或者，
所述半导体结构为P型器件，所述第一离子注入的离子注入能量在1Kev～10Kev范围内，所述第一离子注入的离子包括硼元素。
5.如权利要求1所述的形成方法，其特征在于，所述停止层的材料是氮化硅。
6.如权利要求1所述的形成方法，其特征在于，所述停止层的厚度在60埃～200埃的范围内。
7.如权利要求1所述的形成方法，其特征在于，所述半导体结构为N型器件，所述第一离子注入的离子注入能量在2Kev～30Kev的范围内，所述第一离子注入的离子包括砷元素；
或者，
所述半导体结构为P型器件，所述第一离子注入的离子注入能量在1Kev～10Kev的范围内，所述第一离子注入的离子包括硼元素。
8.如权利要求1所述的形成方法，其特征在于，在形成所述掺杂区以后，所述形成方法还包括：
去除阻挡层；
在所述停止层上形成介质层；
以所述停止层作为刻蚀停止层，在所述介质层中形成通孔；
在所述通孔内形成导电插塞。
9.如权利要求1所述的形成方法，其特征在于，在形成所述阻挡层以后，所述形成方法还包括：对所述应力层进行第二离子注入形成应力层掺杂区，所述应力层掺杂区与所述掺杂区共同构成所述半导体结构的源漏掺杂区。
10.如权利要求9所述的形成方法，其特征在于，在形成所述源漏掺杂区的步骤中还包括：离子注入，离子注入之后进行退火处理。
11.如权利要求1所述的形成方法，其特征在于，所述衬底包括用于形成N型器件的N型区域和用于形成P型器件的P型区域。
12.如权利要求1所述的形成方法，其特征在于，所述形成方法用于形成输入输出器件。
13.一种半导体结构，其特征在于，包括：
衬底以及位于衬底上的多个鳍部；
横跨所述鳍部的栅极结构，所述栅极结构覆盖鳍部的部分侧壁和顶部表面；位于所述栅极结构两侧鳍部中的应力层，所述应力层内形成有应力层掺杂区，所述应力层下方的鳍部中形成有掺杂区，所述应力层掺杂区与所述掺杂区共同构成所述半导体结构的源漏掺杂区；
位于所述应力层及所述栅极结构上的停止层；
位于所述栅极结构侧壁上的阻挡层，所述阻挡层在所述停止层外。
14.如权利要求13所述的半导体结构，其特征在于，所述半导体结构为N型器件，所述阻挡层的厚度50埃～300埃的范围内；
或者，
所述半导体结构为P型器件，所述阻挡层的厚度50埃～250埃的范围内。
15.如权利要求13所述的半导体结构，其特征在于，所述阻挡层的材料是氧化硅。
16.如权利要求13所述的半导体结构，其特征在于，所述停止层的材料是氮化硅。
17.如权利要求13所述的半导体结构，其特征在于，所述停止层的厚度60埃～200埃的范围内。
18.如权利要求13所述的半导体结构，其特征在于，所述衬底包括用于形成N型器件的N型区域和用于形成P型器件的P型区域。
19.如权利要求13所述的半导体结构，其特征在于，所述半导体结构为输入输出器件。
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