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CN110400845A - 半导体器件及其制造方法 - Google Patents

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CN110400845A
CN110400845A CN201910695548.5A CN201910695548A CN110400845A CN 110400845 A CN110400845 A CN 110400845A CN 201910695548 A CN201910695548 A CN 201910695548A CN 110400845 A CN110400845 A CN 110400845A
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CN
China
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embedded
groove
layer
epitaxial layer
grid structure
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CN201910695548.5A
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谭俊
黄秋铭
颜强
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Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Original Assignee
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
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Publication date
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Abstract

本发明公开了一种半导体器件，包括：底部嵌入到半导体衬底中的嵌入式栅极结构；沟道区形成在嵌入式栅极结构的底部表面下方，被嵌入式栅极结构的底部表面覆盖的沟道区的表面用于形成沟道；源区和漏区形成在嵌入式栅极结构的两侧；在源区或漏区中形成有嵌入式外延层，嵌入式外延层用于为沟道区提供应力，嵌入式外延层的应力最大位置位于半导体衬底表面之下，嵌入式栅极结构的底部表面和嵌入式外延层的应力最大位置相平。本发明还公开了一种半导体器件的制造方法。本发明能使沟道区位于嵌入式外延层的应力最大区，从而最大限度的提高沟道载流子的迁移率，能提高器件的导通电流。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种半导体器件。本发明还涉及一种半导体器件的制造方法。
背景技术
随着集成电路的发展，场效应尺寸越来越小，半导体制造中引入了应力技术来改变沟道中的晶格结构，从而提高沟道中的载流子的迁移率；从现有的研究来看在沟道上施加拉应力能提高电子的迁移率，而施加压应力则能提高空穴的迁移率。嵌入式锗硅(SiGe)外延层被广发应用以提高PMOS的的性能，嵌入式SiGe外延层通过在PMOS在源区或漏区嵌入SiGe外延层材料，能够向沟道区施加压应力，使得PMOS的性能得到显著的提升。一般应力越大，沟道载流子的迁移率提升越高。然而传统的工艺中，PMOS沟道并未处于SiGe的应力最大区域。同样，NMOS管也能通过嵌入式外延层来提高沟道载流子的迁移率。
发明内容
本发明所要解决的技术问题是提供一种半导体器件，源区或漏区中具有为沟道区提供应力的嵌入式外延层，能使沟道区位于嵌入式外延层的应力最大区，从而最大限度的提高沟道载流子的迁移率。
为解决上述技术问题，本发明提供的种半导体器件包括：
底部嵌入到半导体衬底中的嵌入式栅极结构。
沟道区形成在所述嵌入式栅极结构的底部表面下方，被所述嵌入式栅极结构的底部表面覆盖的所述沟道区的表面用于形成沟道。
源区和漏区形成在所述嵌入式栅极结构的两侧。
所述源区或所述漏区中形成有嵌入式外延层，所述嵌入式外延层用于为沟道区提供应力，所述嵌入式外延层的应力最大位置位于所述半导体衬底表面之下，所述嵌入式栅极结构的底部表面和所述嵌入式外延层的应力最大位置相平，使所述沟道区受到最大应力并提高沟道载流子的迁移率。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述嵌入式栅极结构包括依次叠加而成的栅极介质层和栅极导电材料层。
所述嵌入式栅极结构分成嵌入到所述半导体衬底中的嵌入部分和位于所述半导体衬底表面之上的凸出部分。
所述嵌入式栅极结构的嵌入部分由形成于第一凹槽的底部表面和侧面的所述栅极介质层以及填充在所述第一凹槽中的所述栅极导电材料层组成，由从所述第一凹槽中延伸到所述半导体衬底的表面之上的所述栅极介质层和所述栅极导电材料层形成所述嵌入式栅极结构的所述凸出部分。
进一步的改进是，所述嵌入式栅极结构的凸出部分的两侧形成有侧墙。
进一步的改进是，所述嵌入式外延层形成在第二凹槽中，所述第二凹槽的截面呈Σ形状，所述嵌入式外延层的应力最大位置位于所述第二凹槽的截面的Σ形状的尖角处。
进一步的改进是，所述半导体器件为PMOS管，所述嵌入式外延层的材料为SiGe。
进一步的改进是，所述第一凹槽的截面呈矩形。
进一步的改进是，所述栅极介质层的材料为氧化硅；或者所述栅极介质层的材料为氮氧化硅；或者，所述栅极介质层的材料包括高介电常数材料，高介电常数材料包括二氧化铪。
所述栅极导电材料层的材料为多晶硅；或是，所述栅极导电材料层的材料为金属。
为解决上述技术问题，本发明提供的半导体器件的制造方法包括如下步骤：
步骤一、提供半导体衬底，对嵌入式栅极结构的形成区域的所述半导体衬底进行刻蚀形成第一凹槽，所述第一凹槽的底部表面设置在后续形成的嵌入式外延层的应力最大位置之下；在所述第一凹槽中填充第一介质层。
步骤二、在所述嵌入式栅极结构两侧的源区或漏区的形成区域中形成第二凹槽，在所述第二凹槽中填充嵌入式外延层。
步骤三、去除所述第一介质层。
步骤四、在所述第一凹槽填充第一外延层使所述第一凹槽的底部表面抬升到和所述嵌入式外延层的应力最大位置相平。
步骤五、依次形成栅极介质层和栅极导电材料层，所述嵌入式栅极结构包括所述栅极介质层和所述栅极导电材料层叠加而成的结构。
所述嵌入式栅极结构分成嵌入到所述半导体衬底中的嵌入部分和位于所述半导体衬底表面之上的凸出部分；所述嵌入式栅极结构的嵌入部分由形成于所述第一凹槽的底部表面和侧面的所述栅极介质层以及填充在所述第一凹槽中的所述栅极导电材料层组成，由从所述第一凹槽中由延伸到所述半导体衬底的表面之上的所述栅极介质层和所述栅极导电材料层形成所述嵌入式栅极结构的所述凸出部分。
沟道区由形成在所述嵌入式栅极结构的底部表面下方，被所述嵌入式栅极结构的底部表面覆盖的所述沟道区的表面用于形成沟道；所述嵌入式外延层用于为沟道区提供应力，所述嵌入式栅极结构的底部表面和所述嵌入式外延层的应力最大位置相平的结构使所述沟道区受到最大应力并提高沟道载流子的迁移率。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，步骤五完成后还包括步骤：
在所述嵌入式栅极结构的凸出部分的两侧形成侧墙。
在所述嵌入式栅极结构的两侧的源区和漏区的形成区域中进行源漏注入形成所述源区和所述漏区。
进一步的改进是，所述第二凹槽的截面呈Σ形状，所述嵌入式外延层的应力最大位置位于所述第二凹槽的截面的Σ形状的尖角处。
进一步的改进是，所述半导体器件为PMOS管，所述嵌入式外延层的材料为SiGe。
进一步的改进是，所述第一凹槽的截面呈矩形。
进一步的改进是，所述栅极介质层的材料为氧化硅；或者所述栅极介质层的材料为氮氧化硅；或者，所述栅极介质层的材料包括高介电常数材料，高介电常数材料包括二氧化铪。
所述栅极导电材料层的材料为多晶硅；或是，所述栅极导电材料层的材料为金属。
本发明将半导体器件的栅极结构也设置为嵌入式结构即本发明采用嵌入式栅极结构，嵌入式栅极结构的底部表面能够调节从而能调节沟道区的表面位置，本发明将嵌入式栅极结构的底部表面调节到和嵌入式外延层的应力最大位置相平，这样就能使沟道区受到最大应力并从而提高沟道载流子的迁移率且是能最大限度的提高沟道载流子的迁移率，从而能提高器件的导通电流并提升器件的性能。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例半导体器件的结构示意图；
图2A-图2I是本发明实施例半导体器件的制造方法的各步骤中的器件结构示意图。
具体实施方式
如图1所示，是本发明实施例半导体器件的结构示意图；本发明实施例半导体器件包括：
底部嵌入到半导体衬底1中的嵌入式栅极结构2。
所述半导体衬底1为硅衬底。在其他实施例中，所述半导体衬底1的材料也能采用硅之外的其他半导体材料。
所述嵌入式栅极结构2包括依次叠加而成的栅极介质层4和栅极导电材料层5。
所述嵌入式栅极结构2分成嵌入到所述半导体衬底1中的嵌入部分和位于所述半导体衬底1表面之上的凸出部分。
所述嵌入式栅极结构2的嵌入部分由形成于第一凹槽102的底部表面和侧面的所述栅极介质层4以及填充在所述第一凹槽102中的所述栅极导电材料层5组成，所述第一凹槽102请参考图2A所示；由从所述第一凹槽102中延伸到所述半导体衬底1的表面之上的所述栅极介质层4和所述栅极导电材料层5形成所述嵌入式栅极结构2的所述凸出部分。
所述第一凹槽102的截面呈矩形。
所述栅极介质层4的材料包括高介电常数材料，高介电常数材料包括二氧化铪。在其他实施例中也能为：所述栅极介质层4的材料为氧化硅；或者所述栅极介质层4的材料为氮氧化硅。
所述栅极导电材料层5的材料为金属如铝，钨等。当所述栅极导电材料层5的材料为Al时，在所述栅极介质层4和Al之间通常还形成有TiN或TaN层。在其他实施例中也能为：所述栅极导电材料层5的材料为多晶硅。
所述嵌入式栅极结构2的凸出部分的两侧形成有侧墙6。所述侧墙6的材料包括氧化硅、氮化硅或氮氧化硅。
沟道区形成在所述嵌入式栅极结构2的底部表面下方，被所述嵌入式栅极结构2的底部表面覆盖的所述沟道区的表面用于形成沟道。
源区和漏区形成在所述嵌入式栅极结构2的两侧。
所述源区或所述漏区中形成有嵌入式外延层3，所述嵌入式外延层3用于为沟道区提供应力，所述嵌入式外延层3的应力最大位置位于所述半导体衬底1表面之下，所述嵌入式栅极结构2的底部表面和所述嵌入式外延层3的应力最大位置相平，使所述沟道区受到最大应力并提高沟道载流子的迁移率；图1中线AA表示所述嵌入式外延层3的应力最大位置以及所述嵌入式栅极结构2的底部表面位置。
所述嵌入式外延层3形成在第二凹槽105中，所述第二凹槽105请参考图2C所示；所述第二凹槽105的截面呈Σ形状，所述嵌入式外延层3的应力最大位置位于所述第二凹槽105的截面的Σ形状的尖角处。
本发明实施例中，所述半导体器件为PMOS管，所述嵌入式外延层3的材料为SiGe。在其他实施例中，也能为：所述半导体器件为NMOS管，所述嵌入式外延层3的材料能采用不同于SiGe的材料，如SiP，以保证能对所述沟槽区产生拉应力。
本发明实施例将半导体器件的栅极结构也设置为嵌入式结构即本发明实施例采用嵌入式栅极结构2，嵌入式栅极结构2的底部表面能够调节从而能调节沟道区的表面位置，本发明实施例将嵌入式栅极结构2的底部表面调节到和嵌入式外延层3的应力最大位置相平，这样就能使沟道区受到最大应力并从而提高沟道载流子的迁移率且是能最大限度的提高沟道载流子的迁移率，从而能提高器件的性能。
如图2A至图2I所示，是本发明实施例半导体器件的制造方法的各步骤中的器件结构示意图，本发明实施例半导体器件的制造方法包括如下步骤：
步骤一、如图2A所示，提供半导体衬底1，对嵌入式栅极结构2的形成区域的所述半导体衬底1进行刻蚀形成第一凹槽102，所述第一凹槽102的底部表面设置在后续形成的嵌入式外延层3的应力最大位置之下。
如图2B所示，在所述第一凹槽102中填充第一介质层103。
所述半导体衬底1为硅衬底。在其他实施例方法中，所述半导体衬底1的材料也能采用硅之外的其他半导体材料。
所述第一凹槽102的截面呈矩形。
本发明实施例方法中，形成所述第一凹槽102时采用了硬质掩膜层101，形成所述第一凹槽102的分步骤包括：
首先在所述半导体衬底1的表面形成所述硬质掩膜层101。所述硬质掩膜层101的材料包括SiN或SiON，能采用CVD或炉管工艺沉积形成。所述第一介质层103的材料为氧化物。
之后，光刻定义出所述第一凹槽102即所述嵌入式栅极结构2的形成区域。
之后，依次对所述硬质掩膜层101和所述半导体衬底1进行刻蚀形成所述第一凹槽102。
步骤二、在所述嵌入式栅极结构2两侧的源区或漏区的形成区域中形成第二凹槽105。本发明实施例方法中，形成所述第二凹槽105的分步骤包括：
如图2C所示，光刻打开所述第二凹槽105的形成区域；
之后对所述硬质掩膜层101进行刻蚀形成开口104。
继续对所述开口104底部的所述半导体衬底1进行刻蚀形成所述第二凹槽105。所述第二凹槽105的截面呈Σ形状。
在形成所述第二凹槽105之后，如图2D所示，在所述第二凹槽105中填充嵌入式外延层3，即采用外延生长工艺形成填充在所述第二凹槽105中的嵌入式外延层3。
所述嵌入式外延层3的应力最大位置位于所述第二凹槽105的截面的Σ形状的尖角处。
本发明实施例方法中，所述半导体器件为PMOS管，所述嵌入式外延层3的材料为SiGe。在其他实施例方法中，也能为：所述半导体器件为NMOS管，所述嵌入式外延层3的材料能采用不同于SiGe的材料，如SiP，以保证能对所述沟槽区产生拉应力。
步骤三、去除所述第一介质层103。
本发明实施例方法中，如图2E所示，在去除所述第一介质层103之前还包括在所述开口104中填充保护层106的步骤，所述保护层106的材料包括SiN或SiON，能采用CVD或炉管工艺沉积形成。
之后，如图2F所示，去除所述第一介质层103。
步骤四、如图2G所示，在所述第一凹槽102填充第一外延层使所述第一凹槽102的底部表面抬升到和所述嵌入式外延层3的应力最大位置相平。图2G中，所述第一外延层如虚线框106所示。所述第一外延层106的材料和所述第一半导体衬底1的材料相同，所述第一外延层106的掺杂类型和所述半导体衬底1的掺杂类型相同，所述第一外延层106的掺杂浓度能和所述半导体衬底1相同或不同，图2G中，形成的所述第一外延层106作为所述半导体衬底1的一部分。所述第一外延层106也能采用非掺杂外延生长形成。
步骤五、依次形成栅极介质层4和栅极导电材料层5，所述嵌入式栅极结构2包括所述栅极介质层4和所述栅极导电材料层5叠加而成的结构。
如图2H所示，本发明实施例方法中，是在保留所述保护层106和所述硬质掩膜层101的条件下进行所述栅极介质层4和所述栅极导电材料层5的生长。
所述栅极介质层4的材料包括高介电常数材料，高介电常数材料包括二氧化铪，二氧化铪通常采用ALD工艺形成。在其他实施例中也能为：所述栅极介质层4的材料为氧化硅，氧化硅能采用氧化工艺或原位水汽生成工艺(ISSG)工艺形成；或者所述栅极介质层4的材料为氮氧化硅。
所述栅极导电材料层5的材料为金属如铝，钨等。当所述栅极导电材料层5的材料为Al时，在所述栅极介质层4和Al之间通常还形成有TiN或TaN层，通常采用PVD工艺形成TiN、TaN和Al。在其他实施例方法中也能为：所述栅极导电材料层5的材料为多晶硅。
之后，如图2I所示，去除所述保护层106和所述硬质掩膜层101。
所述保护层106和所述硬质掩膜层101去除之后，所述嵌入式栅极结构2分成嵌入到所述半导体衬底1中的嵌入部分和位于所述半导体衬底1表面之上的凸出部分；所述嵌入式栅极结构2的嵌入部分由形成于所述第一凹槽102的底部表面和侧面的所述栅极介质层4以及填充在所述第一凹槽102中的所述栅极导电材料层5组成，由从所述第一凹槽102中由延伸到所述半导体衬底1的表面之上的所述栅极介质层4和所述栅极导电材料层5形成所述嵌入式栅极结构2的所述凸出部分。
沟道区由形成在所述嵌入式栅极结构2的底部表面下方，被所述嵌入式栅极结构2的底部表面覆盖的所述沟道区的表面用于形成沟道；所述嵌入式外延层3用于为沟道区提供应力，所述嵌入式栅极结构2的底部表面和所述嵌入式外延层3的应力最大位置相平的结构使所述沟道区受到最大应力并提高沟道载流子的迁移率。
步骤五完成后还包括步骤：
在所述嵌入式栅极结构2的凸出部分的两侧形成侧墙6。所述侧墙6的材料包括氧化硅、氮化硅或氮氧化硅。
在所述嵌入式栅极结构2的两侧的源区和漏区的形成区域中进行源漏注入形成所述源区和所述漏区。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种半导体器件，其特征在于，包括：
底部嵌入到半导体衬底中的嵌入式栅极结构；
沟道区形成在所述嵌入式栅极结构的底部表面下方，被所述嵌入式栅极结构的底部表面覆盖的所述沟道区的表面用于形成沟道；
源区和漏区形成在所述嵌入式栅极结构的两侧；
所述源区或所述漏区中形成有嵌入式外延层，所述嵌入式外延层用于为沟道区提供应力，所述嵌入式外延层的应力最大位置位于所述半导体衬底表面之下，所述嵌入式栅极结构的底部表面和所述嵌入式外延层的应力最大位置相平，使所述沟道区受到最大应力并提高沟道载流子的迁移率。
2.如权利要求1所述的半导体器件，其特征在于：所述半导体衬底为硅衬底。
3.如权利要求2所述的半导体器件，其特征在于：所述嵌入式栅极结构包括依次叠加而成的栅极介质层和栅极导电材料层；
所述嵌入式栅极结构分成嵌入到所述半导体衬底中的嵌入部分和位于所述半导体衬底表面之上的凸出部分；
所述嵌入式栅极结构的嵌入部分由形成于第一凹槽的底部表面和侧面的所述栅极介质层以及填充在所述第一凹槽中的所述栅极导电材料层组成，由从所述第一凹槽中延伸到所述半导体衬底的表面之上的所述栅极介质层和所述栅极导电材料层形成所述嵌入式栅极结构的所述凸出部分。
4.如权利要求3所述的半导体器件，其特征在于：所述嵌入式栅极结构的凸出部分的两侧形成有侧墙。
5.如权利要求1所述的半导体器件，其特征在于：所述嵌入式外延层形成在第二凹槽中，所述第二凹槽的截面呈Σ形状，所述嵌入式外延层的应力最大位置位于所述第二凹槽的截面的Σ形状的尖角处。
6.如权利要求5所述的半导体器件，其特征在于：所述半导体器件为PMOS管，所述嵌入式外延层的材料为SiGe。
7.如权利要求3所述的半导体器件，其特征在于：所述第一凹槽的截面呈矩形。
8.如权利要求3所述的半导体器件，其特征在于：所述栅极介质层的材料为氧化硅；或者所述栅极介质层的材料为氮氧化硅；或者，所述栅极介质层的材料包括高介电常数材料，高介电常数材料包括二氧化铪；
所述栅极导电材料层的材料为多晶硅；或是，所述栅极导电材料层的材料为金属。
9.一种半导体器件的制造方法，其特征在于，包括如下步骤：
步骤一、提供半导体衬底，对嵌入式栅极结构的形成区域的所述半导体衬底进行刻蚀形成第一凹槽，所述第一凹槽的底部表面设置在后续形成的嵌入式外延层的应力最大位置之下；在所述第一凹槽中填充第一介质层；
步骤二、在所述嵌入式栅极结构两侧的源区或漏区的形成区域中形成第二凹槽，在所述第二凹槽中填充嵌入式外延层；
步骤三、去除所述第一介质层；
步骤四、在所述第一凹槽填充第一外延层使所述第一凹槽的底部表面抬升到和所述嵌入式外延层的应力最大位置相平；
步骤五、依次形成栅极介质层和栅极导电材料层，所述嵌入式栅极结构包括所述栅极介质层和所述栅极导电材料层叠加而成的结构；
所述嵌入式栅极结构分成嵌入到所述半导体衬底中的嵌入部分和位于所述半导体衬底表面之上的凸出部分；所述嵌入式栅极结构的嵌入部分由形成于所述第一凹槽的底部表面和侧面的所述栅极介质层以及填充在所述第一凹槽中的所述栅极导电材料层组成，由从所述第一凹槽中由延伸到所述半导体衬底的表面之上的所述栅极介质层和所述栅极导电材料层形成所述嵌入式栅极结构的所述凸出部分；
沟道区形成在所述嵌入式栅极结构的底部表面下方，被所述嵌入式栅极结构的底部表面覆盖的所述沟道区的表面用于形成沟道；所述嵌入式外延层用于为沟道区提供应力，所述嵌入式栅极结构的底部表面和所述嵌入式外延层的应力最大位置相平的结构使所述沟道区受到最大应力并提高沟道载流子的迁移率。
10.如权利要求9所述的半导体器件的制造方法，其特征在于：所述半导体衬底为硅衬底。
11.如权利要求1所述的半导体器件的制造方法，其特征在于：步骤五完成后还包括步骤：
在所述嵌入式栅极结构的凸出部分的两侧形成侧墙；
在所述嵌入式栅极结构的两侧的源区和漏区的形成区域中进行源漏注入形成所述源区和所述漏区。
12.如权利要求9所述的半导体器件的制造方法，其特征在于：所述第二凹槽的截面呈Σ形状，所述嵌入式外延层的应力最大位置位于所述第二凹槽的截面的Σ形状的尖角处。
13.如权利要求12所述的半导体器件的制造方法，其特征在于：所述半导体器件为PMOS管，所述嵌入式外延层的材料为SiGe。
14.如权利要求1所述的半导体器件的制造方法，其特征在于：所述第一凹槽的截面呈矩形。
15.如权利要求1所述的半导体器件的制造方法，其特征在于：所述栅极介质层的材料为氧化硅；或者所述栅极介质层的材料为氮氧化硅；或者，所述栅极介质层的材料包括高介电常数材料，高介电常数材料包括二氧化铪；
所述栅极导电材料层的材料为多晶硅；或是，所述栅极导电材料层的材料为金属。
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