CN103855025B - Nmos晶体管及其制作方法 - Google Patents
Nmos晶体管及其制作方法 Download PDFInfo
- Publication number
- CN103855025B CN103855025B CN201210516329.4A CN201210516329A CN103855025B CN 103855025 B CN103855025 B CN 103855025B CN 201210516329 A CN201210516329 A CN 201210516329A CN 103855025 B CN103855025 B CN 103855025B
- Authority
- CN
- China
- Prior art keywords
- layer
- gate
- grid structure
- semiconductor substrate
- stress layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000002360 preparation method Methods 0.000 title claims 12
- 239000000758 substrate Substances 0.000 claims abstract description 59
- 239000004065 semiconductor Substances 0.000 claims abstract description 56
- 239000010410 layer Substances 0.000 claims description 248
- 239000002184 metal Substances 0.000 claims description 57
- 229910052751 metal Inorganic materials 0.000 claims description 57
- 239000000463 material Substances 0.000 claims description 36
- 239000011229 interlayer Substances 0.000 claims description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 239000012212 insulator Substances 0.000 claims 2
- 229910052914 metal silicate Inorganic materials 0.000 claims 2
- 230000006835 compression Effects 0.000 claims 1
- 238000007906 compression Methods 0.000 claims 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims 1
- 239000010931 gold Substances 0.000 claims 1
- 229910052737 gold Inorganic materials 0.000 claims 1
- 239000000377 silicon dioxide Substances 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 8
- 238000000034 method Methods 0.000 description 34
- 230000008569 process Effects 0.000 description 15
- 230000006870 function Effects 0.000 description 12
- 230000000694 effects Effects 0.000 description 10
- 239000000126 substance Substances 0.000 description 10
- 238000005498 polishing Methods 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000000137 annealing Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910005883 NiSi Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 230000003116 impacting effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000011112 process operation Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
- H10D30/792—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions comprising applied insulating layers, e.g. stress liners
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明的技术方案提供了NMOS晶体管及其制作方法，其中，所述NMOS晶体管的制作方法包括：提供半导体衬底；在所述半导体衬底上形成栅极结构，在栅极结构两侧的半导体衬底内形成源极和漏极；形成拉应力层，所述拉应力层覆盖所述栅极结构和所述半导体衬底；去除覆盖在所述栅极结构上方的拉应力层；在栅极结构上方处形成压应力层。本发明通过去除栅极上方的具有拉应力的应力层，再形成的具有压应力的应力层，使其可以直接对栅极产生向下的压力，从而使得栅极对衬底会产生向下的压力，从而转化为沿沟道长度方向的张应力，使得沟道中电子的迁移率进一步增大，从而使得NMOS晶体管具有更高的运转速度。
Description
技术领域
本发明涉及半导体制作领域，尤其涉及一种NMOS晶体管及其制作方法。
背景技术
随着集成电路制造技术的发展，集成电路的特征尺寸不断减小；在此发展进程中，为了不对半导体器件造成损害，势必要将集成电路的工作电压也相应的不断减小。然而，为了保证集成电路在较小的工作电压下能够保持较好的性能，目前通常采用的办法是将应力施加于MOS晶体管上，从而引起晶格应变，以提高载流子（电子或者空穴）的迁移率。对MOS晶体管施加应力的技术有很多种，比如：应力记忆技术（Stress memorization technique,SMT）、双应力层（Dual stress liners，DSL）、应力接近技术（Stress proximitytechnique，SPT）、植入SiGe或SiC（eSiGe/eSiC）形成应力衬垫层等，相关对CMOS晶体管施加应力的信息可以参考公布号为CN101924107A中国发明专利申请。
在高K高k金属栅（HKMG）MOS晶体管的制作过程中，对MOS晶体管施加应力的一种方式如下所示：首先在半导体器件中形成高K栅介质层、位于栅介质层之上的多晶硅虚拟栅极（dummy poly gate）；然后沉积一层或多层层间介质层，利用化学机械抛光（CMP）工艺对层间介质层进行平坦化处理直至露出多晶硅虚拟栅极；去除多晶硅虚拟栅极，并在多晶硅虚拟栅极所在位置形成沟槽，沉积金属层以使金属层填充所述沟槽，这样由金属层构成的高k金属栅可以替代多晶硅虚拟栅极，高K栅介质层与金属层一起形成高k金属栅。其中，在平坦化处理之前沉积的一层或多层层间介质层中包括接触孔刻蚀停止层（Contact etch stoplayers，CESL），作为刻蚀层间介质层形成接触孔时的刻蚀停止层。CESL的材质一般为氮化硅，质地较硬。其能够对其覆盖的半导体器件产生张应力或者压应力，具体由形成氮化硅的沉积工艺中的工艺条件所决定。所以，这一层氮化硅除了作为CESL，还作为对MOS晶体管施加应力的应力层。一般的，NMOS晶体管中的CESL提供张应力，PMOS晶体管中的CESL提供压应力。但是，在这种方式中，对NMOS晶体管性能的改善并不明显。并且，仍不能满足对于NMOS晶体管较高运转速度的需求。因此，有必要提供一种能够进一步增加沟道的电荷载流子迁移率的NMOS晶体管。
发明内容
本发明解决的问题是利用沉积应力层来改善NMOS晶体管性能的效果不明显。
为解决上述问题，本发明的技术方案提出了一种NMOS晶体管的制作方法，包括：
提供半导体衬底；
在所述半导体衬底上形成虚拟栅极，所述虚拟栅极包括高k介质层和伪栅材料层；
在所述虚拟栅极两侧的半导体衬底内形成源极和漏极；
形成拉应力层，所述拉应力层覆盖所述虚拟栅极和所述半导体衬底；
去除覆盖在所述虚拟栅极上方的拉应力层；
去除所述伪栅材料层，并在原伪栅材料层处填充栅极材料，使得所述栅极材料和高k介质层形成高k金属栅；
在所述高k金属栅上方处形成压应力层。
可选的，所述虚拟栅极为多个；在所述形成拉应力层之后，去除覆盖在所述虚拟栅极上方的拉应力层之前，还包括在拉应力层上形成介质层，以填满所述多个虚拟栅极之间的空间。
可选的，形成介质层后，采用化学机械研磨的方式进行全局平坦化，所述化学机械研磨进行至露出所述虚拟栅极，以实现所述虚拟栅极上方的拉应力层的去除。
可选的，在所述高k金属栅上方形成压应力层的方式为：
在形成高k金属栅之后，在剩余的拉应力层和高k金属栅上形成层间介质层；
刻蚀所述层间介质层，在高k金属栅上方形成开口；
在所述开口中填充所述压应力层。
可选的，在高k金属栅上方处形成压应力层之后，还包括：
在源极、漏极上方形成接触孔，以及所述压应力层中形成接触孔。
可选的，在所述形成拉应力层的步骤之前，在所述源极和漏极的表面形成有自对准金属硅化物。
本发明的技术方案还提供了另一种NMOS晶体管的制作方法，包括：
提供半导体衬底；
在所述半导体衬底上形成栅极结构，在栅极结构两侧的半导体衬底内形成源极和漏极；
形成拉应力层，所述拉应力层覆盖所述栅极结构和所述半导体衬底；
去除覆盖在所述栅极结构上方的拉应力层；
在栅极结构上方处形成压应力层。
可选的，所述栅极结构为多个；在所述形成拉应力层之后，去除覆盖在所述栅极结构上方的拉应力层之前，还包括在拉应力层上形成介质层，以填满所述多个栅极结构之间的空间。
可选的，形成介质层后，采用化学机械研磨的方式进行全局平坦化，所述化学机械研磨进行至露出所述栅极结构，以实现所述栅极结构上方的拉应力层的去除。
可选的，在栅极结构上方形成压应力层的方式为：
在去除覆盖在所述栅极结构上方的拉应力层之后，在剩余的拉应力层和栅极结构上形成层间介质层；
刻蚀所述层间介质层，在所述栅极结构上方形成开口；
在所述开口中填充所述压应力层。
可选的，所述栅极结构包括栅极绝缘层和栅极材料层，其中，所述栅极绝缘层为氧化硅，所述栅极材料层为多晶硅。
可选的，在栅极结构上方处形成压应力层之后，还包括：
在源极、漏极上方形成接触孔，以及所述压应力层中形成接触孔。
可选的，在所述形成拉应力层的步骤之前，在所述源极和漏极的表面形成有自对准金属硅化物。
本发明的技术方案还提供了一种NMOS晶体管，包括：
形成在半导体衬底上的栅极结构和位于所述栅极结构两侧的半导体衬底中的源漏区；
覆盖所述栅极结构以及栅极结构两侧的半导体衬底的应力层，其中，位于栅极结构上方的为压应力层，栅极结构的侧壁以及栅极结构两侧的半导体衬底上为张应力层。
可选的，包括：所述栅极结构上的压应力层中引出有连接所述栅极结构的接触孔，所述接触孔和所述栅极结构的接触面的面积小于所述压应力层与所述栅极结构的接触面的面积。
可选的，所述栅极结构为多晶硅栅极或者高k金属栅。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案通过去除栅极上方的具有拉应力的应力层，再形成具有压应力的应力层，在栅极上方形成的具有压应力的应力层可以直接对栅极产生向下的压力，从而使得栅极对衬底会产生向下的压力，从而转化为沿沟道长度方向的张应力，使得沟道中电子的迁移率进一步增大，从而使得NMOS晶体管具有更高的运转速度。
附图说明
图1是在NMOS晶体管的源极、漏极和栅极上覆盖张应力层的示意图；
图2至图9是本发明实施例中形成NMOS晶体管的示意图。
具体实施方式
发明人发现，对于覆盖在NMOS晶体管的栅极和源漏极上的具有张应力的应力层来说，其对于沟道产生的应力类型是不同的。如图1所示，在NMOS晶体管3的源极S、漏极D和栅极G上覆盖张应力层300。发明人经过多次实践和测试发现，覆盖在源极S和漏极D上的张应力层300对于NMOS晶体管的沟道所产生的效果是沿沟道长度方向具有拉伸的张应力。而栅极G顶部覆盖的那部分张应力层300对沟道的效果是具有压应力。也就是说，在栅极顶部覆盖的张应力层300对沟道产生的应力与提高NMOS沟道中载流子的迁移率需要的应力相反，这样，不仅不能起到提高NMOS沟道性能的效果，还产生了反效果，削弱了源极S和漏极D上应力层300的效果。
为了解决这个问题，并尽量的提高NMOS晶体管的性能，发明人创造性的提出了把栅极G上方应力层300去除，然后形成具有压应力的应力层的方法。这样，栅极G上方的具有拉应力的应力层300已经去除，去除了对沟道中提高载流子迁移率起反作用的因素，并且形成的具有压应力的应力层直接对栅极产生向下的压力，使得栅极对衬底产生向下的压力，从而转化为沿沟道长度方向的张应力，使得沟道中电子的迁移率进一步增大，从而使得NMOS晶体管具有更高的运转速度。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
实施例一
以下结构图2至图9来阐述本实施例中形成NMOS晶体管的过程以及最终形成的NMOS晶体管的结构。
如图2所示，提供半导体衬底100，在所述半导体衬底100上形成NMOS晶体管的源极S、漏极D和栅极结构，以及覆盖在栅极结构和所述半导体衬底100上的应力层103。
本实施例中，所述半导体衬底可以为P型轻掺杂的半导体衬底，或者具有P阱的半导体衬底。所述源极S、漏极D和栅极结构形成在P阱所在的区域内。
所述栅极结构包括栅极绝缘层101和栅极材料层104。
在本实施例的本步骤中，所述栅极结构为虚拟栅极，其中，所述栅极绝缘层101为高k介质层，所述栅极材料层104为伪栅材料层，材质为多晶硅。所述伪栅材料层104在本步骤中是按照形成高K金属栅的后栅工艺的需要预先形成的，其在后续工艺中会被去除，然后再填上新的栅极材料，形成NMOS晶体管真正的栅极。
所述源极S、漏极D为位于所述栅极结构两侧的半导体衬底100中的N型高浓度掺杂区。
所述应力层103的材质为氮化硅，其作用有两种：一是在后续工艺中刻蚀层间介质层形成接触孔时，作为接触孔刻蚀停止层（Contact etch stop layers，CESL）；另一个作用是对NMOS晶体管的沟道提供张应力。
其中，在源极S、漏极D上还具有采用自对准工艺形成的金属硅化物（未图示），所述金属硅化物为NiSi或NiPtSi，在NiPtSi金属硅化物中，Pt所占质量百分比为5~10%。所述金属硅化物的作用是减少在最终形成好的NMOS晶体管中，源极S、漏极D和接触孔之间的接触电阻。在本实施例中，所述自对准金属硅化物形成在应力层103覆盖之前。这样，可以使应力层103保留在NMOS晶体管表面，维持对晶体管的沟道施加应力。常见的应力层提供方法包括应力记忆技术等，应力记忆技术是通过在形成好应力层之后进行退火的方式使得应力被记忆在衬底中，在退火的过程中，衬底中的硅会膨胀，而应力层会束缚衬底表面的硅的膨胀，保持和应力层相似的晶格结构，这样应力层中的应力被记忆在衬底中，而对沟道产生应力。然后，再把应力层去掉。在应力层去除后，才会进行形成自对准金属硅化物、形成层间介质等需要对衬底直接处理的工艺步骤。而本实施例中，可以通过保留应力层来对沟道施加应力。则不需要通过退火这一步就可以使得应力可以被施加在沟道上，这样可以避免退火使得源极S、漏极D等衬底中的离子掺杂区中的杂质扩散而带来的不良的影响。以及避免退火带来的对金属硅化物的带来的影响。同时，由于不需要去除应力层，还可以避免去除应力层时对金属硅化物表面阻值的影响。
接下来，如图3所示，在应力层103的表面形成介质层105。
图中所示仅为一个栅极结构，但是本领域的技术人员能够想象的是，在整个半导体工艺的过程中，涉及到位于同一半导体基底上的若干个栅极结构。在经过上一步骤形成应力层103之后，在栅极结构和栅极结构之间的应力层103会形成有凹陷。为了使得全局平坦化，在所述应力层103表面再形成一层介质层105，以填满栅极结构和栅极结构之间的空间，直至所述介质层105的表面至少超过栅极结构表面。
所述介质层105为氧化硅或低介电常数材料等层间介质层常用的材质，形成方式可以为沉积或者旋涂。
接下来，如图4所示，去除栅极结构表面的介质层105和应力层103。
本实施例中，去除栅极结构表面的介质层105和应力层103的方式为化学机械研磨，所述化学机械研磨进行至露出伪栅材料层104停止。这样，在栅极结构上的介质层105和应力层103被去除了，但是其它区域的介质层105和应力层103依然有保留。
接下来，如图5所示，去除栅极结构中的伪栅材料层104，在其原来所在的位置形成缺口20。
由于前一步骤中，通过化学机械研磨去除了栅极结构表面的介质层105和应力层103，暴露出了栅极材料层104。在本步骤中，可以直接通过湿法刻蚀去除暴露出来的伪栅材料层104。在本实施例中，所去除的栅极结构为虚拟栅极，为的是按照后栅工艺形成高k金属栅。本步骤中去除伪栅材料层104的目的是为后续工艺中在伪栅材料层104处填充入功函数金属层，以和高k介质层101构成高k金属栅。
接下来，如图6所示，沉积一NMOS功函数金属层106，在如图5所示的缺口20内形成一NMOS功函数金属层106，以与高k介质层101构成高k金属栅的栅极结构。所述形成NMOS功函数金属层106的形成方法为沉积或者电镀。
接下来，如图7所示，在功函数金属层106、应力层103和介质层105上形成层间介质层107。
所述层间介质层107可以为氧化硅、低介电常数材料或超低介电常数材料。形成方式可以为沉积或者旋涂。
然后，继续参考图7所示，在高k金属栅正上方的层间介质层107中形成开口22。优选的，所述开口22正好完全暴露所述高k金属栅。
所述形成开口22的方式可以为等离子体干法刻蚀工艺，也可以为湿法刻蚀。具体操作可以为：在层间介质层107上方覆盖一层光刻胶，通过光刻形成光刻胶图形暴露高k金属栅上方的层间介质层107，然后刻蚀去除暴露出来的层间介质层107从而形成开口22，然后利用灰化法去除光刻胶。
其中，上述开口22的大小决定了后续工艺中填充在开口22中的压应力层的大小，从而决定了栅极接受到的压力的大小。所述压应力层没有完全覆盖住高k金属栅，会使得高k金属栅受到的压力没有达到最大，效果不能最好。并且，在为了避免后续在高k金属栅上形成接触孔之后，还能尽量多的保留所述开口22中的压力层，所述开口22应该尽量的大。而若所述压应力层超过了所述高k金属栅，会使得压力从高k金属栅两侧的层间介质层传到半导体衬底上，对晶体管的性能提高起到消极的作用。所述开口22的大小和位置以刚好暴露出高k金属栅结构的上表面为最优，这样能够使得之后填充在开口22中的压应力层正好覆盖完全住高k金属栅的上表面，能提供给高k金属栅可能实现的最大的压力，并且没有对晶体管的性能提高产生消极效果。
接下来，如图8所示，在所述开口22中形成压应力层108，所述压应力层108具有压应力。
形成压应力层108的方法可以为沉积，具体操作为：在图7所示的半导体结构中通过沉积形成压应力层108，所述压应力层108具有压应力，填充满开口22。通过沉积的工艺参数控制可使得所述压应力层108具有压应力。全局形成的压应力层108还具有覆盖在层间介质层107的表面的部分。然后，通过化学机械研磨或者回蚀，使得覆盖在层间介质层107的表面的部分去除，仅保留填充在开口22中的部分。
形成在高k金属栅上的压应力层108能够对高k金属栅产生直接的压力，从而使得高k金属栅对衬底产生向下的压力，从而转化为沿沟道长度方向的张应力，使得沟道中电子的迁移率进一步增大，从而使得NMOS晶体管具有更高的运转速度。
至此，即形成本实施例提供的NMOS晶体管，其包括：
形成在半导体衬底100上的栅极结构和位于所述栅极结构两侧的半导体衬底中的源区S和漏区D；
覆盖所述栅极结构以及栅极结构两侧的半导体衬底的应力层103和108，其中，位于栅极结构上方的为压应力层108，栅极结构的侧壁以及栅极结构两侧的半导体衬底上为张应力层103。
所述NMOS晶体管的源区S和漏区D也还可以引出有实现与其它半导体器件实现电连接的接触孔13，所述栅极结构上方的压应力层108中引出有实现与其它半导体器件实现电连接的所述栅极结构的接触孔14，所述接触孔14和所述栅极结构的接触面的面积小于所述压应力层与所述栅极结构的接触面的面积。所述栅极结构为高k金属栅，包括功函数金属层106和高k介质层101。
本领域技术人员能够理解的是，尽管所述高k金属栅上的接触孔14会穿过压应力层108，但由于接触孔14和高k金属栅接触面的面积小于高k金属栅的上表面，因而，所述压应力层108还会保留部分在接触孔周围，对栅极产生压应力，从而对NMOS晶体管的沟道产生张应力。
实施例二
在本实施例中，所述NMOS晶体管为一般的多晶硅栅极的NMOS晶体管，所述栅极结构包括栅极绝缘层和栅极材料层。所述栅绝缘层为氧化硅，所述栅极材料层为多晶硅。在形成好之后，直接作为NMOS晶体管的栅极，不需要去除再形成高k金属栅。除此以外，本实施例的其它工艺步骤和操作和实施例一类似。
具体的，本实施例的步骤包括：
提供半导体衬底，在所述半导体衬底上形成NMOS晶体管的源极、漏极和栅极结构，以及覆盖在栅极结构和所述半导体衬底上的张应力层。所述张应力层的材质为氮化硅，其作用有两种：一是在后续工艺中刻蚀层间介质层形成接触孔时，作为接触孔刻蚀停止层（Contact etch stop layers，CESL）；另一个作用是对NMOS晶体管的沟道提供张应力；
在氮化硅的表面形成另一层介质层，以填至超过栅极结构的表面。所述介质层的材质可以为氧化硅，其作用为填满栅极结构和栅极结构之间的空间，直至所述介质层的表面至少超过栅极结构表面；
采用化学机械研磨进行全局平坦化并去除栅极结构表面的介质层和接触孔刻蚀停止层；
在栅极结构表面、张应力层和氧化硅上形成层间介质层，并在栅极结构正上方的层间介质层中形成开口；
在所述开口中形成压应力层；
在源极、漏极和栅极结构的上方形成接触孔。
至此，构成本实施例提供的多晶硅栅极的NMOS晶体管，其包括：
形成在半导体衬底上的栅极结构和位于所述栅极结构两侧的半导体衬底中的源漏区；
覆盖所述栅极结构以及栅极结构两侧的半导体衬底的应力层，其中，位于栅极结构上方的为压应力层，栅极结构的侧壁以及栅极结构两侧的半导体衬底上为张应力层。
所述栅极结构上的压应力层中引出有连接所述栅极结构的接触孔，所述接触孔和所述栅极结构的接触面的面积小于所述压应力层与所述栅极结构的接触面的面积。
所述栅极结构为多晶硅栅极。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (14)
1.一种NMOS晶体管的制作方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成虚拟栅极，所述虚拟栅极包括高k介质层和伪栅材料层；
在所述虚拟栅极两侧的半导体衬底内形成源极和漏极；
形成拉应力层，所述拉应力层覆盖所述虚拟栅极和所述半导体衬底；
去除覆盖在所述虚拟栅极上方的拉应力层；
去除所述伪栅材料层，并在原伪栅材料层处填充栅极材料，使得所述栅极材料和高k介质层形成高k金属栅；
在所述高k金属栅上方处形成压应力层；
在所述高k金属栅上方形成压应力层的方式为：
在形成高k金属栅之后，在剩余的拉应力层和高k金属栅上形成层间介质层；
刻蚀所述层间介质层，在高k金属栅上方形成开口，所述开口正好完全暴露所述高k金属栅；
在所述开口中填充所述压应力层。
2.如权利要求1所述的制作方法，其特征在于，所述虚拟栅极为多个；在所述形成拉应力层之后，去除覆盖在所述虚拟栅极上方的拉应力层之前，还包括在拉应力层上形成介质层，以填满多个所述虚拟栅极之间的空间。
3.如权利要求2所述的制作方法，其特征在于，形成介质层后，采用化学机械研磨的方式进行全局平坦化，所述化学机械研磨进行至露出所述虚拟栅极，以实现所述虚拟栅极上方的拉应力层的去除。
4.如权利要求1所述的制作方法，其特征在于，在高k金属栅上方处形成压应力层之后，还包括：
在源极、漏极上方形成接触孔，以及所述压应力层中形成接触孔。
5.如权利要求1所述的制作方法，其特征在于，在进行所述形成拉应力层的步骤之前，所述源极和漏极的表面形成有自对准金属硅化物。
6.一种NMOS晶体管的制作方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成栅极结构，在栅极结构两侧的半导体衬底内形成源极和漏极；
形成拉应力层，所述拉应力层覆盖所述栅极结构和所述半导体衬底；
去除覆盖在所述栅极结构上方的拉应力层；
在栅极结构上方处形成压应力层；
在栅极结构上方形成压应力层的方式为：
在去除覆盖在所述栅极结构上方的拉应力层之后，在剩余的拉应力层和栅极结构上形成层间介质层；
刻蚀所述层间介质层，在所述栅极结构上方形成开口，所述开口正好完全暴露所述栅极结构的栅极材料；
在所述开口中填充所述压应力层。
7.如权利要求6所述的制作方法，其特征在于，所述栅极结构为多个；在所述形成拉应力层之后，去除覆盖在所述栅极结构上方的拉应力层之前，还包括在拉应力层上形成介质层，以填满多个所述栅极结构之间的空间。
8.如权利要求7所述的制作方法，其特征在于，形成介质层后，采用化学机械研磨的方式进行全局平坦化，所述化学机械研磨进行至露出所述栅极结构，以实现所述栅极结构上方的拉应力层的去除。
9.如权利要求6所述的制作方法，其特征在于，所述栅极结构包括栅极绝缘层和栅极材料层，其中，所述栅极绝缘层为氧化硅，所述栅极材料层为多晶硅。
10.如权利要求6所述的制作方法，其特征在于，在栅极结构上方处形成压应力层之后，还包括：
在源极、漏极上方形成接触孔，以及所述压应力层中形成接触孔。
11.如权利要求6所述的制作方法，其特征在于，在所述形成拉应力层的步骤之前，在所述源极和漏极的表面形成有自对准金属硅化物。
12.一种NMOS晶体管，其特征在于，包括：
形成在半导体衬底上的栅极结构和位于所述栅极结构两侧的半导体衬底中的源漏区；
覆盖所述栅极结构以及栅极结构两侧的半导体衬底的应力层，其中，位于栅极结构上方的为压应力层，栅极结构的侧壁以及栅极结构两侧的半导体衬底上为张应力层；
形成在所述张应力层以及所述栅极结构两侧半导体衬底上的层间介质层，所述压应力层为于所述层间介质层的开口中，所述开口位于所述栅极结构上方，所述开口正好完全暴露所述栅极结构的栅极材料。
13.如权利要求12所述的NMOS晶体管，其特征在于，所述栅极结构上的压应力层中引出有连接所述栅极结构的接触孔，所述接触孔和所述栅极结构的接触面的面积小于所述压应力层与所述栅极结构的接触面的面积。
14.如权利要求12所述的NMOS晶体管，其特征在于，所述栅极结构为多晶硅栅极或者高k金属栅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210516329.4A CN103855025B (zh) | 2012-12-05 | 2012-12-05 | Nmos晶体管及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210516329.4A CN103855025B (zh) | 2012-12-05 | 2012-12-05 | Nmos晶体管及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103855025A CN103855025A (zh) | 2014-06-11 |
| CN103855025B true CN103855025B (zh) | 2017-06-13 |
Family
ID=50862519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210516329.4A Active CN103855025B (zh) | 2012-12-05 | 2012-12-05 | Nmos晶体管及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103855025B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN118140312A (zh) * | 2021-11-05 | 2024-06-04 | 苏州晶湛半导体有限公司 | Hemt器件及其制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717216B1 (en) * | 2002-12-12 | 2004-04-06 | International Business Machines Corporation | SOI based field effect transistor having a compressive film in undercut area under the channel and a method of making the device |
| CN101207126A (zh) * | 2006-12-22 | 2008-06-25 | 国际商业机器公司 | 可缩放的应变fet器件及其制备方法 |
| CN101388399A (zh) * | 2007-09-14 | 2009-03-18 | 国际商业机器公司 | 混合取向技术互补金属氧化物半导体结构及其制造方法 |
| CN103094108A (zh) * | 2011-10-29 | 2013-05-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7335544B2 (en) * | 2004-12-15 | 2008-02-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making MOSFET device with localized stressor |
-
2012
- 2012-12-05 CN CN201210516329.4A patent/CN103855025B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717216B1 (en) * | 2002-12-12 | 2004-04-06 | International Business Machines Corporation | SOI based field effect transistor having a compressive film in undercut area under the channel and a method of making the device |
| CN101207126A (zh) * | 2006-12-22 | 2008-06-25 | 国际商业机器公司 | 可缩放的应变fet器件及其制备方法 |
| CN101388399A (zh) * | 2007-09-14 | 2009-03-18 | 国际商业机器公司 | 混合取向技术互补金属氧化物半导体结构及其制造方法 |
| CN103094108A (zh) * | 2011-10-29 | 2013-05-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103855025A (zh) | 2014-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100514676C (zh) | 应变沟道mos元件 | |
| US20120264261A1 (en) | Method for manufacturing an nmos with improved carrier mobility | |
| CN107958873A (zh) | 鳍式场效应管及其形成方法 | |
| CN103956338B (zh) | 一种集成u形沟道器件和鳍形沟道器件的集成电路及其制备方法 | |
| US9859113B2 (en) | Structure and method of semiconductor device structure with gate | |
| CN104517901B (zh) | Cmos晶体管的形成方法 | |
| CN102110612B (zh) | 半导体器件及其制造方法 | |
| US10083959B2 (en) | Semiconductor device structure and method for forming the same | |
| CN103839813B (zh) | Mos晶体管及其形成方法 | |
| US9450073B2 (en) | SOI transistor having drain and source regions of reduced length and a stressed dielectric material adjacent thereto | |
| US9941152B2 (en) | Mechanism for forming metal gate structure | |
| CN107731752B (zh) | 半导体结构的形成方法 | |
| US10090397B2 (en) | Semiconductor device structure and method for forming the same | |
| CN110400845A (zh) | 半导体器件及其制造方法 | |
| CN103855025B (zh) | Nmos晶体管及其制作方法 | |
| CN103811315B (zh) | 半导体器件及其制造方法 | |
| CN106548983B (zh) | 半导体器件及其形成方法 | |
| US8541281B1 (en) | Replacement gate process flow for highly scaled semiconductor devices | |
| CN109309048B (zh) | 半导体结构及其形成方法 | |
| CN103811316B (zh) | 半导体器件及其制造方法 | |
| CN103943622A (zh) | 半导体装置结构及形成cmos集成电路结构的方法 | |
| TWI662711B (zh) | 半導體元件及其製作方法 | |
| CN103855024A (zh) | Nmos晶体管、cmos晶体管及两者的制作方法 | |
| CN112103249B (zh) | 半导体结构及其形成方法 | |
| TWI663731B (zh) | 半導體元件及其製作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |