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CN103545208B - 半导体器件制造方法 - Google Patents

半导体器件制造方法 Download PDF

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CN103545208B
CN103545208B CN201210240530.4A CN201210240530A CN103545208B CN 103545208 B CN103545208 B CN 103545208B CN 201210240530 A CN201210240530 A CN 201210240530A CN 103545208 B CN103545208 B CN 103545208B
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Abstract

本发明公开了一种半导体器件制造方法，包括：在衬底上形成栅极堆叠结构和栅极侧墙；在栅极堆叠结构和栅极侧墙两侧衬底上形成提升源漏区；在整个器件上沉积下层层间介质层，并且平坦化下层层间介质层以及栅极堆叠结构，直至暴露提升源漏区；在提升源漏区上选择性外延生长形成源漏外延区；在源漏外延区上形成上层层间介质层；刻蚀上层层间介质层直达源漏外延区，形成源漏接触孔；在源漏接触孔中形成金属硅化物。依照本发明的半导体器件制造方法，在传统的提升源漏基础上再次外延形成了高于栅极堆叠结构的提升源漏外延区，增大了源漏区面积从而减小了寄生电阻，有效提高了器件性能。

Description

半导体器件制造方法
技术领域
本发明涉及半导体集成电路制造领域，更具体地，涉及一种降低提升源漏中寄生电阻的方法。
背景技术
随着集成电路工艺持续发展，特别是器件尺寸不断等比例缩减，传统的MOSFET中各种寄生效应变得越来越突出。例如源漏寄生电阻在长沟道时远小于沟道区电阻而可以忽略，但是随着器件等比例缩小、沟道区本征电阻减小，源漏区电阻特别是接触电阻随着尺寸减小而迅速增加，使得等效工作电压下降。
为了减小源漏电阻，现有技术中在源漏区上特别是与源漏区相接的源漏接触孔中形成金属硅化物以降低源漏接触塞与源漏区之间的接触电阻。然而，随着器件尺寸持续缩小，金属硅化物与源漏区之间、以及金属硅化物与源漏接触塞之间的接触面积相应地随之减小，这种传统的接触结构不足以利用低电阻率的金属硅化物完全抵消尺寸缩减带来的寄生电阻增大，器件性能仍然不佳。
发明内容
有鉴于此，本发明的目的在于降低提升源漏中寄生电阻，从而有效提高半导体器件的性能。
实现本发明的上述目的，是通过提供一种半导体器件制造方法，包括：在衬底上形成栅极堆叠结构和栅极侧墙；在栅极堆叠结构和栅极侧墙两侧衬底上形成提升源漏区；在整个器件上沉积下层层间介质层，并且平坦化下层层间介质层以及栅极堆叠结构，直至暴露提升源漏区；在提升源漏区上选择性外延生长形成源漏外延区；在源漏外延区上形成上层层间介质层；刻蚀上层层间介质层直达源漏外延区，形成源漏接触孔；在源漏接触孔中形成金属硅化物。
其中，形成栅极侧墙之前还包括在栅极堆叠结构两侧衬底中形成轻掺杂源漏区。
其中，形成栅极侧墙之前或者之后，还包括在衬底中沟道区两侧形成晕状源漏掺杂区。
其中，栅极堆叠结构为假栅极堆叠结构，包括栅极绝缘层和栅极填充层。
其中，栅极填充层为多晶硅、非晶硅、氧化硅及其组合。
其中，平坦化下层层间介质层以及栅极堆叠结构的步骤进一步包括：平坦化下层层间介质层以及假栅极堆叠结构直至暴露栅极填充层：去除栅极填充层，形成栅极沟槽；在下层层间介质层上以及栅极沟槽中形成功函数调节层和电阻调节层；再次平坦化下层层间介质层、功函数调节层和电阻调节层直至暴露提升源漏区。
其中，去除栅极填充层之后进一步去除栅极绝缘层，并且在形成功函数调节层之前在栅极沟槽中形成高k材料的栅极氧化层。
其中，源漏外延区的宽度大于提升源漏区的宽度。
其中，选择性外延生长的温度低于700℃。
其中，在形成源漏外延区的同时执行原位掺杂，或者在形成源漏外延区之后执行注入掺杂并退火激活。
其中，源漏外延区和／或提升源漏区包括Si、SiGe、Si：C及其组合。
其中，刻蚀形成源漏接触孔时还刻蚀去除了部分源漏外延区。
其中，形成金属硅化物的步骤进一步包括：在源漏接触孔中形成金属层；退火使得金属层与源漏外延区反应形成金属硅化物；剥除未反应的金属层。
其中，金属层包括Ni、Pt、Co、Ti及其组合。
依照本发明的半导体器件制造方法，在传统的提升源漏基础上再次外延形成了高于栅极堆叠结构的提升源漏外延区，增大了源漏区体积从而减小了寄生电阻，有效提高了器件性能。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1为根据本发明的半导体器件制造方法的流程图；以及
图2至图10为根据本发明的半导体器件制造方法各步骤的剖视图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修饰各种器件结构。这些修饰除非特别说明并非暗示所修饰器件结构的空间、次序或层级关系。
参照图1以及图2，在衬底上形成栅极堆叠结构和栅极侧墙，在栅极堆叠结构和栅极侧墙两侧衬底上形成提升源漏区。
提供衬底1，其材质可以是(体)Si(例如单晶Si晶片)、SOI、GeOI(绝缘体上Ge)，也可以是其他化合物半导体，例如GaAs、SiGe、GeSn、InP、InSb、GaN等等。优选地，衬底1选用体Si或SOI，以便与CMOS工艺兼容。优选地，刻蚀衬底1形成浅沟槽并随后沉积填充氧化硅等绝缘材料而形成浅沟槽隔离(STI)1A，STI 1A包围的衬底1区域构成器件的有源区。
采用LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等常规沉积方法，在有源区上依次沉积并且随后刻蚀形成栅极绝缘层2A、栅极填充层2B。优选地，栅极堆叠结构2顶部还包括氮化硅、氮氧化硅材质的栅极盖层2C(或称刻蚀停止层)。当栅极堆叠结构采用后栅工艺时，也即用作假栅极堆叠结构，因此假栅极绝缘层2A是氧化硅的垫氧化层，假栅极填充层2B是多晶硅、非晶硅、甚至可以是氧化硅，随后工艺中刻蚀去除假栅极堆叠结构形成栅极沟槽，在栅极沟槽中依次填充高k材料的栅极绝缘层以及金属材料的栅极填充层，栅极绝缘层包围了栅极填充层的底部以及侧面(未示出)。栅极绝缘层2A是高k材料，包括但不限于氮化物(例如SiN、AIN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如Al2O3、Ta2O5、TiO2、ZnO、ZrO2、HfO2、CeO2、Y2O3、La2O3)、钙钛矿相氧化物(例如PbZrxTi1-xO3(PZT)、BaxSr1-xTiO3(BST))；栅极填充层2B是金属、金属氮化物及其组合，其中金属包括Al、Ti、Cu、Mo、W、Ta以用作栅极填充层(也称电阻调节层)，金属氮化物包括TiN、TaN以用作功函数调节层。值得注意的是，虽然以下本发明实施例中针对的是后栅工艺也即图2中的栅极堆叠结构是假栅极堆叠结构，但是本发明也可以采用前栅工艺。前栅工艺栅极堆栈结构与填充金属种类与后栅工艺不同。由于目前主流工艺是后栅工艺，此处不详细描述。
可选地，执行第一次源漏注入，在栅极绝缘层2A、栅极填充层2B构成的栅极堆叠结构2两侧的衬底1中对称地以较低能量和剂量注入B、P、Ga、Al、N等及其组合的杂质形成轻掺杂源漏区也即源漏延伸区3A(这些轻掺杂源漏区也即源漏延伸区构成LDD结构，可以抑制热电子效应)。注入剂量和能量依照结深以及导电类型和浓度大小需要而合理设定，例如注入剂量为1E11～1E13cm-2，注入能量为2KeV～20KeV。优选地，采用退火以激活注入的杂质。
在栅极绝缘层2A、栅极填充层2B、栅极覆盖层2C构成的栅极堆叠结构2的两侧通过沉积后刻蚀形成了包括氮化硅、氧化硅、氮氧化硅、类金刚石无定形碳(DLC)及其组合的材质的栅极侧墙4。其中，如图2所示，栅极侧墙4形成为高于栅极填充层2B，也即栅极侧墙4可选地与同材质的栅极盖层融合为一体。但是，可选地，栅极侧墙4的顶部也可以与栅极填充层2B顶部齐平，也即栅极填充层2B顶部不具有氮化硅等绝缘介质2C。
可选地，在形成栅极侧墙4之前或者之后，执行倾斜离子注入，将B、P、Ga、Al、N等及其组合的杂质注入轻掺杂源漏区3A下方与栅极侧墙4大致对齐的位置处，也即轻掺杂源漏区3A与沟道区之间的界面附近(沟道区两侧)，形成晕状源漏掺杂区3B。注入剂量例如为5E12～5E13cm-2。
采用MBE、MOCVD、ALD、PECVD等常规外延沉积方法，在栅极堆叠结构2／栅极侧墙4两侧的衬底1／轻掺杂源漏区3A上形成提升源漏区3C。提升源漏区3C的材质例如包括Si、SiGe、Si：C及其组合，以提高应力、增大沟道区载流子迁移率。通常，提升源漏区3C的高度小于栅极堆叠结构2的高度。优选地，在外延生长的同时，原位掺杂使得提升源漏区3C具有与源漏扩展区3A相同的导电类型。可选地，在外延提升源漏区3C之后执行掺杂离子注入并随后退火以激活杂质，或在生长源漏外延区3D之后与源漏外延区一起执行掺杂剂注入，使得提升源漏区3C具有与源漏扩展区3A相同的导电类型。
参照图1以及图3至图6，在整个器件上沉积(下层)层间介质层(ILD)5A，平坦化ILD5直至暴露提升源漏区3C。
对于图中未示出的前栅工艺而言，可以不用去除假栅极堆叠结构、沉积最终栅极堆叠结构，因此可以直接沉积下层ILD 5并CMP平坦化直至暴露提升源漏区3C。以下图3至图6为根据本发明一个实施例的后栅工艺中的各个步骤。
参照图3，在整个器件上沉积ILD 5并平坦化直至暴露栅极堆叠结构2。通过LPCVD、PECVD、HDPCVD、旋涂、丝网印刷、喷涂等常规方法，在STI 1A、提升源漏3C、栅极侧墙4、栅极堆叠结构2上沉积形成了下层ILD 5A。下层ILD 5A通常是低k材料，例如有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。随后，采用CMP、回刻蚀等方法平坦化下层ILD 5A直至暴露假栅极堆叠结构中的假栅极填充层2B。
参照图4，刻蚀去除假栅极填充层2B，形成栅极沟槽2D。针对假栅极填充层2B的材料，可以采用TMAH、KOH来湿法刻蚀去除多晶硅、非晶硅的层2B，可以采用HF来湿法刻蚀氧化硅的层2B，或者采用干法刻蚀层2B。当栅极绝缘层2A是高k材料时，可以在栅极沟槽2C中保留层2A。当栅极绝缘层2A仅为普通的氧化硅而用作垫氧化层时，优选地也刻蚀去除层2A。
参照图5，通过PECVD、MOCVD、蒸发、溅射等常规工艺，在下层ILD 5A上以及栅极沟槽2D中依次沉积功函数调节层2E以及电阻调节层2F。层2E可以是TiN、TaN等金属氮化物，层2F可以是Cu、Al、W、Mo、Ti等及其组合。其中，层2E与层2F完全填满了栅极沟槽2D，并且层2E包围了层2F的底面以及侧面。其中，如果在图4步骤中去除了氧化硅的普通栅极绝缘层2A时，可在沉积层2E之前在栅极沟槽2D中沉积高k材料的栅极氧化层，与之前的栅极绝缘层2A标记相同。最终，层2A、层2E、层2F构成了最终的栅极堆叠结构2。
参照图6，平坦化层2F、层2E、ILD 5A直至暴露提升源漏区3C。类似地，采用CMP、回刻蚀等方法。值得注意的是，当采用前栅工艺时，可以省略图4、图5的工序，而在图3的结构基础上直接CMP得到图6的结构(其中栅极堆叠结构中各层平行层叠而没有图6所示的包围结构)。
参照图1以及图7，在提升源漏区3C上形成源漏外延区3D。采用PECVD、MBE、MOCVD、ALD等常规外延技术，在暴露的提升源漏区3C上外延生长形成了源漏外延区3D。由于ILD5A、栅极侧墙4以及栅极堆叠结构2的材质与提升源漏区3C不同，外延仅发生在提升源漏区3C上，因此也称作选择性外延。外延生长温度优选地低于700℃，以避免栅极堆叠结构中高k材料的栅极绝缘层2A的缺陷增大。源漏外延区3D材质优选地与提升外延区3C材质相同，例如均为Si、SiGe、Si：C等。此外，也可以先形成薄的缓冲层(未示出)然后再形成异质外延层，例如在Si的层3C上外延SiGe／SiC的层3D，或者在SiGe的层3C上外延Si的层3D。如图7所示，源漏外延区3D的宽度要大于提升源漏区3C的宽度(优选地，区3D的宽度是区3C宽度的1.1～2.0倍)，源漏外延区3D的顶面要高于栅极堆叠结构2的顶面(优选地，区3D的厚度是区3C厚度的0.5～1.0倍，区3D的厚度即为顶面之间的高度差)，也即由源漏外延区3D与提升源漏区3C共同构成的新提升源漏区基本上为T型。这种T型设置增大了源漏区表面积，提高了接触面积，有利于减小接触电阻。优选地，在形成源漏外延区3D同时原位掺杂，或者在形成源漏外延区3D之后注入掺杂并且退火激活，使得源漏外延区3D、提升源漏区3C(以及源漏延伸区3A、晕状源漏掺杂区3B)具有相同的导电类型。其中，源漏外延区3D、提升源漏区3C的杂质浓度要大于轻掺杂源漏区3A，例如注入时的剂量为1E12～1E14cm-2。
参照图1以及图8，在整个器件上形成上层ILD 5B。通过LPCVD、PECVD、HDPCVD、旋涂、丝网印刷、喷涂等常规方法，形成与下层ILD 5A材质相同或者相似(均选自上述ILD 5A的材料范围)的上层ILD 5B。
参照图1以及图9，刻蚀上层ILD 5B直达源漏外延区3D，形成源漏接触孔5C。针对ILD 5B的材质，例如氧化硅等，采用干法刻蚀(例如等离子刻蚀)或者湿法腐蚀(例如HF等腐蚀液)，刻蚀形成接触孔5C。优选地，在干法刻蚀过程中稍微过刻蚀，使得源漏外延区3D的顶面的一部分也一并被刻蚀，有利于提高稍后的金属硅化物与源漏外延区3D之间的接触面积。过刻蚀的深度例如是1～5nm。此外，也可以先刻蚀ILD5B，随后采用额外的刻蚀工艺对源漏外延区3D执行微刻蚀，深入上述的1～5nm范围内。
参照图1以及图10，在源漏接触孔5C中形成金属硅化物6。例如先在源漏接触孔5C中沉积金属薄层，通常包括Ni、Pt、Co、Ti及其组合，以用作前驱物。在450～650℃下退火使得金属薄层与源漏外延区中的Si反应形成低电阻的金属硅化物6，以便进一步降低接触电阻。随后剥除未反应的金属薄层，而在源漏接触孔5C的底部(与源漏外延区3D接触或者深入源漏外延区3D一定深度)形成了金属硅化物6的层。
此后，可以执行后续工艺。例如在源漏接触孔5C中依次沉积TiN、TaN等材质的阻挡层以及Cu、Ti、AI、Mo、W等金属以形成源漏接触塞(未示出)。
依照本发明的半导体器件制造方法，在传统的提升源漏基础上再次外延形成了高于栅极堆叠结构的提升源漏外延区，增大了源漏区体积从而减小了寄生电阻，有效提高了器件性能。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对形成器件结构的方法做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (14)

1.一种半导体器件制造方法，包括：
在衬底上形成栅极堆叠结构和栅极侧墙；
在栅极堆叠结构和栅极侧墙两侧衬底上形成提升源漏区；
在整个器件上沉积下层层间介质层，并且平坦化下层层间介质层以及栅极堆叠结构，直至暴露提升源漏区；
形成缓冲层并仅在提升源漏区上外延生长形成异质的源漏外延区；
在源漏外延区上形成上层层间介质层；
刻蚀上层层间介质层直达源漏外延区，形成源漏接触孔；
在源漏接触孔中形成金属硅化物。
2.如权利要求1的半导体器件制造方法，其中，形成栅极侧墙之前还包括在栅极堆叠结构两侧衬底中形成轻掺杂源漏区。
3.如权利要求1的半导体器件制造方法，其中，形成栅极侧墙之前或者之后，还包括在衬底中沟道区两侧形成晕状源漏掺杂区。
4.如权利要求1的半导体器件制造方法，其中，栅极堆叠结构为假栅极堆叠结构，包括栅极绝缘层和栅极填充层。
5.如权利要求4的半导体器件制造方法，其中，栅极填充层为多晶硅、非晶硅、氧化硅及其组合。
6.如权利要求4的半导体器件制造方法，其中，平坦化下层层间介质层以及栅极堆叠结构的步骤进一步包括：
平坦化下层层间介质层以及假栅极堆叠结构直至暴露栅极填充层；
去除栅极填充层，形成栅极沟槽；
在下层层间介质层上以及栅极沟槽中形成功函数调节层和电阻调节层；
再次平坦化下层层间介质层、功函数调节层和电阻调节层直至暴露提升源漏区。
7.如权利要求6的半导体器件制造方法，其中，去除栅极填充层之后进一步去除栅极绝缘层，并且在形成功函数调节层之前在栅极沟槽中形成高k材料的栅极氧化层。
8.如权利要求1的半导体器件制造方法，其中，源漏外延区的宽度大于提升源漏区的宽度。
9.如权利要求1的半导体器件制造方法，其中，外延生长的温度低于700℃。
10.如权利要求1的半导体器件制造方法，其中，在形成源漏外延区的同时执行原位掺杂，或者在形成源漏外延区之后执行注入掺杂并退火激活。
11.如权利要求1的半导体器件制造方法，其中，源漏外延区和/或提升源漏区包括Si、SiGe、Si:C及其组合。
12.如权利要求1的半导体器件制造方法，其中，刻蚀形成源漏接触孔时还刻蚀去除了部分源漏外延区。
13.如权利要求1的半导体器件制造方法，其中，形成金属硅化物的步骤进一步包括：
在源漏接触孔中形成金属层；
退火使得金属层与源漏外延区反应形成金属硅化物；
剥除未反应的金属层。
14.如权利要求13的半导体器件制造方法，其中，金属层包括Ni、Pt、Co、Ti及其组合。
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