CN103730498B - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件，包括衬底、衬底中的源区和漏区、源区与漏区之间的衬底上的栅极堆叠结构、位于栅极堆叠结构周围的偏移侧墙，其特征在于：源区以及栅极堆叠结构关于漏区对称分布。依照本发明的半导体器件制造方法，利用偏移侧墙和栅极侧墙的双重侧墙结构形成精细的假栅极线条，并利用源极‑漏极‑源极的对称结构提高了器件加工的精度，整体上提高了器件可靠性，改进了性能。
Description
技术领域
本发明涉及半导体集成电路制造领域，更具体地，涉及一种后栅工艺制造的具有对称结构的新型MOSFET及其制造方法。
背景技术
随着器件尺寸持续缩减，MOSFET中栅极绝缘层日益减薄，其绝缘隔离效果趋向退化。此外，传统的掺杂多晶硅栅极无法有效精确控制栅极功函数来调整阈值电压。为此，现有技术中采用了高k材料作为栅极绝缘层并且采用金属材料作为栅极、以及金属氮化物来调节功函数。
这种高k-金属栅(HK-MG)的栅极堆叠结构的一种制造方法是所谓后栅工艺，也即先在衬底上沉积并刻蚀形成多晶硅等材质的假栅极，然后沉积低k介质的层间介质层(ILD)覆盖整个器件，刻蚀ILD形成栅极沟槽，在栅极沟槽中再依次沉积高k材料的栅极绝缘层以及金属的栅极导电层。
然而，由于器件特征尺寸已降至45nm乃至22nm以下，受限于光刻精度，沉积/刻蚀假栅极以及刻蚀栅极沟槽的加工精度无法有效提高，除了难以形成小尺寸假栅极线条之外，还存在线条失真、歪曲等问题，使得最终形成的金属栅极线条可能弯曲甚至断裂，由此使得器件可靠性严重下降。
发明内容
有鉴于此，本发明的目的在于克服上述难题，突破光刻精度对于栅极图案化的限制，形成精确的、严格对称的MOSFET器件结构，提高器件的可靠性。
实现本发明的上述目的，是通过提供一种半导体器件，包括衬底、衬底中的源区和漏区、源区与漏区之间的衬底上的栅极堆叠结构、位于栅极堆叠结构周围的偏移侧墙，其特征在于：源区以及栅极堆叠结构关于漏区对称分布。
其中，源区和/或漏区的顶部与栅极堆叠结构的顶部齐平，或者源区和/或漏区的顶部低于栅极堆叠结构的顶部。
其中，源区与漏区上还包括金属硅化物，以及与金属硅化物接触并电连接的源漏接触塞。
其中，偏移侧墙的材质选自氧化硅、氮化硅、氮氧化硅、高k材料及其组合。
其中，漏区上还包括提升漏区。
其中，偏移侧墙和/或栅极堆叠结构为分离的，或者连接为环状。
本发明还提供了一种半导体器件制造方法，包括：在衬底中形成沟槽；在沟槽侧面形成第一偏移侧墙；在第一偏移侧墙的侧面依次形成假栅极以及第二偏移侧墙；以第一偏移侧墙、假栅极、第二偏移侧墙为掩模，执行离子注入并且随后退火，形成源区和漏区，其中源区关于漏区对称分布；去除假栅极，形成栅极沟槽，在栅极沟槽中填充形成栅极堆叠结构，其中栅极堆叠结构关于漏区对称分布。
其中，衬底的表面具有源漏注入区，源漏注入区的导电类型与衬底的导电类型不同。
其中，第一偏移侧墙与第二偏移侧墙材质相同，并且与假栅极材质不同。
其中，第一偏移侧墙和/或第二偏移侧墙材质选自氧化硅、氮化硅、氮氧化硅、高k材料及其组合，假栅极材质选自多晶硅、非晶硅、微晶硅、非晶碳、氮化硅、氧化硅、氮氧化硅及其组合。
其中，形成漏区之后进一步包括：在沟槽中形成绝缘介质层；刻蚀绝缘介质层形成漏区沟槽，直至暴露漏区；在漏区沟槽中外延形成提升漏区，或者沉积填充金属，使得提升漏区或者金属与假栅极顶部齐平。
其中，形成提升源漏或者填充金属之后进一步包括：平坦化或者刻蚀使得源区和/或漏区的顶部低于假栅极顶部。
其中，形成栅极堆叠结构之后进一步包括：在源区和漏区上形成金属层；退火使得金属层与源区和漏区反应形成金属硅化物，位于源区和漏区上；去除未反应金属层。
其中，形成金属硅化物之后进一步包括：形成层间介质层；刻蚀层间介质层形成源漏接触孔，直至暴露源区和漏区上的金属硅化物；在源漏接触孔中沉积金属/金属氮化物，形成源漏接触塞。
其中，第一偏移侧墙、第二偏移侧墙、假栅极、栅极堆叠结构为分离的，或者各自分别连接为环状。
依照本发明的半导体器件制造方法，利用偏移侧墙和栅极侧墙的双重侧墙结构形成精细的假栅极线条，并利用源极-漏极-源极的对称结构提高了器件加工的精度，整体上提高了器件可靠性，改进了性能。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图12为根据本发明一个实施例的半导体器件制造方法各个步骤的剖视图；
图13至图16为根据本发明另一实施例的半导体器件制造方法的各步骤的剖视图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修饰各种器件结构。这些修饰除非特别说明并非暗示所修饰器件结构的空间、次序或层级关系。
图1至图12为根据本发明一个实施例的半导体器件制造方法各个步骤的剖视图。
参照图1，在衬底中形成源漏注入区(阱区)，涂覆光刻胶并图案化，露出源漏注入区的一部分，对应于栅极区和漏极区。提供衬底1，其材质例如是体Si、体Ge、SOl、GeOl、GaAs、SiGe、GeSn、InP、InSb、GaN等等，并且优选体Si(例如单晶Si晶片)或者SOI以便与现有CMOS工艺兼容。优选地，衬底1具有轻掺杂的第一导电类型，例如p-。对衬底1进行源漏离子注入，使得衬底1靠近表面的一部分区域构成源漏注入区1A，具有不同于第一导电类型的第二导电类型，并且其掺杂浓度更高，例如为n+。虽然图1中所示的源漏注入区1A位于整个衬底1的顶部附近，但是实际上其周边可以被例如浅沟槽隔离(STI)的绝缘介质环绕而构成阱区，也即p-衬底1中的n+阱区，该阱区对应于器件的有源区。在衬底1(源漏注入区1A)顶部涂覆光刻胶PR，并且曝光/显影使其图案化，露出了位于源漏注入区(阱区或者有源区)中部的一部分，该中部将对应于器件的栅极区1G和漏极区1D，被光刻胶PR覆盖的源漏注入区部分将对应于器件的源极区1S。虽然图中源极区1S位于栅极区1G和漏极区1D的两侧，但是在平视图(未示出)中源极区1S实际上可以是环绕包围了栅极区1G和漏极区1D。各个部分的宽度、厚度依照器件版图设计需要而设定，在此不再赘述。此外，虽然源漏注入区(阱区、有源区)是注入形成的，但是实际上也可以采取外延的方式形成外延源漏区，并且可以在外延的同时进行原位掺杂而具有n+的导电类型。
参照图2，以光刻胶图案为掩模，刻蚀源漏注入区，形成沟槽，直至暴露衬底。对于Si材质的衬底1以及源漏注入区1A而言，可以采用TMAH湿法腐蚀，也可以采用碳氟基等离子体干法刻蚀，垂直刻蚀了光刻胶图案PR暴露的源漏注入区1A部分，直至暴露了p-型的衬底1，形成了栅极和漏极沟槽1B。其中。图2中所示，栅极和漏极沟槽1B刻蚀过程中具有部分过刻蚀，也即沟槽1B的底面可以略低于源漏注入区(阱区、有源区)1A的底面，例如低1～5nm 。沟槽的宽度应该是大于等于栅极宽度与漏极宽度之和，例如为50～500nm 。
参照图3，在栅极和漏极沟槽1B的侧面形成第一偏移侧墙2。通过LPCVD、PECVD、HDPCVD、热氧化(例如快速热氧化RTO)等常规方式，在栅极和漏极沟槽1B的侧面以及底部形成了绝缘介质层，其材质例如为氧化硅、氮氧化硅、氮化硅，甚至可以是高k材料。处于成本以及工艺简易性考虑，优选采用氧化硅或者氮化硅。在本发明的一个实施例中，绝缘介质层为氧化硅。之后采用常规的光刻/刻蚀对绝缘介质层的底部和侧部进行各向异性的刻蚀，使得底部的绝缘介质层被完全去除并且暴露衬底1，而侧部的绝缘介质层保留在栅极和漏极沟槽1B的侧壁从而构成第一偏移侧墙2。该第一偏移侧墙2稍后将作为与源极之间的隔离侧墙，并且用于限定栅极的分布。第一偏移侧墙2的厚度较薄以便精确控制器件线条，例如仅为1～10nm。图3中所示第一偏移侧墙2为左右两个，实际上在顶视图中其除了间隔对称分布的两个之外，还可以是一个分布在沟槽1B内壁上的(圆)环。
参照图4，在第一偏移侧墙2的侧面依次形成假栅极3和第二偏移侧墙4。与第一偏移侧墙2的形成类似，也即先沉积后刻蚀，在第一偏移侧墙2的侧面(具体为内侧面)形成了假栅极3(因其实质上是用作限定栅极形状的侧墙结构，也称作栅极侧墙)，其材质例如为多晶硅、非晶硅、微晶硅、非晶碳、氮化硅、氧化硅、氮氧化硅等及其组合，并且假栅极3的材料与第一偏移侧墙2的材质不同以便使得两者之间具有较高的刻蚀选择性。具体地，在本发明一个实施例中，第一偏移侧墙2为氧化硅时，假栅极3可以为氮化硅。假栅极3的宽度依照器件栅极宽度需要而设定，例如为10～50nm 。假栅极3在图4中显示为左右侧对称的两个结构，实质上也可以在顶视图中是一个分布在(圆)环状的第一偏移侧墙(圆)环内侧的同样是环状的结构，也即假栅极3可以是(圆)环状。之后，类似地，在假栅极3内侧再形成第二偏移侧墙4，其材质可以与第一偏移侧墙2相同并且与假栅极3材质不同，其厚度也可以是1～10nm。在本发明一个实施例中，第一和第二偏移侧墙的材质是氧化硅，而假栅极3材质是氮化硅。同理地，第二偏移侧墙4不限于图4中所示左右对称的分离结构，而是可以为(圆)环状。值得注意的是，第一偏移侧墙2、假栅极3、第二偏移侧墙4并未完全填充栅极和漏极沟槽1B，假栅极3对应的区域将用于形成栅极，而暴露的衬底1区域将用于形成漏区。此后，再次执行离子注入，可以是垂直的多次离子注入以形成轻掺杂源漏区(LDD结构)以及重掺杂源漏区，也可以是倾斜的离子注入以形成晕状(HaIo)源漏掺杂区(以上均未示出)。
参照图5，执行驱动退火，使得源漏注入区1A中的杂质纵向以及横向扩散，从而在衬底中分别形成源区1S和漏区1D。图5中所示的漏区1D位于两个源区1S之间，但是实际上也可以是漏区1D位于环状的源区1S内侧。漏区1D与源区1S之间的衬底1构成沟道区1C，其可以是分离的多个，也可以是连接为(圆)环状。
参照图6，在沟槽1B中填充绝缘介质层5，并采用CMP、回刻等方法平坦化绝缘介质层5直至暴露第一偏移侧墙2、假栅极3和第二偏移侧墙4。绝缘介质层5的材质优选地与第一偏移侧墙2和/或第二偏移侧墙4材质相同，也即为氧化硅、氮化硅、氮氧化硅及其组合，并且与假栅极3材质不同。在本发明一个实施例中，绝缘介质层5是以TEOS为反应剂通过中温LPCVD或者低温PECVD法制备的氧化硅。此外，绝缘介质层5还可以是掺杂的氧化硅，例如BSG、PSG、BPSG、掺F玻璃、掺C玻璃等，此外还可以是其他低k材质，其形成方法可以是旋涂、喷涂、丝网印刷等等。
参照图7，刻蚀绝缘介质层5，形成漏极沟槽5A，直至露出漏区1D。针对氧化硅材质的绝缘介质层5，可以采用HF基湿法腐蚀液刻蚀，或者碳氟基等离子体干法刻蚀，例如CF4、CH3F、CHF3、CH2F2、C3F6、C4F8等，并且优选碳氟比较大的刻蚀气体。漏极沟槽5A的宽度例如是20～100nm 。
参照图8，在漏极沟槽5A中形成提升漏区1RD 。通过PECVD、MBE、ALD等方法在漏极沟槽5A中外延生长与衬底1相同或者不同材质的半导体材料，构成提升漏区1RD。提升漏区1RD的材质例如是Si，或者SiGe、SiC等其他高迁移率材质以便提高沟道区应力，进一步提高器件性能。之后，采用CMP等工艺平坦化提升漏区1RD直至露出假栅极3。此外，还可以在漏极沟槽5A中沉积金属，直接形成漏极接触塞(也同样标记为1RD)。
参照图9，去除假栅极3，形成栅极沟槽3A，直至露出衬底1中的沟道区1C。对于氮化硅材质的假栅极3，可以采用热磷酸、或者强氧化剂+强酸的湿法刻蚀液(例如硫酸+双氧水)来刻蚀去除，也可以采用碳氟基等离子体干法刻蚀。其他材质的假栅极3，可以采用等离子体干法刻蚀，刻蚀气体可以是稀有气体(He、Ne、Ar、Kr、Xe)等，还可以包括氧气、氯气、溴蒸汽等调节刻蚀速率的气体。栅极沟槽3A的宽度等于假栅极3(也即栅极侧墙)的宽度，与最终器件的栅极宽度相同，例如10～50nm 。
参照图10，在栅极沟槽3A中依次沉积高k材料的栅极绝缘层6和金属材料的栅极导电层7，形成栅极堆叠结构。栅极绝缘层6的高k材料包括但不限于氮化物(例如SiN、AlN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如Al2O3、Ta2O5、TiO2、ZnO、ZrO2、HfO2、CeO2、Y203、La203)、钙钛矿相氧化物(例如PbZrxTi1-xO3(PZT)、BaxSr1-xTiO3(BST))。栅极导电层7的材质例如是Cu、Al、Ti、Ta、W、Mo等及其组合。栅极绝缘层6与栅极导电层7之间还优选地具有功函数调节层/扩散阻挡层(未示出)，用于调节器件栅极功函数进而控制阈值电压，并且可以防止栅极的金属元素扩散进入沟道区而降低器件性能，其材料可以是TiN、TaN等氮化物及其组合。随后CMP平坦化各个层直至露出栅极导电层7。
参照图11，在源区1S和漏区1D(提升漏区1RD)上形成金属硅化物8，用于降低接触电阻。在源区1S和漏区1D上通过蒸发、溅射等方式形成金属薄层(未示出)，其材质包括Ni、Pt、Co、Ti及其组合，厚度例如1～5nm 。在450～850℃下退火1s～2min，使得金属薄层与源漏区中的Si反应形成金属硅化物8，其厚度例如1～10nm 。随后剥离未反应的金属薄层。金属硅化物8可以是单金属硅化物，也可以是多元金属硅化物。
参照图12，在整个器件上形成层间介质层(ILD)9，ILD9材质例如是低k材料，包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。刻蚀ILD 9直至暴露金属硅化物8，形成源漏接触孔(未示出)，在源漏接触孔中填充金属/金属氮化物形成了源漏接触塞10。
依照本发明第一实施例形成的最终器件结构如图12所示，包括衬底1、衬底1中的源区1S和漏区1D、源区1S与漏区1D之间的栅极堆叠结构6/7、位于栅极堆叠结构周围的偏移侧墙2/4，其特征在于：源区1S以及栅极堆叠结构6/7关于漏区1D对称分布。源区1S与漏区1D上还包括金属硅化物8，以及与金属硅化物接触并电连接的源漏接触塞10。特别地，源区1S和/或漏区1D顶部与栅极堆叠结构6/7顶部齐平。其余各个部件的材质和几何形状、尺寸在制造方法描述中已详述，在此不再赘述。
图13至图16为根据本发明另一实施例的半导体器件制造方法的各步骤的剖视图。其中，该第二实施例与实施例的相同部分在图1至图8中已描述，也即第二实施例在形成提升漏区1RD该步骤之前与第一实施例是相同的，因此不再赘述该相同部分。以下参照图13至图16着重描述第二实施例的不同部分。并且特别地，以下如未特别说明，各个标记相同的部件所采用的材料和制造方法与第一实施例相同，区别仅在于制造工艺的先后顺序以及相对位置关系。
参照图13，CMP平坦化或者回刻蚀，使得源区1S和漏区1D(包括提升漏区1RD)顶面低于假栅极3的顶面。可以采用TMAH湿法刻蚀液刻蚀Si材质的源区1S、漏区1D等，该刻蚀液基本不刻蚀氧化硅、氮化硅、氮氧化硅等材质的偏移侧墙2/4、假栅极3、绝缘介质层5。
参照图14，在源区1S、漏区1D上形成金属硅化物8。在整个器件上形成ILD 9。随后CMP平坦化ILD 9直至暴露假栅极3。
参照图15，去除假栅极3，留下栅极沟槽(未示出)。在栅极沟槽中沉积填充栅极绝缘层6、栅极导电层7。CM P平坦化各层直至暴露ILD 9。
参照图16，刻蚀ILD9形成源漏接触孔(未示出)。在源漏接触孔中沉积金属/金属氮化物形成源漏接触塞10。
依照本发明第二实施例形成的最终器件结构如图16所示，包括衬底1、衬底1中的源区1S和漏区1D、源区1S与漏区1D之间的栅极堆叠结构6/7、位于栅极堆叠结构周围的偏移侧墙2/4，其特征在于：源区1S以及栅极堆叠结构6/7关于漏区1D对称分布。源区1S与漏区1D上还包括金属硅化物8，以及与金属硅化物接触并电连接的源漏接触塞10。特别地，源区1S和/或漏区1D顶部低于栅极堆叠结构6/7顶部。其余各个部件的材质和几何形状、尺寸在制造方法描述中已详述，在此不再赘述。
依照本发明的半导体器件制造方法，利用偏移侧墙和栅极侧墙的双重侧墙结构形成精细的假栅极线条，并利用源极-漏极-源极的对称结构提高了器件加工的精度，整体上提高了器件可靠性，改进了性能。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对形成器件结构的方法做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
Claims (15)
1.一种半导体器件制造方法，包括：
在衬底中形成沟槽；
在沟槽侧面形成第一偏移侧墙；
在第一偏移侧墙的侧面依次形成假栅极以及第二偏移侧墙；
以第一偏移侧墙、假栅极、第二偏移侧墙为掩模，执行离子注入并且随后退火，在衬底中形成源区和在沟槽底部形成漏区，其中源区关于漏区对称分布，源区顶部高于漏区顶部；
去除假栅极，形成栅极沟槽，在栅极沟槽中填充形成栅极堆叠结构，其中栅极堆叠结构关于漏区对称分布。
2.如权利要求1的半导体器件制造方法，其中，衬底的表面具有源漏注入区，源漏注入区的导电类型与衬底的导电类型不同。
3.如权利要求1的半导体器件制造方法，其中，第一偏移侧墙与第二偏移侧墙材质相同，并且与假栅极材质不同。
4.如权利要求3的半导体器件制造方法，其中，第一偏移侧墙和/或第二偏移侧墙材质选自氧化硅、氮化硅、氮氧化硅、高k材料及其组合，假栅极材质选自多晶硅、非晶硅、微晶硅、非晶碳、氮化硅、氧化硅、氮氧化硅及其组合。
5.如权利要求1的半导体器件制造方法，其中，形成漏区之后进一步包括：在沟槽中形成绝缘介质层；刻蚀绝缘介质层形成漏区沟槽，直至暴露漏区；在漏区沟槽中外延形成提升漏区，或者沉积填充金属，使得提升漏区或者金属与假栅极顶部齐平。
6.如权利要求5的半导体器件制造方法，其中，形成提升漏区或者填充金属之后进一步包括：平坦化或者刻蚀使得源区和/或提升漏区的顶部低于假栅极顶部。
7.如权利要求1的半导体器件制造方法，其中，形成栅极堆叠结构之后进一步包括：在源区和漏区上形成金属层；退火使得金属层与源区和漏区反应形成金属硅化物，位于源区和漏区上；去除未反应金属层。
8.如权利要求7的半导体器件制造方法，其中，形成金属硅化物之后进一步包括：形成层间介质层；刻蚀层间介质层形成源漏接触孔，直至暴露源区和漏区上的金属硅化物；在源漏接触孔中沉积金属/金属氮化物，形成源漏接触塞。
9.如权利要求1的半导体器件制造方法，其中，第一偏移侧墙、第二偏移侧墙、假栅极、栅极堆叠结构为分离的，或者各自分别连接为环状。
10.一种半导体器件，采用如权利要求1～9方法制备，包括衬底、衬底中的源区和漏区、源区与漏区之间的衬底上的栅极堆叠结构、位于栅极堆叠结构周围的偏移侧墙，其特征在于：源区以及栅极堆叠结构关于漏区对称分布，源区顶部高于漏区顶部。
11.如权利要求10的半导体器件，其中，源区顶部与栅极堆叠结构顶部齐平并且漏区的顶部低于栅极堆叠结构的顶部。
12.如权利要求10的半导体器件，其中，源区与漏区上还包括金属硅化物，以及与金属硅化物接触并电连接的源漏接触塞。
13.如权利要求10的半导体器件，其中，偏移侧墙的材质选自氧化硅、氮化硅、氮氧化硅、高k材料及其组合。
14.如权利要求10的半导体器件，其中，漏区上还包括提升漏区。
15.如权利要求10的半导体器件，其中，偏移侧墙和/或栅极堆叠结构为分离的，或者连接为环状。
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