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CN103531612A - 半导体器件 - Google Patents

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CN103531612A
CN103531612A CN201310273079.0A CN201310273079A CN103531612A CN 103531612 A CN103531612 A CN 103531612A CN 201310273079 A CN201310273079 A CN 201310273079A CN 103531612 A CN103531612 A CN 103531612A
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CN
China
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layer
nitride
semiconductor device
nitride semiconductor
stress control
Prior art date
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Pending
Application number
CN201310273079.0A
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English (en)
Inventor
金柱成
金峻渊
李在垣
崔孝枝
卓泳助
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Abstract

本发明提供一种半导体器件。该半导体器件包括：硅衬底；缓冲结构，设置在硅衬底上；以及至少一个镓氮化物基半导体层，形成在缓冲结构上。缓冲结构包括多个氮化物半导体层以及与多个氮化物半导体层交替地设置并包括IV-IV族半导体材料的多个应力控制层。

Description

半导体器件
技术领域
本公开涉及半导体器件，更具体而言，涉及形成在硅衬底上的氮化物基半导体器件。
背景技术
氮化物基半导体器件通常使用蓝宝石衬底。然而，蓝宝石衬底价格昂贵，过硬而难以制造芯片，且具有低导电率。此外，因为蓝宝石衬底由于其低热导率而在高温下产生翘曲，所以蓝宝石衬底难以被制成大尺寸。为了解决这样的问题，已经发展了使用硅（Si）衬底代替蓝宝石衬底的氮化物基半导体器件。
因为Si衬底具有比蓝宝石衬底高的热导率，所以Si衬底在用于生长氮化物薄膜的高温下翘曲得不厉害，由此使得有可能在Si衬底上生长大尺寸薄膜。然而，当氮化物薄膜生长在Si衬底上时，位错密度可能由于Si衬底和氮化物薄膜之间在晶格常数方面的不匹配而增加，并且由于Si衬底和氮化物薄膜之间在热膨胀系数方面的不匹配而可能产生且裂纹。因此，已经研究了用于降低位错密度和防止裂纹的许多方法。为了使用Si衬底，需要一种防止由于热膨胀差异产生的张应力导致的裂纹的方法。
发明内容
根据本发明的一方面，一种半导体器件包括：硅衬底；缓冲结构，设置在硅衬底上；以及至少一个镓氮化物基半导体层，形成在缓冲结构上，其中缓冲结构包括：多个氮化物半导体层；以及多个应力控制层，与多个氮化物半导体层交替地设置并包括IV-IV族半导体材料。
在缓冲结构中，氮化物半导体层和应力控制层可以交替地层叠以形成超晶格。
在缓冲结构中，一个应力控制层和一个氮化物半导体层可以交替且重复地层叠。
应力控制层可以包括α-SiC，氮化物半导体层可以包括AlGaN、InGaN和GaN中的其中之一。
在缓冲结构中，一个应力控制层和具有不同组分的至少两个氮化物半导体层可以交替且重复地层叠。
应力控制层可以包括α-SiC，至少两个氮化物半导体层可以包括第一氮化物半导体层和第二氮化物半导体层，第一氮化物半导体层可以包括AlGaN，第二氮化物半导体层可以包括InGaN。
氮化物半导体层可以包括AlxInyGa1-x-yN，其中0≤x≤1以及0≤y≤1。
应力控制层可以包括α-SiC。
多个氮化物半导体层可以包括其组分逐渐或连续变化的多个AlxInyGa1-x-yN层，其中0≤x≤1以及0≤y≤1。
多个氮化物半导体层可以包括AlGaN、InGaN和GaN中的至少一种。
应力控制层可以具有数埃
Figure BDA00003447841600021
至数百纳米（nm）的厚度。
半导体器件还可以包括在硅衬底上的氮化物成核层，其中缓冲结构设置在氮化物成核层上。
氮化物成核层可以包括AlN。
应力控制层可以包括α-SiC。
应力控制层可以定位成缓冲结构的最高层和最低层的至少之一。
根据本发明一实施方式的半导体器件包括设置在硅衬底上的缓冲结构，该缓冲结构包括多个氮化物半导体层和包括IV-IV族半导体材料的多个应力控制层，其中氮化物半导体层和应力控制层交替地且重复地沉积，由此在形成镓氮化物基半导体材料时施加压应力。缓冲结构可以减少由于晶格不一致引起的缺陷产生，并可以抑制由于热膨胀系数差异而产生的裂纹，因而可以在缓冲结构上形成具有高品质的镓氮化物基半导体层。
附图说明
通过结合附图对实施方式的以下描述，这些和/或其它方面将变得明显且更易于理解，在附图中：
图1示意性地示出根据本发明一实施方式的半导体器件；
图2示意性地示出图1的缓冲结构的一示例；以及
图3、图4、图5、图6示出可适用于图1的半导体器件的缓冲结构的各实施方式。
具体实施方式
在下文中，将参考附图描述关于本发明的示例性实施方式的半导体器件。在图中，附图中的相同附图标记表示相同的元件，为了清楚，夸大了层和区域的厚度。本发明的实施方式仅是示例，本发明以多种不同的形式具体化。在下文中，还将理解，当层被称为在另一层或衬底“上”时，它可以直接在所述另一层或衬底上，或者也可以存在中间层。在一列元件之前的表述诸如“至少之一”修饰整列元件而不修饰该列中的个别元件。
形成在硅衬底上的镓氮化物（GaN）薄膜减少由硅衬底和薄膜之间的晶格常数差异而引起的缺陷和晶圆弯曲，且形成缓冲层以用于抑制由热膨胀系数差异而引起的裂纹。
通常，缓冲层可以通过金属有机化学气相沉积（MOCVD）工艺由其中不包括Ga的AlN成核层、以及诸如AlxGa1-xN（其中0<x≤1）的氮化物应力补偿层形成。通过利用AlxGa1-xN层的成分、厚度、生长条件（例如，温度）和结构（例如，超晶格）及其组合在其生长期间施加压应力，氮化物应力补偿层补偿在冷却期间发生的热张应力。此外，氮化物应力补偿层减少由于硅衬底和ALN成核层之间的界面和晶格不一致产生的许多缺陷。
当在所生长的缓冲层上形成GaN层时，必须增加GaN层的厚度以控制位错并增加结晶度。在该情形下，如果通过插入中间层来施加额外的压应力，则可减少由于GaN层的厚度增加而引起的位错，并且可以防止由于在冷却期间的张应力而引起的裂纹。一般而言，诸如AlN层或AlxGa1-xN层的层用作生长GaN层时的中间层，所述层的晶格常数小于GaN层的晶格常数。
然而，在用于沉积GaN的MOCVD条件下，用于在硅衬底上生长GaN层的缓冲层以及用作中间层的AlN层或AlxGa1-xN层具有多种问题，诸如低结晶度和表面粗糙度，因而需要新材料和新的缓冲结构。
根据本发明一实施方式的半导体器件，提供通过MOCVD原位形成具有纤锌矿结构诸如4H或6H的α-SiC而获得的新的缓冲结构。IV-IV族的SiC材料可以在III-V族氮化物半导体的外延生长中间外延生长。
根据本发明一实施方式的包括α-SiC的缓冲结构可以应用到用于在硅上沉积GaN的所有现有的缓冲结构。
图1示意性地示出根据本发明一实施方式的半导体器件10。图2示意性地示出图1的缓冲结构30的一示例。
参考图1，半导体器件10包括硅衬底1、设置在硅衬底1上的缓冲结构30以及形成在缓冲结构30上的至少一个镓氮化物基半导体层50。缓冲结构30可以包括多个氮化物半导体层35以及与所述多个氮化物半导体层35交替设置并包括IV-IV族半导体材料的多个应力控制层31。半导体器件10还可以包括在硅衬底1和缓冲结构30之间的氮化物成核层20。
硅衬底1可以是包括具有（111）晶面的硅Si的衬底并且可具有大直径。例如，硅衬底1可具有8英寸以上的直径。硅衬底1可以用例如P型或N型杂质掺杂。P型杂质可以包括从B、Al、Mg、Ca、Zn、Cd、Hg和Ga组成的组选出的至少一种，N型杂质可以包括从As、P等组成的组选出的至少一种。当硅衬底1用P型杂质高掺杂时，可以减少硅衬底1翘曲的现象。硅衬底1可以通过使用硫酸和过氧化氢的混合物、氢氟酸、去离子水等被清洗。通过清洗硅衬底1，可以去除诸如金属、有机物等的杂质以及自然氧化膜，因此硅衬底1的表面终结以氢并因而可以进入适于外延生长的状态。硅衬底1可以在制造半导体器件10期间或之后被去除。
氮化物成核层20设置在硅衬底1上，防止硅衬底1和缓冲结构30的包括镓的氮化物半导体层在高温下相互反应而发生的回熔(melt-back)现象。此外，氮化物成核层20可以执行使缓冲结构30或形成在其上的镓氮化物基半导体层50良好润湿的功能。氮化物成核层20可以包括例如AlN。回熔现象是这样的现象：当在硅衬底1上生长包括Ga的材料诸如AlxGa1-xN等时，在硅和包括Ga的材料诸如AlxGa1-xN等直接相互接触的情形下，硅扩散到包括Ga的材料中，因而硅衬底1的表面被蚀刻的现象。
缓冲结构30用于在生长半导体层50期间施加压应力以减少由于晶格不一致而引起的缺陷产生，用于抑制由于热膨胀系数差异而引起的裂纹，此外，用于生长具有高品质的半导体层50。如图2示意性地示出的，作为一示例，缓冲结构30包括且交替设置的氮化物半导体层35和应力控制层31，其中每个应力控制层31包括IV-IV族半导体材料。也就是说，至少一个氮化物半导体层和一个应力控制层形成可以重复沉积的一对。可以确定构成缓冲结构30的每个层的厚度和平均晶格常数，使得各层的内部应力的总和等于压应力。
在缓冲结构30中，氮化物半导体层35和应力控制层31可以交替沉积以形成超晶格。在由不同的材料形成的至少两个层形成一对并且所述一对重复地沉积至少两次时，形成超晶格。在该情形下，每个氮化物半导体层35可以由单层形成，或可以由因不同的成分而具有不同晶格常数的至少两个氮化物半导体层形成。虽然在图2中，为了方便起见，每个氮化物半导体层35被示为单层，但是本发明不限于此。也就是说，每个氮化物半导体层35可以由具有不同晶格常数的至少两个氮化物半导体层形成。
作为另一示例，氮化物半导体层35和应力控制层31交替沉积，氮化物半导体层35的成分可以改变以形成渐变(graded)缓冲结构。例如，氮化物半导体层35可以形成为使得平均晶格常数从最低的半导体层朝向最高的半导体层增加。此外，在此情况下，每个氮化物半导体层35可以由单层形成，或可以由因不同的成分而具有不同晶格常数的至少两个氮化物半导体层形成。
在以上缓冲结构30中，氮化物半导体层35可以包括AlxInyGa1-x-yN（其中0≤x≤1以及0≤y≤1）。例如，氮化物半导体层35可以包括AlGaN、GaN和InGaN中的至少一种。
例如，每个应力控制层31可具有数埃
Figure BDA00003447841600051
至数百纳米（nm）的厚度，并且可以通过使用α-SiC经外延生长形成。
为了通过外延生长在MOCVD反应器中形成α-SiC应力控制层31，包括硅（Si）和碳（C）的反应材料注入MOCVD反应器中。作为MO源的含Si材料诸如SiH4、Si2H6或DTBSi（二叔丁基硅烷，C8H2OSi）以及含C材料诸如CH3、CH6、C4H10、C2H2、TMS（CH3）4Si、CH4、CBr4等可以用作反应源。α-SiC应力控制层31的厚度可以被调整至具有数埃
Figure BDA00003447841600052
至数百纳米，使得缓冲结构30具有期望的压应力。
上述的α-SiC应力控制层31可以在MOCVD反应器中原位形成，在该MOCVD反应器中形成氮化物半导体层35或形成镓氮化物基半导体层50。
在该情形下，在氮化物成核层20上或基于镓氮化物的氮化物半导体层35诸如AlGaN等上沉积的SiC生长为六角多型体(hexagonal polytype)的4H或6H多型体α-SiC，与沉积在硅上的3C多型体β-SiC（其中晶格参数是4.359
Figure BDA00003447841600053
不同，因而外延生长具有六角结构的SiC成为可能。
图2显示出缓冲结构30包括交替层叠的三个α-SiC应力控制层31和两个氮化物半导体层35且缓冲结构30的第一层是α-SiC应力控制层31的情形。然而，该情形被示为一示例，应力控制层31的数目、氮化物半导体层35的数目、应力控制层31和氮化物半导体层35层叠的顺序以及每层的厚度和晶格常数可以在可以获得期望的压应力的范围内进行各种改变。
图3至图6示出可适用于图1的半导体器件10的缓冲结构30的各实施方式。图3至图5示出其中缓冲结构130、230和330每个形成超晶格结构的情形，图6示出其中缓冲结构430形成渐变缓冲结构的情形。
图3示出根据本发明一实施方式的缓冲结构130。
参考图3，缓冲结构130可以包括应力控制层131、第一氮化物半导体层135以及成分不同于第一氮化物半导体层135的第二氮化物半导体层137。应力控制层131之一、第一氮化物半导体层135之一以及第二氮化物半导体层137之一形成重复层叠的组。
应力控制层131可以由α-SiC形成。第一氮化物半导体层135可以例如由AlGaN形成。第二氮化物半导体层137可以例如由InGaN形成。AlGaN第一氮化物半导体层135以及InGaN第二氮化物半导体层137可以位于两个α-SiC应力控制层131之间。AlGaN第一氮化物半导体层135和InGaN第二氮化物半导体层137的层叠顺序可以彼此交换。
在该情形下，α-SiC应力控制层131、AlGaN第一氮化物半导体层以及InGaN第二氮化物半导体层137的组可以重复地沉积以形成超晶格。
图3示出其中两个氮化物半导体层（即，第一氮化物半导体层135和第二氮化物半导体层137）位于两个应力控制层131之间的情形。然而，该情形被示为一示例，具有不同组分的两种氮化物半导体层可以在两个应力控制层131之间重复地沉积多次、或具有不同组分的三种或更多种氮化物半导体层可以位于两个应力控制层131之间。
图4示出根据本发明另一实施方式的缓冲结构230。
参考图4，缓冲结构230包括应力控制层231和氮化物半导体层235，应力控制层231和氮化物半导体层235形成可以重复沉积的一对。
应力控制层231可以由α-SiC形成。氮化物半导体层235可以例如由GaN形成。以此方式，应力控制层231可以由α-SiC形成，应力控制层231和GaN单一氮化物半导体层235可以交替地设置。在该情形下，α-SiC应力控制层231以及GaN单一氮化物半导体层235可以重复地层叠以形成超晶格。
图5示出根据本发明另一实施方式的缓冲结构330。
参考图5，缓冲结构330包括应力控制层331以及氮化物半导体层335，应力控制层331以及氮化物半导体层335形成可以重复层叠的一对。
应力控制层331可以由α-SiC形成。氮化物半导体层335可以例如由InGaN形成。以此方式，应力控制层331可以由α-SiC形成，应力控制层331和InGaN单一氮化物半导体层335可以交替地设置。在该情形下，应力控制层331和InGaN单一氮化物半导体层335可以重复地层叠以形成超晶格。
图3至图5示出其中缓冲结构130、230和330的每个的第一层和最后一层是由α-SiC形成的应力控制层131、231和331的情形。然而，该情形被示为示例，应力控制层的层叠数、氮化物半导体层的层叠数、应力控制层和氮化物半导体层的层叠顺序以及每层的厚度和晶格常数可以在可以获得期望的压应力的范围内进行各种改变。
图6示出根据本发明另一实施方式的缓冲结构430。
参考图6，缓冲结构430包括多个应力控制层431以及多个氮化物半导体层435，单一的应力控制层431以及单一的氮化物半导体层435形成可以重复层叠的一对。
应力控制层431可以由α-SiC形成。多个氮化物半导体层435的组分可以从最底层朝向最高层逐渐或连续地变化。
多个氮化物半导体层435可以包括第一至第三氮化物半导体层435a、435b和435c，应力控制层431可以分别位于第一和第二氮化物半导体层435a和435b之间以及第二和第三氮化物半导体层435b和435c之间。第一氮化物半导体层435a可以包括Alx1Iny1Ga1-x1-y1N（其中0≤x1≤1以及0≤y1≤1）。第二氮化物半导体层435b可以包括Alx2Iny2Ga1-x2-y2N（其中0≤x2≤1以及0≤y2≤1）。第三氮化物半导体层435c可以包括Alx3Iny3Ga1-x3-y3N（其中0≤x3≤1以及0≤y3≤1）。在该情形下，在x1、x2和x3不是0时可以满足x1≠x2≠x3的情形，在y1、y2和y3不是0时可以满足y1≠y2≠y3的情形，且第一至第三氮化物半导体层435a、435b和435c的组分可以逐渐或连续地改变。
例如，当形成第一至第三氮化物半导体层435a、435b和435c以包括AlGaN、GaN和InGaN中的任何之一时，第一至第三氮化物半导体层435a、435b和435c可以形成为使得其组分在包括相同的材料时逐渐或连续地变化。
图6示出其中多个氮化物半导体层435包括第一至第三氮化物半导体层435a、435b和435c的情形。然而，氮化物半导体层的数目可以增加或减小。此外，虽然图6示出了其中氮化物半导体层435首先形成在氮化物成核层20上的示例，但是应力控制层431可以首先形成在氮化物成核层20上。此外，虽然图6示出其中缓冲结构430的最后一层是氮化物半导体层435的一示例，但是缓冲结构430的最后一层可以是应力控制层431。
返回参考图1，镓氮化物基半导体层50可以形成在缓冲结构30、130、230、330或430上。基于镓氮化物形成的镓氮化物基半导体层50表示包括镓氮化物（GaN）、铝镓氮化物（AlGaN）、铟镓氮化物（InGaN）、铝铟镓氮化物（AlInGaN）或镓氮化物合金的半导体层。
在根据本发明实施方式的半导体器件10中，镓氮化物基半导体层50可以通过在硅衬底1上形成镓氮化物基半导体层50时减少张应力而形成为具有期望的厚度。此外，大直径的晶片可以使用硅衬底1制造。
根据本发明上述实施方式的半导体器件10可以应用于各种器件诸如发光二极管、肖特基二极管、激光二极管、场效应晶体管、功率器件等。
应该理解，这里描述的示例性实施方式仅应该以说明性含义被理解，而不是用于限制目的。在每个实施方式内的特征或方面的描述应被一般地理解为可用于其它实施方式中的其它类似特征或方面。
本申请要求享有2012年7月2日在韩国知识产权局提交的韩国专利申请No.10-2012-0071971的权益，其公开通过全文引用结合于此。

Claims (20)

1.一种半导体器件，包括：
硅衬底；
缓冲结构，设置在所述硅衬底上；以及
至少一个镓氮化物基半导体层，形成在所述缓冲结构上，
其中所述缓冲结构包括：
多个氮化物半导体层；以及
多个应力控制层，与所述多个氮化物半导体层交替地设置并包括IV-IV族半导体材料。
2.根据权利要求1所述的半导体器件，其中在所述缓冲结构中，所述氮化物半导体层和所述应力控制层交替地层叠以形成超晶格。
3.根据权利要求2所述的半导体器件，其中在所述缓冲结构中，一个应力控制层和一个氮化物半导体层交替且重复地层叠。
4.根据权利要求3所述的半导体器件，其中所述应力控制层包括α-SiC，所述氮化物半导体层包括AlGaN、InGaN和GaN中的其中之一。
5.根据权利要求2所述的半导体器件，其中在所述缓冲结构中，一个应力控制层和具有不同组分的至少两个氮化物半导体层交替且重复地层叠。
6.根据权利要求5所述的半导体器件，其中所述应力控制层包括α-SiC，所述至少两个氮化物半导体层包括第一氮化物半导体层和第二氮化物半导体层，所述第一氮化物半导体层包括AlGaN，所述第二氮化物半导体层包括InGaN。
7.根据权利要求2所述的半导体器件，其中所述氮化物半导体层包括AlxInyGa1-x-yN，其中0≤x≤1以及0≤y≤1。
8.根据权利要求2所述的半导体器件，其中所述应力控制层包括α-SiC。
9.根据权利要求2所述的半导体器件，还包括在所述硅衬底上的氮化物成核层，
其中所述缓冲结构设置在所述氮化物成核层上。
10.根据权利要求9所述的半导体器件，其中所述氮化物成核层包括AlN。
11.根据权利要求1所述的半导体器件，其中所述多个氮化物半导体层包括其组分逐渐或连续变化的多个AlxInyGa1-x-yN层，其中0≤x≤1以及0≤y≤1。
12.根据权利要求11所述的半导体器件，其中所述多个氮化物半导体层包括AlGaN、InGaN和GaN中的至少一种。
13.根据权利要求11所述的半导体器件，其中所述应力控制层具有数埃至数百纳米（nm）的厚度。
14.根据权利要求11所述的半导体器件，其中所述应力控制层包括α-SiC。
15.根据权利要求11所述的半导体器件，还包括在所述硅衬底上的氮化物成核层，
其中所述缓冲结构设置在所述氮化物成核层上。
16.根据权利要求15所述的半导体器件，其中所述氮化物成核层包括AlN。
17.根据权利要求1所述的半导体器件，其中所述应力控制层包括α-SiC。
18.根据权利要求17所述的半导体器件，其中所述应力控制层定位成所述缓冲结构的最高层和最低层的至少之一。
19.根据权利要求1所述的半导体器件，还包括在所述硅衬底上的氮化物成核层，
其中所述缓冲结构设置在所述氮化物成核层上。
20.根据权利要求19的半导体器件，其中所述氮化物成核层包括AlN。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104393130A (zh) * 2014-12-15 2015-03-04 聚灿光电科技(苏州)有限公司 一种GaN基LED外延结构及其制备方法
WO2017041661A1 (zh) * 2015-09-08 2017-03-16 厦门市三安光电科技有限公司 一种半导体元件及其制备方法
CN106783955A (zh) * 2016-12-26 2017-05-31 英诺赛科（珠海）科技有限公司 含有氮镓铝和氮镓铟的插入层的半导体器件及其制造方法
CN106783968A (zh) * 2016-12-26 2017-05-31 英诺赛科（珠海）科技有限公司 含有氮镓铝和氮镓铟的缓存层的半导体器件及其制造方法
CN109427932A (zh) * 2017-08-23 2019-03-05 比亚迪股份有限公司 发光二极管外延片及其制造方法
CN111129111A (zh) * 2019-12-10 2020-05-08 深圳市汇芯通信技术有限公司 半导体器件及其制作方法和集成电路
CN114759082A (zh) * 2022-06-13 2022-07-15 江西兆驰半导体有限公司 一种氮化镓基高电子迁移率晶体管及其制备方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10153394B2 (en) * 2012-11-19 2018-12-11 Genesis Photonics Inc. Semiconductor structure
TWI535055B (zh) * 2012-11-19 2016-05-21 新世紀光電股份有限公司 氮化物半導體結構及半導體發光元件
TWI524551B (zh) 2012-11-19 2016-03-01 新世紀光電股份有限公司 氮化物半導體結構及半導體發光元件
TW201511328A (zh) * 2013-09-13 2015-03-16 Lextar Electronics Corp 發光二極體
TWI550921B (zh) * 2014-07-17 2016-09-21 嘉晶電子股份有限公司 氮化物半導體結構
TWI717386B (zh) 2016-09-19 2021-02-01 新世紀光電股份有限公司 含氮半導體元件
TWI762660B (zh) * 2017-06-19 2022-05-01 新世紀光電股份有限公司 半導體結構
TWI774596B (zh) * 2021-10-29 2022-08-11 環球晶圓股份有限公司 半導體磊晶結構

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8742459B2 (en) * 2009-05-14 2014-06-03 Transphorm Inc. High voltage III-nitride semiconductor devices
KR101765656B1 (ko) 2010-12-23 2017-08-08 삼성디스플레이 주식회사 구동 집적회로 및 이를 포함하는 표시장치

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104393130A (zh) * 2014-12-15 2015-03-04 聚灿光电科技(苏州)有限公司 一种GaN基LED外延结构及其制备方法
CN104393130B (zh) * 2014-12-15 2017-04-12 聚灿光电科技股份有限公司 一种GaN基LED外延结构及其制备方法
WO2017041661A1 (zh) * 2015-09-08 2017-03-16 厦门市三安光电科技有限公司 一种半导体元件及其制备方法
CN106783955A (zh) * 2016-12-26 2017-05-31 英诺赛科（珠海）科技有限公司 含有氮镓铝和氮镓铟的插入层的半导体器件及其制造方法
CN106783968A (zh) * 2016-12-26 2017-05-31 英诺赛科（珠海）科技有限公司 含有氮镓铝和氮镓铟的缓存层的半导体器件及其制造方法
CN106783968B (zh) * 2016-12-26 2024-07-26 英诺赛科（珠海）科技有限公司 含有氮镓铝和氮镓铟的缓存层的半导体器件及其制造方法
CN106783955B (zh) * 2016-12-26 2024-09-10 英诺赛科（珠海）科技有限公司 含有氮镓铝和氮镓铟的插入层的半导体器件及其制造方法
CN109427932A (zh) * 2017-08-23 2019-03-05 比亚迪股份有限公司 发光二极管外延片及其制造方法
CN109427932B (zh) * 2017-08-23 2021-07-16 比亚迪半导体股份有限公司 发光二极管外延片及其制造方法
CN111129111A (zh) * 2019-12-10 2020-05-08 深圳市汇芯通信技术有限公司 半导体器件及其制作方法和集成电路
CN114759082A (zh) * 2022-06-13 2022-07-15 江西兆驰半导体有限公司 一种氮化镓基高电子迁移率晶体管及其制备方法
CN114759082B (zh) * 2022-06-13 2022-09-13 江西兆驰半导体有限公司 一种氮化镓基高电子迁移率晶体管及其制备方法

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