CN103201842A - 半导体器件的制造方法及半导体器件 - Google Patents
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Abstract
本发明的课题为提供一种减低栅极配线与基板间的寄生电容且为栅极后形成工艺的SGT的制造方法及为其结果的SGT构造，本发明是通过以下步骤来解决上述课题：于硅基板上形成鳍状硅层，于前述鳍状硅层的周围形成第1绝缘膜，于前述鳍状硅层的上部形成柱状硅层的步骤；前述步骤后，于前述柱状硅层上部、前述鳍状硅层上部、及前述柱状硅层下部植入杂质而形成扩散层的步骤；前述步骤后，作成栅极绝缘膜、多晶硅栅极电极、及多晶硅栅极配线的步骤；前述步骤后，于前述鳍状硅层上部的前述扩散层上部形成硅化物的步骤；前述步骤后，堆积层间绝缘膜，露出前述多晶硅栅极电极及前述多晶硅栅极配线，蚀刻前述多晶硅栅极电极及前述多晶硅栅极配线后，堆积金属，形成金属栅极电极与金属栅极配线的步骤；以及前述步骤后，形成接触部的步骤。
Description
技术领域
本发明涉及一种半导体器件的制造方法及半导体器件。
背景技术
半导体集成电路中，尤其是使用MOS晶体管的集成电路是不断朝高集成化迈进。伴随着上述高集成化，使用于其中的MOS晶体管亦不断细微化至纳米区域。随着MOS晶体管不断的细微化，亦出现了难以抑制漏电流(leakcurrent)、为了确保必要电流量的需求而无法缩小电路的占有面积等问题。为了解决该等问题，已提案有将源极(source)、栅极(gate)、漏极(drain)配置于相对于基板的垂直方向，且栅极包围柱状半导体层的构造的SGT(surroundinggate transistor，环绕栅极晶体管)(例如：专利文献1、专利文献2、专利文献3)。
通过于栅极电极不使用多晶硅(polysilicon)而使用金属(metal)，而可抑制空乏化且使栅极电极低电阻化。然而，于形成金属栅极之后的步骤则必须为经常考虑到因金属栅极所致的金属污染的制造步骤。
另外，于以往的MOS晶体管中，为了兼顾金属栅极工艺与高温工艺，故于实际的制品中采用于高温工艺后作成金属栅极的金属栅极后(gate-last)形成工序(非专利文献1)。以多晶硅作成栅极，之后，在堆积层间绝缘膜后，通过化学机械研磨使多晶硅栅极露出，将多晶硅栅极蚀刻后，堆积金属。因此，为了于SGT中亦兼顾金属栅极工艺与高温工艺，故必须使用于高温工艺后作成金属栅极的金属栅极后形成工序。于SGT中，由于柱状硅层的上部位于较栅极高的位置，故为了使用金属栅极工艺必须研拟对策。
另外，为了减低栅极配线与基板间的寄生电容，于以往的MOS晶体管中是使用第1绝缘膜。例如于FINFET(Fin Field-effect transistor，鳍式场效晶体管，可参照非专利文献2)中，是于1个鳍状半导体层的周围形成第1绝缘膜，回蚀(etch back)第1绝缘膜，露出鳍状半导体层，减低栅极配线与基板间的寄生电容。因此，于SGT中为了减低栅极配线与基板间的寄生电容而必须使用第1绝缘膜。于SGT中除了鳍状半导体之外，尚有柱状半导体层，故为了形成柱状半导体层必须研拟对策。
（先前技术文献）
（专利文献）
(专利文献1)：日本特开平2-71556号公报
(专利文献2)：日本特开平2-188966号公报
(专利文献3)：日本特开平3-145761号公报
（非专利文献）
(非专利文献1)：IEDM（国际电子组件会议）2007K.Mistry et.al,247-250页。
(非专利文献2)：IEDM（国际电子组件会议）2010CC.Wu,et.al,27.1.1-27.1.4.章節。
发明内容
（发明所欲解决的问题）
在此，本发明的目的为提供一种减低栅极配线与基板间的寄生电容且为栅极后形成工艺的SGT的制造方法及其结果的SGT的构造。
（解决问题的手段）
为了达成所述目的，本发明的半导体器件的制造方法，具有：
于硅基板上形成鳍状硅层，于前述鳍状硅层的周围形成第1绝缘膜，
于前述鳍状硅层的上部形成柱状硅层的第1步骤；
前述柱状硅层的直径是与前述鳍状硅层的宽度相同，
前述第1步骤后，
于前述柱状硅层上部、前述鳍状硅层上部、及前述柱状硅层下部植入杂质而形成扩散层的第2步骤；
前述第2步骤后，
作成栅极绝缘膜、多晶硅栅极电极、及多晶硅栅极配线的第3步骤；
前述栅极绝缘膜是覆盖前述柱状硅层的周围和上部，前述多晶硅栅极电极是覆盖栅极绝缘膜，前述多晶硅栅极电极及前述多晶硅栅极配线形成后的多晶硅的上表面是位于较前述柱状硅层上部的前述扩散层上的前述栅极绝缘膜更高的位置；
前述第3步骤后，
于前述鳍状硅层上部的前述扩散层上部形成硅化物的第4步骤；
前述第4步骤后，
堆积层间绝缘膜，露出前述多晶硅栅极电极及前述多晶硅栅极配线，蚀刻前述多晶硅栅极电极及前述多晶硅栅极配线后，堆积金属，以形成金属栅极电极与金属栅极配线的第5步骤，
前述金属栅极配线是延伸于与连接于前述金属栅极电极的前述鳍状硅层正交的方向；
前述第5步骤后，
形成接触部的第6步骤，
前述柱状硅层上部的前述扩散层与前述接触部为直接连接。
另外，于硅基板上形成用以形成鳍状硅层的第1阻剂，
蚀刻硅基板，形成前述鳍状硅层，以去除前述第1阻剂；
于前述鳍状硅层的周围堆积第1绝缘膜，回蚀前述第1绝缘膜，露出前述鳍状硅层的上部，以与前述鳍状硅层正交的方式形成第2阻剂，蚀刻前述鳍状硅层，去除前述第2阻剂，借此，以使前述鳍状硅层与前述第2阻剂正交的部分成为前述柱状硅层的方式形成前述柱状硅层。
另外，是在具有：形成于硅基板上的鳍状硅层、形成于前述鳍状硅层周围的第1绝缘膜、以及形成于前述鳍状硅层上部的柱状硅层的构造中，
堆积第2氧化膜，于前述第2氧化膜上形成第1氮化膜，蚀刻前述第1氮化膜且使其残留成侧壁状，植入杂质，于前述柱状硅层上部与前述鳍状硅层上部形成扩散层，去除前述第1氮化膜与前述第2氧化膜，进行热处理。
另外，是在具有：形成于硅基板上的鳍状硅层、形成于前述鳍状硅层周围的第1绝缘膜、及形成于前述鳍状硅层上部的柱状硅层；形成于前述鳍状硅层的上部和前述柱状硅层的下部的扩散层；以及形成于前述柱状硅层的上部的扩散层的构造中，
形成栅极绝缘膜，堆积多晶硅，以使平坦化后的前述多晶硅的上表面成为较前述柱状硅层上部的扩散层上的前述栅极绝缘膜更高的位置的方式将前述多晶硅进行平坦化，堆积第2氮化膜，以形成用以形成多晶硅栅极电极及多晶硅栅极配线的第3阻剂，蚀刻前述第2氮化膜，蚀刻前述多晶硅，以形成前述多晶硅栅极电极及前述多晶硅栅极配线，蚀刻前述栅极绝缘膜，以去除第3阻剂。
另外，堆积第3氮化膜，蚀刻前述第3氮化膜且使其残留成侧壁状，堆积金属，以于鳍状硅层上部的扩散层的上部形成硅化物。
另外，堆积第4氮化膜，堆积层间绝缘膜并使其平坦化，使多晶硅栅极电极及多晶硅栅极配线露出，去除前述多晶硅栅极电极及前述多晶硅栅极配线，于原存有前述多晶硅栅极电极及前述多晶硅栅极配线的部分埋入金属，蚀刻前述金属，使柱状硅层上部的扩散层上的栅极绝缘膜露出，以形成金属栅极电极、金属栅极配线。
另外，本发明的半导体器件是具有：
形成于硅基板上的鳍状硅层；
形成于前述鳍状硅层的周围的第1绝缘膜；
形成于前述鳍状硅层上的柱状硅层；
其中，前述柱状硅层的直径是与前述鳍状硅层的宽度相同；
形成于前述鳍状硅层上部、及前述柱状硅层下部的扩散层；
形成于前述柱状硅层上部的扩散层；
形成于前述鳍状硅层上部的扩散层的上部的硅化物；
形成于前述柱状硅层的周围的栅极绝缘膜；
形成于前述栅极绝缘膜的周围的金属栅极电极；
延伸于与连接于前述金属栅极电极的前述鳍状硅层正交的方向的金属栅极配线；以及
在形成于前述柱状硅层上部的扩散层上所形成的接触部；
形成于前述柱状硅层上部的扩散层与前述接触部是直接连接。
（发明效果）
依据本发明，即可提供一种减低栅极配线与基板间的寄生电容，且为栅极后形成工艺的SGT制造方法及其结果的SGT构造。
由于鳍状硅层、第1绝缘膜、柱状硅层形成是以现有FINFET的制造方法为基础，故可容易地形成。
此外，以往虽于柱状硅层上部形成硅化物，但由于多晶硅的堆积温度较用以形成硅化物的温度高，故硅化物必须在形成多晶硅栅极之后形成，
因此，若欲于硅柱上部形成硅化物，则需于形成多晶硅栅极后，于多晶硅栅极电极的上部开孔，于孔的侧壁形成绝缘膜的侧壁后，形成硅化物，再于所开设的孔埋入绝缘膜，而会有所谓导致工艺数增加的缺点，故在形成多晶硅栅极电极与多晶硅栅极配线前形成扩散层，以多晶硅栅极电极覆盖柱状硅层，而仅于鳍状硅层上部形成硅化物，借此，由于可采用以多晶硅作成栅极，之后堆积层间绝缘膜后，通过化学机械研磨而使多晶硅栅极电极露出，蚀刻多晶硅栅极后，堆积金属的现有金属栅极后形成的制造方法，故可容易地形成金属栅极SGT。
附图说明
图1(a)是本发明的半导体器件的平面图。图1(b)为图1(a)的X-X'线的剖面图。图1(c)为图1(a)的Y-Y'线的剖面图。
图2(a)是本发明的半导体器件的制造方法的平面图。图2(b)为图2(a)的X-X'线的剖面图。图2(c)为图2(a)的Y-Y'线的剖面图。
图3(a)是本发明的半导体器件的制造方法的平面图。图3(b)为图3(a)的X-X'线的剖面图。图3(c)为图3(a)的Y-Y'线的剖面图。
图4(a)是本发明的半导体器件的制造方法的平面图。图4(b)为图4(a)的X-X'线的剖面图。图4(c)为图4(a)的Y-Y'线的剖面图。
图5(a)是本发明的半导体器件的制造方法的平面图。图5(b)为图5(a)的X-X'线的剖面图。图5(c)为图5(a)的Y-Y'线的剖面图。
图6(a)是本发明的半导体器件的制造方法的平面图。图6(b)为图6(a)的X-X'线的剖面图。图6(c)为图6(a)的Y-Y'线的剖面图。
图7(a)是本发明的半导体器件的制造方法的平面图。图7(b)为图7(a)的X-X'线的剖面图。图7(c)为图7(a)的Y-Y'线的剖面图。
图8(a)是本发明的半导体器件的制造方法的平面图。图8(b)为图8(a)的X-X'线的剖面图。图8(c)为图8(a)的Y-Y'线的剖面图。
图9(a)是本发明的半导体器件的制造方法的平面图。图9(b)为图9(a)的X-X'线的剖面图。图9(c)为图9(a)的Y-Y'线的剖面图。
图10(a)是本发明的半导体器件的制造方法的平面图。图10(b)为图10(a)的X-X'线的剖面图。图10(c)为图10(a)的Y-Y'线的剖面图。
图11(a)是本发明的半导体器件的制造方法的平面图。图11(b)为图11(a)的X-X'线的剖面图。图11(c)为图11(a)的Y-Y'线的剖面图。
图12(a)是本发明的半导体器件的制造方法的平面图。图12(b)为图12(a)的X-X'线的剖面图。图12(c)为图12(a)的Y-Y'线的剖面图。
图13(a)是本发明的半导体器件的制造方法的平面图。图13(b)为图13(a)的X-X'线的剖面图。图13(c)为图13(a)的Y-Y'线的剖面图。
图14(a)是本发明的半导体器件的制造方法的平面图。图14(b)为图14(a)的X-X'线的剖面图。图14(c)为图14(a)的Y-Y'线的剖面图。
图15(a)是本发明的半导体器件的制造方法的平面图。图15(b)为图15(a)的X-X'线的剖面图。图15(c)为图15(a)的Y-Y'线的剖面图。
图16(a)是本发明的半导体器件的制造方法的平面图。图16(b)为图16(a)的X-X'线的剖面图。图16(c)为图16(a)的Y-Y'线的剖面图。
图17(a)是本发明的半导体器件的制造方法的平面图。图17(b)为图17(a)的X-X'线的剖面图。图17(c)为图17(a)的Y-Y'线的剖面图。
图18(a)是本发明的半导体器件的制造方法的平面图。图18(b)为图18(a)的X-X'线的剖面图。图18(c)为图18(a)的Y-Y'线的剖面图。
图19(a)是本发明的半导体器件的制造方法的平面图。图19(b)为图19(a)的X-X'线的剖面图。图19(c)为图19(a)的Y-Y'线的剖面图。
图20(a)是本发明的半导体器件的制造方法的平面图。图20(b)为图20(a)的X-X'线的剖面图。图20(c)为图20(a)的Y-Y'线的剖面图。
图21(a)是本发明的半导体器件的制造方法的平面图。图21(b)为图21(a)的X-X'线的剖面图。图21(c)为图21(a)的Y-Y'线的剖面图。
图22(a)是本发明的半导体器件的制造方法的平面图。图22(b)为图22(a)的X-X'线的剖面图。图22(c)为图22(a)的Y-Y'线的剖面图。
图23(a)是本发明的半导体器件的制造方法的平面图。图23(b)为图23(a)的X-X'线的剖面图。图23(c)为图23(a)的Y-Y'线的剖面图。
图24(a)是本发明的半导体器件的制造方法的平面图。图24(b)为图24(a)的X-X'线的剖面图。图24(c)为图24(a)的Y-Y'线的剖面图。
图25(a)是本发明的半导体器件的制造方法的平面图。图25(b)为图25(a)的X-X'线的剖面图。图25(c)为图25(a)的Y-Y'线的剖面图。
图26(a)是本发明的半导体器件的制造方法的平面图。图26(b)为图26(a)的X-X'线的剖面图。图26(c)为图26(a)的Y-Y'线的剖面图。
图27(a)是本发明的半导体器件的制造方法的平面图。图27(b)为图27(a)的X-X'线的剖面图。图27(c)为图27(a)的Y-Y'线的剖面图。
图28(a)是本发明的半导体器件的制造方法的平面图。图28(b)为图28(a)的X-X'线的剖面图。图28(c)为图28(a)的Y-Y'线的剖面图。
图29(a)是本发明的半导体器件的制造方法的平面图。图29(b)为图29(a)的X-X'线的剖面图。图29(c)为图29(a)的Y-Y'线的剖面图。
图30(a)是本发明的半导体器件的制造方法的平面图。图30(b)为图30(a)的X-X'线的剖面图。图30(c)为图30(a)的Y-Y'线的剖面图。
图31(a)是本发明的半导体器件的制造方法的平面图。图31(b)为图31(a)的X-X'线的剖面图。图31(c)为图31(a)的Y-Y'线的剖面图。
图32(a)是本发明的半导体器件的制造方法的平面图。图32(b)为图32(a)的X-X'线的剖面图。图32(c)为图32(a)的Y-Y'线的剖面图。
图33(a)是本发明的半导体器件的制造方法的平面图。图33(b)为图33(a)的X-X'线的剖面图。图33(c)为图33(a)的Y-Y'线的剖面图。
图34(a)是本发明的半导体器件的制造方法的平面图。图34(b)为图34(a)的X-X'线的剖面图。图34(c)为图34(a)的Y-Y'线的剖面图。
图35(a)是本发明的半导体器件的制造方法的平面图。图35(b)为图35(a)的X-X'线的剖面图。图35(c)为图35(a)的Y-Y'线的剖面图。
图36(a)是本发明的半导体器件的制造方法的平面图。图36(b)为图36(a)的X-X'线的剖面图。图36(c)为图36(a)的Y-Y'线的剖面图。
图37(a)是本发明的半导体器件的制造方法的平面图。图37(b)为图37(a)的X-X'线的剖面图。图37(c)为图37(a)的Y-Y'线的剖面图。
图38(a)是本发明的半导体器件的制造方法的平面图。图38(b)为图38(a)的X-X'线的剖面图。图38(c)为图38(a)的Y-Y'线的剖面图。
图39(a)是本发明的半导体器件的制造方法的平面图。图39(b)为图39(a)的X-X'线的剖面图。图39(c)为图39(a)的Y-Y'线的剖面图。
图40(a)是本发明的半导体器件的制造方法的平面图。图40(b)为图40(a)的X-X'线的剖面图。图40(c)为图40(a)的Y-Y'线的剖面图。
图41(a)是本发明的半导体器件的制造方法的平面图。图41(b)为图41(a)的X-X'线的剖面图。图41(c)为图41(a)的Y-Y'线的剖面图。
图42(a)是本发明的半导体器件的制造方法的平面图。图42(b)为图42(a)的X-X'线的剖面图。图42(c)为图42(a)的Y-Y'线的剖面图。
其中，附图标记说明如下：
101 硅基板
102 阻剂
103 鳍状硅层
104 第1绝缘膜
105 阻剂
106 柱状硅层
107 氧化膜
108 阻碍杂质植入的膜
109 扩散层
110 扩散层
111 扩散层
112 扩散层
113 栅极绝缘膜
114 多晶硅
114a 多晶硅栅极电极
114b 多晶硅栅极配线
115 氮化膜
116 阻剂
117 氮化膜
118 硅化物
119 层间绝缘膜
120 金属
121 层间绝缘膜
122 阻剂
123 接触孔
124 阻剂
125 接触孔
126 接触孔
127 接触部
128 接触部
129 金属
130 阻剂
131 阻剂
132 阻剂
133 金属配线
134 金属配线
135 金属配线
140 氮化膜
143 接触部
具体实施方式
以下，参照图2至图42说明用以形成本发明实施形态的SGT构造的制造步骤。
首先，显示于硅基板上形成鳍状硅层，于鳍状硅层的周围形成第1绝缘膜，于鳍状硅层的上部形成柱状硅层的制造方法。如图2所示，于硅基板101上形成用以形成鳍状硅层的第1阻剂(resist)102。
如图3所示，蚀刻硅基板101，形成鳍状硅层103。此例中虽以阻剂作为掩模而形成鳍状硅层，但亦可使用氧化膜或氮化膜等硬掩模(hard mask)。
如图4所示，去除第1阻剂102。
如图5所示，于鳍状硅层103的周围堆积第1绝缘膜104。作为第1绝缘膜，亦可使用以高密度等离子而得的氧化膜或低压化学气相堆积(chemicalvapor deposition)而得的氧化膜。
如图6所示，回蚀第1绝缘膜104，露出鳍状硅层103的上部。到目前为止，是与专利文献2的鳍状硅层的制法相同。
如图7所示，以与鳍状硅层103正交的方式形成第2阻剂105。鳍状硅层103与阻剂105正交的部分即为成为柱状性层的部分。由于可使用线状的阻剂，故在图案化后阻剂倒下的可能性低，而成为稳定的工艺(precess)。
如图8所示，蚀刻鳍状硅层103。鳍状硅层103与第2阻剂105正交的部分成为柱状硅层106。因此，柱状硅层106的直径是成为鳍状硅层的宽度相同。而成为于鳍状硅层103的上部形成有柱状硅层106，且于鳍状硅层103的周围形成有第1绝缘膜104的构造。
如图9所示，去除第2阻剂105。
其次，显示为了成为栅极后形成，而用以于柱状硅层上部与鳍状硅层上部与柱状硅层下部植入杂质而形成扩散层的制造方法。如图10所示，堆积第2氧化膜107，形成第1氮化膜108。之后，由于柱状硅层上部是由栅极绝缘膜及多晶硅栅极电极所覆盖，故于被覆盖前在柱状硅层上部形成扩散层。
如图11所示，蚀刻第1氮化膜108，并使其残存为侧壁状。
如图12所示，植入砷、磷、或硼等杂质，于柱状硅层上部形成扩散层110，于鳍状硅层103上部形成扩散层109、111。
如图13所示，去除第1氮化膜108和第2氧化膜107。
如图14所示进行热处理。鳍状硅层103上部的扩散层109、111是接触而成为扩散层112。为了通过以上步骤而设为“栅极后形成”，于柱状硅层上部和鳍状硅层上部和柱状硅层下部植入杂质而形成扩散层110、112。
其次，显示为了设为“栅极后形成”，以多晶硅作成多晶硅栅极电极及多晶硅栅极配线的制造方法。为了设为“栅极后形成”，必须于堆积层间绝缘膜后，通过化学机械研磨而使多晶硅栅极电极及多晶硅栅极配线露出，故必须采用不因化学机械研磨而导致柱状硅层上部露出的方式。
如图15所示，形成栅极绝缘膜113，堆积多晶硅114，并使其平坦化。平坦化后的多晶硅的上表面是成为较柱状硅层106上部的扩散层110之上的栅极绝缘膜113更高的位置。借此，成为为了设为“栅极后形成”而于堆积层间绝缘膜后，通过化学机械研磨而使多晶硅栅极及多晶硅栅极配线露出时，不会因化学机械研磨而使柱状硅层上部露出的方式。
另外，堆积第2氮化膜115。该第2氮化膜115是为于鳍状硅层上部形成硅化物时，阻碍于多晶硅栅极电极及多晶硅栅极配线上部形成硅化物的膜。
如图16所示，形成用以形成多晶硅栅极电极及多晶硅栅极配线的第3阻剂116。较佳是使成为栅极配线的部分与鳍状硅层103正交。此乃为了减低栅极配线与基板间的寄生电容。
如图17所示，蚀刻第2氮化膜115。
如图18所示，蚀刻多晶硅114，形成多晶硅栅极电极14a及多晶硅栅极配线114b。
如图19所示，蚀刻栅极绝缘膜113。
如图20所示，去除第3阻剂116。
通过以上步骤而显示为了设为“栅极后形成”，而以多晶硅形成多晶硅栅极电极及多晶硅栅极配线的制造方法。形成多晶硅栅极电极114a及多晶硅栅极配线114b后的多晶硅的上表面，是成为较柱状硅层106上部的扩散层110上的栅极绝缘膜113更高的位置。
其次，显示于鳍状硅层上部形成硅化物的制造方法。其特征在于，在多晶硅栅极电极114a及多晶硅栅极配线114b上部与柱状硅层106上部的扩散层110没有形成硅化物。若欲于柱状硅层106上部的扩散层110形成硅化物则将增加制造步骤。
如图21所示，堆积第3氮化膜117。
如图22所示，蚀刻第3氮化膜117而残留成侧壁(side wall)状。
如图23所示，堆积镍(Ni)、钴(Co)等金属，将硅化物118形成于鳍状硅层103上部的扩散层112的上部。此时，多晶硅栅极电极114a及多晶硅栅极配线114b是由第3氮化膜117、第2氮化膜115所覆盖，柱状硅层106上的扩散层110是由栅极绝缘膜113、多晶硅栅极电极114a及多晶硅栅极配线114b所覆盖，因此没有形成硅化物。
通过以上步骤而显示于鳍状硅层上部形成硅化物的制造方法。
其次，显示堆积层间绝缘膜后，通过化学机械研磨而使多晶硅栅极电极及多晶硅栅极配线露出，蚀刻多晶硅栅极电极及多晶硅栅极配线后，堆积金属的栅极后形成的制造方法。
如图24所示，为了保护硅化物118而堆积第4氮化膜140。
如图25所示，堆积层间绝缘膜119，通过化学机械研磨而平坦化。
如图26所示，通过化学机械研磨而使多晶硅栅极电极114a及多晶硅栅极配线114b露出。
如图27所示，蚀刻多晶硅栅极电极114a及多晶硅栅极配线114b。较佳为使用湿蚀刻。
如图28所示堆积金属120，并使之平坦化，且于原具有多晶硅栅极电极114a及多晶硅栅极配线114b的部分埋入金属120。较佳为使用原子层堆积。
如图29所示，蚀刻金属120，露出柱状硅层106上部的扩散层110上的栅极绝缘膜113。形成金属栅极电极120a、金属栅极配线120b。显示了堆积层间绝缘膜后，通过化学机械研磨使多晶硅栅极露出，将多晶硅栅极蚀刻后，堆积金属的栅极后形成的制造方法。
其次，显示用以形成接触部(contact)的制造方法。由于在柱状硅层106上部的扩散层110并未形成有硅化物，故接触部与柱状硅层106上部的扩散层110将成为直接连接。如图30所示，堆积层间绝缘膜121并使之平坦化。
如图31所示，于柱状硅层106上部形成用以形成接触孔的第4阻剂122。
如图32所示，蚀刻层间绝缘膜121，形成接触孔123。
如图33所示，去除第4阻剂122。
如图34所示，在金属栅极配线120b上、鳍状硅层103上形成用以形成接触孔的第5阻剂124。
如图35所示，蚀刻层间绝缘膜121、119而形成接触孔125、126。
如图36所示，去除第5阻剂124。
如图37所示，蚀刻氮化膜140与栅极绝缘膜113，使硅化物118与扩散层110露出。
如图38所示，堆积金属，以形成接触部143、127、128。通过以上步骤而显示用以形成接触部的制造方法。由于在柱状硅层106上部的扩散层110并未形成有硅化物，故接触部127与柱状硅层106上部的扩散层110是直接连接。
其次，显示用以形成金属配线层的制造方法。
如图39所示，堆积金属129。
如图40所示，形成用以形成金属配线的第6阻剂130、131、132。
如图41所示，蚀刻金属129，以形成金属配线133、134、135。
如图42所示，去除第6阻剂130、131、132。
通过以上步骤而显示用以形成金属配线层的制造方法。
将上述制造方法的结果示于图1。
成为具有以下构件的构造：
鳍状硅层103，形成于基板101上；
第1绝缘膜104，形成于鳍状硅层103的周围；
柱状硅层106，形成于鳍状硅层103上；
柱状硅层106的直径是与鳍状硅层103的宽度相同；
扩散层112，形成于鳍状硅层103的上部与柱状硅层106的下部；
扩散层110，形成于柱状硅层106的上部；
硅化物118，形成于鳍状硅层103的上部的扩散层112的上部；
栅极绝缘膜113，形成于柱状硅层106的周围；
金属栅极电极120a，形成于栅极绝缘膜的周围；
金属栅极配线120b，在与连接于金属栅极电极120a的鳍状硅层103正交的方向延伸；以及
接触部127，形成于扩散层110上；
且扩散层110与接触部127为直接连接的构造。
依据上述说明，即可提供减低栅极配线与基板间的寄生电容，且为栅极后形成工艺的SGT制造方法及其结果的SGT构造。
Claims (7)
1.一种半导体器件的制造方法，其特征在于，具有下述步驟：
于硅基板上形成鳍状硅层，于前述鳍状硅层的周围形成第1绝缘膜，
于前述鳍状硅层的上部形成柱状硅层的第1步骤；
前述柱状硅层的直径是与前述鳍状硅层的宽度相同，
前述第1步骤后，
于前述柱状硅层上部、前述鳍状硅层上部、及前述柱状硅层下部植入杂质而形成扩散层的第2步骤；
前述第2步骤后，
作成栅极绝缘膜、多晶硅栅极电极、及多晶硅栅极配线的第3步骤；
前述栅极绝缘膜是覆盖前述柱状硅层的周围和上部，前述多晶硅栅极电极是覆盖栅极绝缘膜，前述多晶硅栅极电极及前述多晶硅栅极配线形成后的多晶硅的上表面是位于较前述柱状硅层上部的前述扩散层上的前述栅极绝缘膜更高的位置；
前述第3步骤后，
于前述鳍状硅层上部的前述扩散层上部形成硅化物的第4步骤；
前述第4步骤后，
堆积层间绝缘膜，露出前述多晶硅栅极电极及前述多晶硅栅极配线，蚀刻前述多晶硅栅极电极及前述多晶硅栅极配线后，堆积金属，以形成金属栅极电极与金属栅极配线的第5步骤；
前述金属栅极配线是延伸于与连接于前述金属栅极电极的前述鳍状硅层正交的方向；
前述第5步骤后，
形成接触部的第6步骤；
前述柱状硅层上部的前述扩散层与前述接触部为直接连接。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，
于硅基板上形成用以形成鳍状硅层的第1阻剂，蚀刻硅基板，形成前述鳍状硅层，去除前述第1阻剂；
于前述鳍状硅层的周围堆积第1绝缘膜，回蚀前述第1绝缘膜，露出前述鳍状硅层的上部，以与前述鳍状硅层正交的方式形成第2阻剂，蚀刻前述鳍状硅层，去除前述第2阻剂，借此，以使前述鳍状硅层与前述第2阻剂正交的部分成为前述柱状硅层的方式形成前述柱状硅层。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，在具有：形成于硅基板上的鳍状硅层、形成于前述鳍状硅层周围的第1绝缘膜、以及形成于前述鳍状硅层上部的柱状硅层的构造中，
堆积第2氧化膜，于前述第2氧化膜上形成第1氮化膜，蚀刻前述第1氮化膜且使其残留成侧壁状，植入杂质，于前述柱状硅层上部与前述鳍状硅层上部形成扩散层，去除前述第1氮化膜与前述第2氧化膜，进行热处理。
4.根据权利要求1所述的半导体器件的制造方法，其特征在于，在具有：形成于硅基板上的鳍状硅层、形成于前述鳍状硅层的周围的第1绝缘膜、形成于前述鳍状硅层上部的柱状硅层；形成于前述鳍状硅层的上部和前述柱状硅层的下部的扩散层；以及形成于前述柱状硅层的上部的扩散层的构造中，
形成栅极绝缘膜，堆积多晶硅，以使平坦化后的前述多晶硅的上表面成为较前述柱状硅层上部的扩散层上的前述栅极绝缘膜更高的位置的方式将前述多晶硅进行平坦化，堆积第2氮化膜，形成用以形成多晶硅栅极电极及多晶硅栅极配线的第3阻剂，蚀刻前述第2氮化膜，蚀刻前述多晶硅，形成前述多晶硅栅极电极及前述多晶硅栅极配线，蚀刻前述栅极绝缘膜，去除第3阻剂。
5.根据权利要求4所述的半导体器件的制造方法，其特征在于，堆积第3氮化膜，蚀刻前述第3氮化膜且使其残留成侧壁状，堆积金属，于鳍状硅层上部的扩散层的上部形成硅化物。
6.根据权利要求5所述的半导体器件的制造方法，其特征在于，堆积第4氮化膜，堆积层间绝缘膜并将其平坦化，使多晶硅栅极电极及多晶硅栅极配线露出，去除前述多晶硅栅极电极及前述多晶硅栅极配线，于原为前述多晶硅栅极电极及前述多晶硅栅极配线的部分埋入金属，蚀刻前述金属，使柱状硅层上部的扩散层上的栅极绝缘膜露出，形成金属栅极电极、金属栅极配线。
7.一种半导体器件，其特征在于，具有：
形成于硅基板上的鳍状硅层；
形成于前述鳍状硅层的周围的第1绝缘膜；
形成于前述鳍状硅层上的柱状硅层；
其中，前述柱状硅层的直径是与前述鳍状硅层的宽度相同；
形成于前述鳍状硅层上部、及前述柱状硅层下部的扩散层；
形成于前述柱状硅层上部的扩散层；
形成于前述鳍状硅层上部的扩散层的上部的硅化物；
形成于前述柱状硅层的周围的栅极绝缘膜；
形成于前述栅极绝缘膜的周围的金属栅极电极；
延伸于与连接于前述金属栅极电极的前述鳍状硅层正交的方向的金属栅极配线；以及
于形成在前述柱状硅层上部的扩散层上所形成的接触部；
形成于前述柱状硅层上部的扩散层与前述接触部直接连接。
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