[go: up one dir, main page]

JP6329299B2 - 半導体装置の製造方法、及び、半導体装置 - Google Patents

半導体装置の製造方法、及び、半導体装置 Download PDF

Info

Publication number
JP6329299B2
JP6329299B2 JP2017083724A JP2017083724A JP6329299B2 JP 6329299 B2 JP6329299 B2 JP 6329299B2 JP 2017083724 A JP2017083724 A JP 2017083724A JP 2017083724 A JP2017083724 A JP 2017083724A JP 6329299 B2 JP6329299 B2 JP 6329299B2
Authority
JP
Japan
Prior art keywords
contact
semiconductor layer
gate
insulating film
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2017083724A
Other languages
English (en)
Other versions
JP2017126798A (ja
Inventor
舛岡　富士雄
富士雄 舛岡
広記 中村
広記 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unisantis Electronics Singapore Pte Ltd
Original Assignee
Unisantis Electronics Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unisantis Electronics Singapore Pte Ltd filed Critical Unisantis Electronics Singapore Pte Ltd
Priority to JP2017083724A priority Critical patent/JP6329299B2/ja
Publication of JP2017126798A publication Critical patent/JP2017126798A/ja
Application granted granted Critical
Publication of JP6329299B2 publication Critical patent/JP6329299B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は半導体装置の製造方法、及び、半導体装置に関する。
半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。
従来のＳＧＴの製造方法では、シリコン柱を描画するためのマスクを用いて窒化膜ハードマスクが柱状に形成されたシリコン柱を形成し、平面状シリコン層を描画するためのマスクを用いてシリコン柱底部に平面状シリコン層を形成し、ゲート配線を描画するためのマスクを用いてゲート配線を形成している（例えば特許文献４を参照）。
すなわち、３つのマスクを用いてシリコン柱、平面状シリコン層、ゲート配線を形成している。
また、従来のＳＧＴの製造方法では、平面状シリコン層の上部と金属配線とを接続するために、深いコンタクト孔を形成している（例えば特許文献４を参照）。素子の微細化に伴い、コンタクト孔のアスペクト比（深さ／開口）は増大する。アスペクト比の増加と共にエッチング速度が低下する。また、パターンの微細化に伴い、レジストの膜厚は薄くなる。レジストの膜厚が薄くなると、エッチング中にレジストもエッチングされるため、深いコンタクト孔を形成することが難しくなる。
また、従来のＭＯＳトランジスタにおいて、メタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスが実際の製品で用いられている(非特許文献１)。ポリシリコンでゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲートを露出し、ポリシリコンゲートをエッチング後、メタルを堆積している。そのためＳＧＴにおいてもメタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスを用いる必要がある。
メタルゲートラストプロセスでは、ポリシリコンゲートを形成後、イオン注入により拡散層を形成している。ＳＧＴでは、柱状シリコン層上部がポリシリコンゲートに覆われるため工夫が必要である。
シリコン柱が細くなると、シリコンの密度は５×１０22個／ｃｍ3であるから、シリコン柱内に不純物を存在させることが難しくなってくる。
従来のＳＧＴでは、チャネル濃度を１０17ｃｍ-3以下と低不純物濃度とし、ゲート材料の仕事関数を変えることによってしきい値電圧を決定することが提案されている（例えば、特許文献５を参照）。
平面型ＭＯＳトランジスタにおいて、ＬＤＤ領域のサイドウォールが低濃度層と同一の導電型を有する多結晶シリコンにより形成され、ＬＤＤ領域の表面キャリアがその仕事関数差によって誘起され、酸化膜サイドウォールＬＤＤ型ＭＯＳトランジスタに比してＬＤＤ領域のインピーダンスが低減できることが示されている（例えば、特許文献６を参照）。その多結晶シリコンサイドウォールは電気的にゲート電極と絶縁されていることが示されている。また図中には多結晶シリコンサイドウォールとソース・ドレインとは層間絶縁膜により絶縁していることが示されている。
また、ゲート配線と基板間の寄生容量を低減するために、従来のＭＯＳトランジスタでは、第１の絶縁膜を用いている。例えばＦＩＮＦＥＴ（非特許文献２）では、１つのフィン状半導体層の周囲に第１の絶縁膜を形成し、第１の絶縁膜をエッチバックし、フィン状半導体層を露出し、ゲート配線と基板間の寄生容量を低減している。そのためＳＧＴにおいてもゲート配線と基板間の寄生容量を低減するために第１の絶縁膜を用いる必要がある。ＳＧＴではフィン状半導体層に加えて、柱状半導体層があるため、柱状半導体層を形成するための工夫が必要である。
特開平２−７１５５６号公報 特開平２−１８８９６６号公報 特開平３−１４５７６１号公報 特開２００９−１８２３１７号公報 特開２００４−３５６３１４号公報 特開平１１−２９７９８４号公報
IEDM2007 K.Mistry et.al, pp 247-250 IEDM2010 CC.Wu, et. al, 27.1.1-27.1.4.
そこで、第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、同時に第２の柱状半導体層の周囲にフィン状半導体層上部と接続するコンタクト電極及びコンタクト配線を形成するゲートラストプロセスであって、さらに自己整合で柱状半導体層上部を金属と半導体との仕事関数差によってｎ型半導体層もしくはｐ型半導体層として機能させる構造を持つＳＧＴの製造方法と、その結果得られるコンタクト構造とＳＧＴの構造を提供することを目的とする。
本発明の半導体装置の製造方法は、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程と、前記第２工程の後、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に、第３のダミーゲートと第４のダミーゲートを形成する第３工程と、前記第３工程の後、前記フィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第３の拡散層を形成する第４工程と、前記第４の工程の後、層間絶縁膜を堆積し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、第１のゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲に形成し、前記第２の柱状半導体層の底部周辺の第１のゲート絶縁膜を除去し、第１の金属を堆積し、前記第１の柱状半導体層上部と前記第２の柱状半導体層上部を露出し、前記第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第２の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第５工程と、前記第５の工程の後、前記第１の柱状半導体層周囲と前記ゲート電極と前記ゲート配線上と、前記第２の柱状半導体層周囲と前記コンタクト電極と前記コンタクト配線上に第２のゲート絶縁膜を堆積し、前記ゲート配線上の一部と前記コンタクト電極及び前記コンタクト配線上の少なくとも一部の前記第２のゲート絶縁膜を除去し、第２の金属を堆積し、前記第１の柱状半導体層の上部と前記第２の柱状半導体層上部を露出し、前記第１の柱状半導体層上の前記第２のゲート絶縁膜を除去し、第３の金属を堆積し、前記第３の金属と前記第２の金属の一部をエッチングすることで、第２の金属が前記第１の柱状半導体層上部側壁を取り囲む第１のコンタクトと、前記第１のコンタクトの上部と前記第１の柱状半導体層上部とを接続する第２のコンタクトと、前記ゲート配線上に形成された前記第２の金属と前記第３の金属からなる第３のコンタクトと、第２の金属が前記第２の柱状半導体層上部側壁を取り囲み前記コンタクト電極と接続する第４のコンタクトと、前記第４のコンタクトの上部と前記第２の柱状半導体層上部とを接続する第５のコンタクトと、を形成する第６の工程と、を有することを特徴とする。
また、前記第２の工程であって、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１のゲート配線と第１の柱状半導体層を形成するための第２のレジストと、第１のコンタクト配線と第２の柱状半導体層を形成するための第３のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成することを特徴とする。
また、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことを特徴とする。
また、前記第２工程の後、前記第１の柱状半導体層前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程を有することを特徴とする。
また、前記フィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第３の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第３の拡散層上に金属と半導体の化合物を形成する第４工程を有することを特徴とする。
また、前記第４の工程の後、層間絶縁膜を堆積し、化学機械研磨し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１のゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第４のレジストを形成し、前記第２の柱状半導体層の底部周辺の第１のゲート絶縁膜を除去し、第１の金属を堆積し、前記第１の柱状半導体層上部と前記第２の柱状半導体層上部を露出し、エッチバックを行い、前記第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第２の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第５工程と、を有することを特徴とする。
また、本発明の半導体装置は、半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、前記フィン状半導体層上に形成された第２の柱状半導体層と、前記第２の柱状半導体層の周囲に形成された金属からなるコンタクト電極と、前記コンタクト電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなるコンタクト配線と、前記フィン状半導体層の上部と前記第２の柱状半導体層の下部に形成された第３の拡散層と、前記コンタクト電極は前記第３の拡散層と接続され、前記第２の柱状半導体層上部側壁を取り囲み前記コンタクト電極と接続する第４のコンタクトと、前記第４のコンタクトの上部と前記第２の柱状半導体層上部とを接続する第５のコンタクトと、を有することを特徴とする。
また、前記第２の柱状半導体層と前記コンタクト電極との間に形成された第１のゲート絶縁膜を有することを特徴とする。
また、前記第２の柱状半導体層上部側壁と前記第４のコンタクトとの間に形成された第２のゲート絶縁膜を有することを特徴とする。
また、前記第２の柱状半導体層の前記フィン状半導体層に直交する方向の幅は前記フィン状半導体層の前記フィン状半導体層に直交する方向の幅と同じであることを特徴とする。
また、前記コンタクト電極と前記コンタクト配線の周囲に形成された前記第１のゲート絶縁膜を有することを特徴とする。
また、前記コンタクト電極のコンタクト配線に直交する方向の幅と前記コンタクト配線のコンタクト配線に直交する方向の幅は同じであることを特徴とする。
また、前記第４のコンタクトの前記コンタクト配線に直交する方向の幅は、前記コンタクト電極の前記コンタクト配線に直交する方向の幅と等しいことを特徴とする。
また、前記第５のコンタクトの前記コンタクト配線に直交する方向の幅は、前記第４のコンタクトの前記コンタクト配線に直交する方向の幅と等しいことを特徴とする。
また、半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、前記フィン状半導体層上に形成された第１の柱状半導体層と、前記第１の柱状半導体層の周囲に形成された前記第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成された金属からなるゲート電極と、前記ゲート電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなるゲート配線と、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記第１のゲート絶縁膜と、前記ゲート電極の前記ゲート配線に直交する方向の幅と前記ゲート配線の前記ゲート配線に直交する方向の幅は同じであり、前記フィン状半導体層の上部と前記第１の柱状半導体層の下部に形成された前記第３の拡散層と、前記第１の柱状半導体層の上部側壁の周囲に形成された前記第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周囲に形成された第２の金属からなる第１のコンタクトと、前記第１のコンタクトの上部と前記第１の柱状半導体層上部とを接続する第３の金属からなる第２のコンタクトと、前記ゲート配線上に形成された前記第２の金属と前記第３の金属からなる第３のコンタクトをさらに有することを特徴とする。
また、前記第１のコンタクトの第２の金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする。
また、前記第１のコンタクトの第２の金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする。
本発明によれば、第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、同時に第２の柱状半導体層の周囲にフィン状半導体層上部と接続するコンタクト電極及びコンタクト配線を形成するゲートラストプロセスであって、さらに自己整合で柱状半導体層上部を金属と半導体との仕事関数差によってｎ型半導体層もしくはｐ型半導体層として機能させる構造を持つＳＧＴの製造方法と、その結果得られるコンタクト構造とＳＧＴの構造を提供することができる。
ゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成した後、前記第２の柱状半導体層の底部周辺の第１のゲート絶縁膜を除去するための第４のレジストを形成し、前記第２の柱状半導体層の底部周辺の第１のゲート絶縁膜を除去することにより、第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、同時に第２の柱状半導体層の周囲にフィン状半導体層上部と接続するコンタクト電極及びコンタクト配線を形成することができる。従って、第１のゲート絶縁膜の膜厚分エッチングすればよく、深いコンタクト孔を形成する工程が不要となる。
第５の工程の後、ゲート電極とゲート配線の上方には、ゲート電極とゲート配線と同じ形状の孔が残っている。また、コンタクト電極とコンタクト配線の上方には、コンタクト電極とコンタクト配線と同じ形状の孔が残っている。従って、露出した前記第１のゲート絶縁膜を除去し、前記第１の柱状半導体層周囲と前記ゲート電極と前記ゲート配線上と前記第２の柱状半導体層周囲と前記コンタクト電極と前記コンタクト配線上に第２のゲート絶縁膜を堆積し、前記ゲート配線上の一部と前記コンタクト電極及び前記コンタクト配線上の少なくとも一部の前記第２のゲート絶縁膜を除去し、第２の金属を堆積し、エッチバックを行うと、ゲート電極とゲート配線と同じ形状の孔とコンタクト電極とコンタクト配線と同じ形状の孔とに金属が埋め込まれ、自己整合で、第２の金属が前記柱状半導体層上部側壁を取り囲む第１のコンタクトと第２の金属が前記第２の柱状半導体層上部側壁を取り囲み前記コンタクト電極と接続する第４のコンタクト、を形成することができる。
また、前記ゲート配線上の一部の前記第２のゲート絶縁膜を除去しているため、同時にゲート配線のための第３のコンタクトを形成することができ、ゲート配線のためのコンタクトを容易に形成できる。
従って、コンタクト形成のために、第１のゲート絶縁膜の膜厚分と第２のゲート絶縁膜の膜厚分エッチングすればよく、深いコンタクト孔を形成する工程が不要となる。
また、第２の柱状シリコン層１１０と第２の柱状シリコン層１１０周囲に形成されるコンタクト電極１４０ｃとコンタクト配線１４０ｄと、前記第２の柱状シリコン層１１０上部側壁を取り囲み前記コンタクト電極１４０ｃと接続する第４のコンタクト１４６と、前記第４のコンタクト１４６の上部と前記第２の柱状シリコン層１１０上部とを接続する第５のコンタクト１４８とで形成される構造は、コンタクト電極が前記第３の拡散層と接続することと第４のコンタクト１４６が前記コンタクト電極と接続すること以外はトランジスタ構造と同じ構造であるため、工程数を削減することができる。
（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
以下に、本発明の実施形態に係るＳＧＴの構造を形成するための製造工程を、図２〜図４１を参照して説明する。
まず、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程を示す。本実施例では、シリコン基板としたが、半導体であればよい。
図２に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２を形成する。
図３に示すように、シリコン基板１０１をエッチングし、フィン状シリコン層１０３を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。
図４に示すように、第１のレジスト１０２を除去する。
図５に示すように、フィン状シリコン層１０３の周囲に第１の絶縁膜１０４を堆積する。第１の絶縁膜として高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いてもよい。
図６に示すように、第１の絶縁膜１０４をエッチバックし、フィン状シリコン層１０３の上部を露出する。ここまでは、非特許文献２のフィン状シリコン層の製法と同じである。
以上により半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程が示された。
次に、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１のゲート配線と第１の柱状半導体層を形成するための第２のレジストと、第１のコンタクト配線と第２の柱状半導体層を形成するための第３のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程を示す。
図７に示すように、前記フィン状シリコン層１０３の周囲に第２の絶縁膜１０５を形成する。第２の絶縁膜１０５は、酸化膜が好ましい。
図８に示すように、前記第２の絶縁膜１０５の上に第１のポリシリコン１０６を堆積し平坦化する。
図９に示すように、前記第１のポリシリコン１０６上に第３の絶縁膜１０７を形成する。第３の絶縁膜１０７は、窒化膜が好ましい。
図１０に示すように、ゲート配線と第１の柱状シリコン層を形成するための第２のレジスト１０８と、第１のコンタクト配線と第２の柱状シリコン層を形成するための第３のレジスト１０９を、前記フィン状シリコン層１０３の方向に対して垂直の方向に形成する。
図１１に示すように、前記第３の絶縁膜１０７と前記第１のポリシリコン１０６と前記第２の絶縁膜１０５と前記フィン状シリコン層１０３をエッチングすることにより、第１の柱状シリコン層１１１と前記第１のポリシリコンによる第１のダミーゲート１１５と第２の柱状シリコン層１１０と前記第１のポリシリコンによる第２のダミーゲート１１４を形成する。このとき、第３の絶縁膜は、分離され、第３の絶縁膜１１３、１１２となる。また、第２の絶縁膜は分離され、第２の絶縁膜１１７、１１６となる。このとき、第２のレジスト１０８と第３のレジスト１０９がエッチング中に除去された場合、第３の絶縁膜１１３、１１２がハードマスクとして機能する。第２のレジストがエッチング中に除去されないとき、第３の絶縁膜を使用しなくてもよい。
図１２に示すように、第２のレジスト１０８、第３のレジスト１０９を除去する。
以上により、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１のゲート配線と第１の柱状半導体層を形成するための第２のレジストと、第１のコンタクト配線と第２の柱状半導体層を形成するための第３のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程が示された。
次に、前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程を示す。
図１３に示すように、前記第１の柱状シリコン層１１１と前記第２の柱状シリコン層１１０と前記第１のダミーゲート１１５と前記第２のダミーゲート１１４の周囲に第４の絶縁膜１１８を形成する。第４の絶縁膜１１８は、酸化膜が好ましい。
図１４に示すように、前記第４の絶縁膜１１８の周囲に第２のポリシリコン１２２を堆積する。
図１５に示すように、第２のポリシリコン１２２をエッチングをすることにより、前記第１のダミーゲート１１５と前記第１の柱状シリコン層１１１と前記第２のダミーゲート１１４と前記第２の柱状シリコン層１１０の側壁に残存させ、第３のダミーゲート１２４と第４のダミーゲート１２３を形成する。このとき、第４の絶縁膜は分離され、第４の絶縁膜１２６、１２５となってもよい。
以上により、前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程が示された。
次に、前記フィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第３の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第３の拡散層上に金属と半導体の化合物を形成する第４工程を示す。
図１６に示すように、不純物を導入し、前記第１の柱状シリコン層１１１下部と前記第２の柱状シリコン層１１０下部に第３の拡散層１２７を形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。拡散層形成は、後述の第５の絶縁膜からなるサイドウォール形成後に行ってもよい。
図１７に示すように、前記第３のダミーゲート１２４と前記第４のダミーゲート１２３との周囲に、第５の絶縁膜１２８を形成する。第５の絶縁膜１２８は、窒化膜が好ましい。
図１８に示すように、第５の絶縁膜１２８をエッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォール１３０、１２９を形成する。
図１９に示すように、前記第３の拡散層１２７上に金属と半導体の化合物１３１を形成する。このとき、第３のダミーゲート１２４上部、第４のダミーゲート１２５上部にも金属と半導体の化合物１３３、１３２が形成される。
以上により、前記フィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第３の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第３の拡散層上に金属と半導体の化合物を形成する第４工程が示された。
次に、前記第４の工程の後、層間絶縁膜を堆積し、化学機械研磨し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１のゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第４のレジストを形成し、前記第２の柱状半導体層の底部周辺の第１のゲート絶縁膜を除去し、第１の金属を堆積し、前記第１の柱状半導体層上部と前記第２の柱状半導体層上部を露出し、エッチバックを行い、前記第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第２の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第５工程を示す。
図２０に示すように、層間絶縁膜１３４を堆積する。コンタクトストッパ膜を用いてもよい。
図２１に示すように、化学機械研磨し、前記第１のダミーゲート１１５と前記第２のダミーゲート１１４と前記第３のダミーゲート１２４と前記第４のダミーゲート１２３の上部を露出する。このとき、第３のダミーゲート１２４上部、第４のダミーゲート１２５上部における金属と半導体の化合物１３３、１３２を除去する。
図２２に示すように、前記第１のダミーゲート１１５と前記第２のダミーゲート１１４と前記第３のダミーゲート１２４と前記第４のダミーゲート１２３とを除去する。
図２３に示すように、前記第２の絶縁膜１１７、１１６と前記第４の絶縁膜１２６、１２５を除去する。
図２４に示すように、第１のゲート絶縁膜１３５を前記第１の柱状シリコン層１１１の周囲と前記第２の柱状シリコン層１１０の周囲と前記第５の絶縁膜１３０、１２９の内側に形成する。
図２５に示すように、前記第２の柱状シリコン層１１０の底部周辺の第１のゲート絶縁膜１３５を除去するための第４のレジスト１３６を形成する。
図２６に示すように、前記第２の柱状シリコン層１１０の底部周辺の第１のゲート絶縁膜１３５を除去する。第１のゲート絶縁膜は分離され、第１のゲート絶縁膜１３７、１３９、１３８となる。また、等方性エッチングにより、第１のゲート絶縁膜１３７、１３９を除去してもよい。
図２７に示すように、第４のレジスト１３６を除去する。
図２８に示すように、第１の金属１４０を堆積する。
図２９に示すように、第１の金属１４０のエッチバックを行い、前記第１の柱状シリコン層１１１の周囲にゲート電極１４０ａ及びゲート配線１４０ｂを形成し、前記第２の柱状シリコン層１１０の周囲にコンタクト電極１４０ｃ及びコンタクト配線１４０ｄを形成する。コンタクト配線長は短くてもよい。
ゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成した後、前記第２の柱状半導体層の底部周辺の第１のゲート絶縁膜を除去するための第４のレジストを形成し、前記第２の柱状半導体層の底部周辺の第１のゲート絶縁膜を除去することにより、第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、同時に第２の柱状半導体層の周囲にフィン状半導体層上部と接続するコンタクト電極及びコンタクト配線を形成することができる。従って、第１のゲート絶縁膜の膜厚分エッチングすればよく、深いコンタクト孔を形成する工程が不要となる。
また、第２の柱状半導体層と第２の柱状半導体層周囲に形成されるコンタクト電極とコンタクト配線とで形成される構造は、コンタクト電極が前記第３の拡散層と接続すること以外はトランジスタ構造と同じ構造であるため、工程数を削減することができる。
以上により、前記第４の工程の後、層間絶縁膜を堆積し、化学機械研磨し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１のゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第４のレジストを形成し、前記第２の柱状半導体層の底部周辺の第１のゲート絶縁膜を除去し、第１の金属を堆積し、前記第１の柱状半導体層上部と前記第２の柱状半導体層上部を露出し、エッチバックを行い、前記第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第２の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第５工程が示された。
次に、前記第５の工程の後、前記第１の柱状半導体層周囲と前記ゲート電極と前記ゲート配線上と、前記第２の柱状半導体層周囲と前記コンタクト電極と前記コンタクト配線上に第２のゲート絶縁膜を堆積し、前記ゲート配線上の一部と前記コンタクト電極及び前記コンタクト配線上の少なくとも一部の前記第２のゲート絶縁膜を除去し、第２の金属を堆積し、前記第１の柱状半導体層の上部と前記第２の柱状半導体層上部を露出し、前記第１の柱状半導体層上の前記第２のゲート絶縁膜を除去し、第３の金属を堆積し、前記第３の金属と前記第２の金属の一部をエッチングすることで、第２の金属が前記第１の柱状半導体層上部側壁を取り囲む第１のコンタクトと、前記第１のコンタクトの上部と前記第１の柱状半導体層上部とを接続する第２のコンタクトと、前記ゲート配線上に形成された前記第２の金属と前記第３の金属からなる第３のコンタクトと、第２の金属が前記第２の柱状半導体層上部側壁を取り囲み前記コンタクト電極と接続する第４のコンタクトと、前記第４のコンタクトの上部と前記第２の柱状半導体層上部とを接続する第５のコンタクトと、を形成する第６の工程を示す。
第５の工程の後、ゲート電極とゲート配線の上方には、ゲート電極とゲート配線と同じ形状の孔が残っている。また、コンタクト電極とコンタクト配線の上方には、コンタクト電極とコンタクト配線と同じ形状の孔が残っている。従って、露出した前記第１のゲート絶縁膜を除去し、前記第１の柱状半導体層周囲と前記ゲート電極と前記ゲート配線上と前記第２の柱状半導体層周囲と前記コンタクト電極と前記コンタクト配線上に第２のゲート絶縁膜を堆積し、前記ゲート配線上の一部と前期コンタクト電極及び前記コンタクト配線上の少なくとも一部の前記第２のゲート絶縁膜を除去し、第２の金属を堆積し、エッチバックを行うと、ゲート電極とゲート配線と同じ形状の孔とコンタクト電極とコンタクト配線と同じ形状の孔とに金属が埋め込まれ、自己整合で、第２の金属が前記柱状半導体層上部側壁を取り囲む第１のコンタクトと第２の金属が前記第２の柱状半導体層上部側壁を取り囲み前記コンタクト電極と接続する第４のコンタクト、を形成することができる。
図３０に示すように、露出した第１のゲート絶縁膜１３９、１３７、１３８を除去する。
図３１に示すように、第１の柱状シリコン層１１１周囲とゲート電極１４０ａとゲート配線１４０ｂ上と、第２の柱状シリコン層１１０周囲とコンタクト電極１４０ｃとコンタクト配線１４０ｄ上に第２のゲート絶縁膜１４１を堆積する。
図３２に示すように、ゲート配線１４０ｂ上の一部とコンタクト電極１４０ｃ及び前記コンタクト配線１４０ｄ上の少なくとも一部の第２のゲート絶縁膜１４１を除去するための第５のレジスト１４２を形成する。
図３３に示すように、ゲート配線１４０ｂ上の一部とコンタクト電極１４０ｃ及び前記コンタクト配線１４０ｄ上の少なくとも一部の第２のゲート絶縁膜１４１を除去する。第２のゲート絶縁膜１４１は分離され、第２のゲート絶縁膜１４３、１４４、１４５となる。また、等方性エッチングにより、第２のゲート絶縁膜１４３、１４４を除去してもよい。
前記ゲート配線上の一部の前記第２のゲート絶縁膜を除去しているため、同時にゲート配線のための第３のコンタクトを形成することができ、ゲート配線のためのコンタクトを容易に形成できる。
従って、コンタクト形成のために、第１のゲート絶縁膜の膜厚分と第２のゲート絶縁膜の膜厚分エッチングすればよく、深いコンタクト孔を形成する工程が不要となる。
図３４に示すように、第５のレジスト１４２を除去する。
図３５に示すように、第２の金属１４６、１４７を堆積し、エッチバックを行い、第１の柱状シリコン層１１１の上部と第２の柱状シリコン層１１０上部を露出する。第２の金属１４６、１４７の金属の仕事関数は、トランジスタがｎ型のときは、４．０ｅＶから４．２ｅＶの間であることが好ましい。また、第２の金属１４６、１４７の仕事関数は、トランジスタがｐ型のときは、５．０ｅＶから５．２ｅＶの間であることを特徴とすることが好ましい。
図３６に示すように、露出した第１の柱状シリコン層１１１上の第２のゲート絶縁膜１４５を除去する。
図３７に示すように、第３の金属１４８、１４９を堆積する。第３の金属は第２の金属と同じ金属でもよい。
図３８に示すように、金属配線のための第４の金属１５０を堆積する。
図３９に示すように、金属配線を形成し、第３の金属１４８、１４９と第２の金属１４６、１４７の一部をエッチングするための第６のレジスト１５１、１５２、１５３を形成する。
図４０に示すように、第４の金属１５０をエッチングし、金属配線１５４、１５５、１５６を形成する。また、第３の金属１４８、１４９と第２の金属１４６、１４７の一部をエッチングすることで、第２の金属１４７が前記第１の柱状シリコン層１１１上部側壁を取り囲む第１のコンタクト１４７ａと、前記第１のコンタクト１４７ａの上部と前記第１の柱状シリコン層１１１上部とを接続する第２のコンタクト１４９ａと、前記ゲート配線１４０ｂ上に形成された前記第２の金属１４７ｂと前記第３の金属１４９ｂからなる第３のコンタクト１５７と、第２の金属が前記第２の柱状半導体層上部側壁を取り囲み前記コンタクト電極と接続する第４のコンタクト１４６と、前記第４のコンタクト１４６の上部と前記第２の柱状シリコン層１１０上部とを接続する第５のコンタクト１４８を形成する。 金属配線形成前に、第３の金属１４８、１４９と第２の金属１４６、１４７の一部をエッチングしてもよい。
図４１に示すように、第６のレジスト１５１、１５２、１５３を除去する。
以上により、前記第５の工程の後、前記第１の柱状半導体層周囲と前記ゲート電極と前記ゲート配線上と、前記第２の柱状半導体層周囲と前記コンタクト電極と前記コンタクト配線上に第２のゲート絶縁膜を堆積し、前記ゲート配線上の一部と前記コンタクト電極及び前記コンタクト配線上の少なくとも一部の前記第２のゲート絶縁膜を除去し、第２の金属を堆積し、前記第１の柱状半導体層の上部と前記第２の柱状半導体層上部を露出し、前記第１の柱状半導体層上の前記第２のゲート絶縁膜を除去し、第３の金属を堆積し、前記第３の金属と前記第２の金属の一部をエッチングすることで、第２の金属が前記第１の柱状半導体層上部側壁を取り囲む第１のコンタクトと、前記第１のコンタクトの上部と前記第１の柱状半導体層上部とを接続する第２のコンタクトと、前記ゲート配線上に形成された前記第２の金属と前記第３の金属からなる第３のコンタクトと、第２の金属が前記第２の柱状半導体層上部側壁を取り囲み前記コンタクト電極と接続する第４のコンタクトと、前記第４のコンタクトの上部と前記第２の柱状半導体層上部とを接続する第５のコンタクトと、を形成する第６の工程が示された。
以上により、第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、同時に第２の柱状半導体層の周囲にフィン状半導体層上部と接続するコンタクト電極及びコンタクト配線を形成するゲートラストプロセスであって、さらに自己整合で柱状半導体層上部を金属と半導体との仕事関数差によってｎ型半導体層もしくはｐ型半導体層として機能させる構造を持つＳＧＴの製造方法が示された。
上記製造方法によって得られる半導体装置の構造を図１に示す。
シリコン基板１０１上に形成されたフィン状シリコン層１０３と、前記フィン状シリコン層１０３の周囲に形成された第１の絶縁膜１０４と、前記フィン状シリコン層１０３上に形成された第２の柱状シリコン層１１０と、前記第２の柱状シリコン層１１０の周囲に形成された金属からなるコンタクト電極１４０ｃと、前記コンタクト電極１４０ｃに接続された前記フィン状シリコン層１０３に直交する方向に延在する金属からなるコンタクト配線１４０ｄと、前記フィン状シリコン層１０３の上部と前記第２の柱状シリコン層１１０の下部に形成された第３の拡散層１２７と、前記コンタクト電極１４０ｃは前記第３の拡散層１２７と接続するのであって、前記第２の柱状シリコン層１１０上部側壁を取り囲み前記コンタクト電極１４０ｃと接続する第４のコンタクト１４６と、前記第４のコンタクト１４６の上部と前記第２の柱状シリコン層１１０上部とを接続する第５のコンタクト１４８と、を有する。
また、前記第２の柱状シリコン層１１０と前記コンタクト電極１４０ｃとの間に形成された第１のゲート絶縁膜１３７を有することを特徴とする。
また、 前記第２の柱状シリコン層１１０上部側壁と前記第４のコンタクト１４６との間に形成された第２のゲート絶縁膜１４３を有することを特徴とする。
また、前記第２の柱状シリコン１１０層の前記フィン状シリコン層１０３に直交する方向の幅は前記フィン状シリコン層１０３の前記フィン状シリコン層１０３に直交する方向の幅と同じであることを特徴とする。
また、前記コンタクト電極１４０ｃと前記コンタクト配線１４０ｄの周囲に形成された前記第１のゲート絶縁膜１３９を有することを特徴とする。
また、前記コンタクト電極１４０ｃのコンタクト配線１４０ｄに直交する方向の幅と前記コンタクト配線１４０ｄのコンタクト配線１４０ｄに直交する方向の幅は同じであることを特徴とする。
また、前記第４のコンタクト１４６の前記コンタクト配線１４０ｄに直交する方向の幅は、前記コンタクト電極１４０ｃの前記コンタクト配線１４０ｄに直交する方向の幅と等しいことを特徴とする。
また、前記第５のコンタクト１４８の前記コンタクト配線１４０ｄに直交する方向の幅は、前記第４のコンタクト１４６の前記コンタクト配線１４０ｄに直交する方向の幅と等しいことを特徴とする。
また、シリコン基板１０１上に形成されたフィン状シリコン層１０３と、前記フィン状シリコン層１０３の周囲に形成された第１の絶縁膜１０４と、前記フィン状シリコン層１０３上に形成された第１の柱状シリコン層１１１と、前記第１の柱状シリコン層１１１の周囲に形成された前記第１のゲート絶縁膜１３８と、前記第１のゲート絶縁膜１３８の周囲に形成された金属からなるゲート電極１４０ａと、前記ゲート電極１４０ａに接続された前記フィン状シリコン層１０３に直交する方向に延在する金属からなるゲート配線１４０ｂと、前記ゲート電極１４０ａと前記ゲート配線１４０ｂの周囲と底部に形成された前記第１のゲート絶縁膜１３８と、前記ゲート電極１４０ａの前記ゲート配線１４０ｂに直交する方向の幅と前記ゲート配線１４０ｂの前記ゲート配線１４０ｂに直交する方向の幅は同じであって、前記フィン状シリコン層１０３の上部と前記第１の柱状シリコン層１１１の下部に形成された前記第３の拡散層１２７と、前記第１の柱状シリコン層１１１の上部側壁の周囲に形成された前記第２のゲート絶縁膜１４５と、前記第２のゲート絶縁膜１４５の周囲に形成された第２の金属からなる第１のコンタクト１４７ａと、前記第１のコンタクト１４７ａの上部と前記第１の柱状シリコン層１１１上部とを接続する第３の金属からなる第２のコンタクト１４９ａと、前記ゲート配線１４０ｂ上に形成された前記第２の金属１４７ｂと前記第３の金属１４９ｂからなる第３のコンタクト１５７をさらに有することを特徴とする。
第１のコンタクト１４７ａの第２の金属の仕事関数は、トランジスタがｎ型のときは、４．０ｅＶから４．２ｅＶの間であることが好ましい。また、第２の金属１４６、１４７の仕事関数は、トランジスタがｐ型のときは、５．０ｅＶから５．２ｅＶの間であることが好ましい。
第２の柱状シリコン層１１０と第２の柱状シリコン層１１０周囲に形成されるコンタクト電極１４０ｃとコンタクト配線１４０ｄと、前記第２の柱状シリコン層１１０上部側壁を取り囲み前記コンタクト電極１４０ｃと接続する第４のコンタクト１４６と、前記第４のコンタクト１４６の上部と前記第２の柱状シリコン層１１０上部とを接続する第５のコンタクト１４８とで形成される構造は、コンタクト電極が前記第３の拡散層と接続することと第４のコンタクト１４６が前記コンタクト電極と接続すること以外はトランジスタ構造と同じ構造であるため、工程数を削減することができる。
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の技術的範囲を限定するものではない。
例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
１０１．シリコン基板
１０２．第１のレジスト
１０３．フィン状シリコン層
１０４．第１の絶縁膜
１０５．第２の絶縁膜
１０６．第１のポリシリコン
１０７．第３の絶縁膜
１０８．第２のレジスト
１０９．第３のレジスト
１１０．第２の柱状シリコン層
１１１．第１の柱状シリコン層
１１２．第３の絶縁膜
１１３．第３の絶縁膜
１１４．第２のダミーゲート
１１５．第１のダミーゲート
１１６．第２の絶縁膜
１１７．第２の絶縁膜
１１８．第４の絶縁膜
１２２．第２のポリシリコン
１２３．第４のダミーゲート
１２４．第３のダミーゲート
１２５．第４の絶縁膜
１２６．第４の絶縁膜
１２７．第３の拡散層
１２８．第５の絶縁膜
１２９．サイドウォール
１３０．サイドウォール
１３１．金属と半導体の化合物
１３２．金属と半導体の化合物
１３３．金属と半導体の化合物
１３４．層間絶縁膜
１３５．第１のゲート絶縁膜
１３６．第４のレジスト
１３７．第１のゲート絶縁膜
１３８．第１のゲート絶縁膜
１３９．第１のゲート絶縁膜
１４０．第１の金属
１４０ａ．ゲート電極
１４０ｂ．ゲート配線
１４０ｃ．コンタクト電極
１４０ｄ．コンタクト配線
１４１．第２のゲート絶縁膜
１４２．第５のレジスト
１４３．第２のゲート絶縁膜
１４４．第２のゲート絶縁膜
１４５．第２のゲート絶縁膜
１４６．第２の金属、第４のコンタクト
１４７．第２の金属
１４７ａ．第１のコンタクト
１４７ｂ．第２の金属
１４８．第３の金属、第５のコンタクト
１４９．第３の金属
１４９ａ．第２のコンタクト
１４９ｂ．第３の金属
１５０．第４の金属
１５１．第６のレジスト
１５２．第６のレジスト
１５３．第６のレジスト
１５４．金属配線
１５５．金属配線
１５６．金属配線
１５７．第３のコンタクト

Claims (9)

  1. 半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
    前記フィン状半導体層上に形成された第２の柱状半導体層と、
    前記第２の柱状半導体層の周囲に形成された金属からなるコンタクト電極と、
    前記コンタクト電極に基板に対して水平方向に接続された前記フィン状半導体層に直交する方向に延在する金属からなるコンタクト配線と、
    前記フィン状半導体層の上部と前記第２の柱状半導体層の下部に形成された第３の拡散層と、
    前記コンタクト電極は前記第３の拡散層と接続され、
    前記第２の柱状半導体層上部側壁を取り囲み前記コンタクト電極と直接接する第４のコンタクトと、前記第４のコンタクトの上部と前記第２の柱状半導体層上部とを接続する第５のコンタクトと、
    を有することを特徴とする半導体装置。
  2. 前記第２の柱状半導体層の前記フィン状半導体層に直交する方向の幅は前記フィン状半導体層の前記フィン状半導体層に直交する方向の幅と同じであることを特徴とする請求項１に記載の半導体装置。
  3. 前記コンタクト電極と前記コンタクト配線の周囲に形成された絶縁膜をさらに有することを特徴とする請求項１に記載の半導体装置。
  4. 前記コンタクト電極のコンタクト配線に直交する方向の幅と前記コンタクト配線のコンタクト配線に直交する方向の幅は同じであることを特徴とする請求項１に記載の半導体装置。
  5. 前記第４のコンタクトの前記コンタクト配線に直交する方向の幅は、前記コンタクト電極の前記コンタクト配線に直交する方向の幅と等しいことを特徴とする請求項１に記載の半導体装置。
  6. 前記第５のコンタクトの前記コンタクト配線に直交する方向の幅は、前記第４のコンタクトの前記コンタクト配線に直交する方向の幅と等しいことを特徴とする請求項１に記載の半導体装置。
  7. 半導体基板上に形成されたフィン状半導体層と、
    前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
    前記フィン状半導体層上に形成された第１の柱状半導体層と、
    前記第１の柱状半導体層の周囲にさらに形成された前記第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜の周囲に形成された金属からなるゲート電極と、
    前記ゲート電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなるゲート配線と、
    前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記第１のゲート絶縁膜と、前記ゲート電極の前記ゲート配線に直交する方向の幅と前記ゲート配線の前記ゲート配線に直交する方向の幅は同じであり、
    前記フィン状半導体層の上部と前記第１の柱状半導体層の下部に形成された前記第３の拡散層と、前記第１の柱状半導体層の上部側壁の周囲に形成された前記第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜の周囲に形成された第２の金属からなる第１のコンタクトと、
    前記第１のコンタクトの上部と前記第１の柱状半導体層上部とを接続する第３の金属からなる第２のコンタクトと、
    前記ゲート配線上に形成された前記第２の金属と前記第３の金属からなる第３のコンタクト
    をさらに有することを特徴とする請求項１に記載の半導体装置。
  8. 前記第１のコンタクトの第２の金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする請求項７に記載の半導体装置。
  9. 前記第１のコンタクトの第２の金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする請求項７に記載の半導体装置。
JP2017083724A 2017-04-20 2017-04-20 半導体装置の製造方法、及び、半導体装置 Expired - Fee Related JP6329299B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2017083724A JP6329299B2 (ja) 2017-04-20 2017-04-20 半導体装置の製造方法、及び、半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017083724A JP6329299B2 (ja) 2017-04-20 2017-04-20 半導体装置の製造方法、及び、半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2015114054A Division JP6285393B2 (ja) 2015-06-04 2015-06-04 半導体装置の製造方法、及び、半導体装置

Publications (2)

Publication Number Publication Date
JP2017126798A JP2017126798A (ja) 2017-07-20
JP6329299B2 true JP6329299B2 (ja) 2018-05-23

Family

ID=59365312

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017083724A Expired - Fee Related JP6329299B2 (ja) 2017-04-20 2017-04-20 半導体装置の製造方法、及び、半導体装置

Country Status (1)

Country Link
JP (1) JP6329299B2 (ja)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5158901A (en) * 1991-09-30 1992-10-27 Motorola, Inc. Field effect transistor having control and current electrodes positioned at a planar elevated surface and method of formation
US5874760A (en) * 1997-01-22 1999-02-23 International Business Machines Corporation 4F-square memory cell having vertical floating-gate transistors with self-aligned shallow trench isolation
US6891234B1 (en) * 2004-01-07 2005-05-10 Acorn Technologies, Inc. Transistor with workfunction-induced charge layer
US7348243B2 (en) * 2003-12-27 2008-03-25 Dongbu Electronics Co., Ltd. Semiconductor device and method for fabricating the same
JP2009141110A (ja) * 2007-12-06 2009-06-25 Elpida Memory Inc 半導体装置および半導体装置の製造方法
JP2009283772A (ja) * 2008-05-23 2009-12-03 Nec Corp 半導体装置及び半導体装置の製造方法
JP2012094762A (ja) * 2010-10-28 2012-05-17 Elpida Memory Inc 半導体装置および半導体装置の製造方法
CN103119720A (zh) * 2011-09-15 2013-05-22 新加坡优尼山帝斯电子私人有限公司 半导体器件的制造方法，及半导体器件
KR20130110181A (ko) * 2011-11-09 2013-10-08 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 반도체 장치의 제조 방법 및 반도체 장치

Also Published As

Publication number Publication date
JP2017126798A (ja) 2017-07-20

Similar Documents

Publication Publication Date Title
JP5759077B1 (ja) 半導体装置の製造方法、及び、半導体装置
JP5731073B1 (ja) 半導体装置の製造方法、及び、半導体装置
JP5822326B1 (ja) 半導体装置の製造方法、及び、半導体装置
JP5838529B1 (ja) 半導体装置の製造方法、及び、半導体装置
JP5902868B1 (ja) 半導体装置の製造方法、及び、半導体装置
JP5872054B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP5680801B1 (ja) 半導体装置の製造方法、及び、半導体装置
JP5740535B1 (ja) 半導体装置の製造方法、及び、半導体装置
JP6328832B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP6329299B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP6368836B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP6285393B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP6174174B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP6080989B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP6200478B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP6033938B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP5869166B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP6326437B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP5890053B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP6211637B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP5861197B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP6121386B2 (ja) 半導体装置の製造方法、及び、半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170420

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171213

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171214

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180416

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180419

R150 Certificate of patent or registration of utility model

Ref document number: 6329299

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees