CN103095260A - 两相对称pwm信号发生器及两相正弦信号生成单元 - Google Patents

Abstract

本发明涉及两相对称PWM信号发生器及两相正弦信号生成单元，N位相位累加器、ROM、D/A和低通滤波器等4个模块，构成一个两相正弦信号生成单元，能够根据输入信号表达的控制要求，给出两相正弦信号。其后的比较、分频、输出控制等3个模块，对上述给出的两相正弦信号进行处理，给出两相对称PWM信号，可称之为PWM信号生成单元。本发明的电路采用FPGA和相关芯片构成，其输出为频率、相位、相位差均可连续调节的两相正弦信号，控制可靠，精度高。

Description

两相对称PWM信号发生器及两相正弦信号生成单元

技术领域

本发明涉及超声波电机控制领域中的两相四路对称PWM信号发生器及两相正弦信号生成单元。

背景技术

超声波电动机（USM）是一种新型的运动控制执行元件，具有不同于传统电机的工作原理与结构。传统电机是利用磁场力推动转子或动子运动的，超声波电动机则是利用压电材料的压电效应，靠摩擦力推动转子或动子运动的。与传统电机相比，超声波电动机有结构简单，不需要线圈，重量轻，驱动部件形状灵活，无噪声，无磁场辐射干扰，功率质量比大，微位移直接驱动等诸多优点。这些优点使得超声波电动机在航空航天、机器人、精密加工设备、医疗仪器、生物工程设备等高端运动控制领域及家用电器、汽车电子等普通运动控制领域都有着广泛的应用前景。

超声波电机性能与其驱动控制电路直接相关，驱动控制电路性能的好坏直接影响超声波电机运动控制装置的整体控制性能。USM驱动控制电路有多种不同的结构形式，目前，推挽式电路应用较广；该类电路结构相对简单，构成的USM运动控制装置可以满足许多应用场合的需求。对于两相行波型超声波电机的推挽式驱动电路而言，一相的推挽式电路包含两个电力电子器件MOSFET，需要两路对称PWM信号来控制这两个MOSFET的开、关状态。于是，用来驱动两相行波型超声波电机的两相推挽式电路，就需要两相四路对称PWM信号，且PWM信号的频率、占空比（对应于输出驱动电压的幅值）和相位差都应该是可以根据控制要求来调节的。

本发明给出的“两相对称PWM信号发生器”就用来产生这四路对称PWM信号。

在超声波电机驱动电路中常用的对称PWM信号发生器，给出的PWM信号的频率调节精度低，难于实现基于频率调节的有效的电机转速控制。

发明内容

本发明的目的是提供一种新的两相对称PWM信号发生器，以及一种两相正弦信号生成单元，其信号频率、占空比和相位差都可调，且频率调节精度足够高，解决了上述问题。实验验证表明，效果良好，用以解决现有技术中控制有效性和精度偏低的问题。

为实现上述目的，本发明的方案包括：

两相对称PWM信号发生器，包括：两相正弦信号生成单元和对称PWM信号生成单元，对称PWM信号生成单元以两相正弦信号生成单元输出的两相正弦信号为输入，输出两相对称PWM信号；两相正弦信号生成单元包括：一个N位相位累加器，输入信号包括频率控制字K、时钟信号CLK，以及上一时钟周期所产生的相位数据，N为相位累加器输出频率

f_clk为时钟频率，N为相位累加器的字长；至少一个ROM，ROM存储预先设定的函数值，并以N位相位累加器的累加值为采样地址，输出对应的函数值，形成分别与两路正弦信号对应的数字信号。

N位相位累加器包括三个加法器，第一加法器的输入包括频率控制字K、时钟信号CLK、以及其输出，第二、第三加法器均以第一加法器的输出为输入，第二加法器的另一个输入为设定的常数LPM_CONSTANT，第三加法器的另一个输入为相位调节量；第二、第三加法器的输出用于形成N位相位累加器的两路输出。

两相正弦信号生成单元包括两个ROM，两个ROM分别对应连接N位相位累加器的两路输出。

两相正弦信号生成单元包括一个ROM，该ROM通过两路数据选择器分别连接N位相位累加器的两路输出，时钟信号CLK为两路数据选择器的控制信号。

所述相位累加器还包括两个同步D触发器，所述第二、第三加法器的输出分别连接对应的同步D触发器的输入，同步D触发器的输出分别对应连接所述相位累加器的两路输出。

两相正弦信号生成单元，包括：

一个N位相位累加器，输入信号包括频率控制字K、时钟信号CLK，以及上一时钟周期所产生的相位数据，N为相位累加器输出频率

f_clk为时钟频率，N为相位累加器的字长；至少一个ROM，ROM存储预先设定的函数值，并以N位相位累加器的累加值为采样地址，输出对应的函数值，形成分别与两路正弦信号对应的数字信号；D/A转换器，用于将ROM输出的数字信号转换为模拟信号；低通滤波器，用于将D/A转换器输出的模拟信号进行滤波、输出。

N位相位累加器包括三个加法器，第一加法器的输入包括频率控制字K、时钟信号CLK、以及其输出，第二、第三加法器均以第一加法器的输出为输入，第二加法器的另一个输入为设定的常数LPM_CONSTANT，第三加法器的另一个输入为相位调节量；第二、第三加法器的输出用于形成N位相位累加器的两路输出。

两相正弦信号生成单元包括两个ROM，两个ROM分别对应连接N位相位累加器的两路输出。

两相正弦信号生成单元包括一个ROM，该ROM通过两路数据选择器分别连接N位相位累加器的两路输出，时钟信号CLK为两路数据选择器的控制信号。

所述相位累加器还包括两个同步D触发器，所述第二、第三加法器的输出分别连接对应的同步D触发器的输入，同步D触发器的输出分别对应连接所述相位累加器的两路输出。

本发明的“两相对称PWM信号发生器”，基本结构如图1所示。图1所示结构，可按照功能分为两个部分。N位相位累加器、ROM、D/A和低通滤波器等4个模块，构成一个“两相正弦信号生成单元”，能够根据输入信号表达的控制要求，给出两相正弦信号。其后的比较、分频、输出控制等3个模块，对上述给出的两相正弦信号进行处理，给出两相对称PWM信号，可称之为“PWM信号生成单元”。

本发明的电路采用FPGA和相关芯片构成，其输出为频率、相位、相位差均可连续调节的两相正弦信号，控制可靠，精度高。

附图说明

图1是两相对称PWM信号发生器原理框图；

图2是两相正弦信号生成单元原理框图；

图3是相位累加器模块原理，及其与ROM的连接关系图；

图4是相位累加器模块的CPLD设计图；

图5是ROM分时复用单元的原理框图；

图6是两路地址数据选择器设计图；

图7是四阶切比雪夫低通滤波电路；

图8是简化实施方式的两相对称PWM信号发生器原理框图；

图9是基于两相正弦信号生成单元的对称PWM信号生成单元；

图10是对称PWM信号生成单元设计图；

图11是对称PWM波形；

图12是低频PWM通断控制波形。

具体实施方式

下面结合附图对本发明做进一步详细的说明。

本文中，两相正弦信号生成单元也称为“两相正弦信号发生器”。

两相对称PWM信号发生器实施例

1、两相正弦信号生成单元

该单元的原理框图重画如图2所示。图中，f_clk为时钟频率，K为频率控制字，N为相位累加器的字长，W为ROM地址线位数，D为ROM数据线宽度（一般也为D/A转换器的位数），f_o为输出频率。简单地说，它把预先计算好的函数值逐点存入有W位地址线、D位数据线ROM中，构成正弦表。再根据实际需要按照一定规律取出所需的函数值，经D/A（模拟/数字）变换、低通滤波，得到所需频率的两相正弦信号输出。

该单元的信号生成过程为，在时钟脉冲f_clk的控制下，对输入频率控制字K进行累加，当累加器计数大于2^N时，相位累加器相当于做一次模余运算。相位累加器的输出对应于该时刻合成周期信号的相位，并且这个相位是周期性的，在0°~360°范围内变化。一方面，累加器将在上一时钟周期所产生的相位数据反馈到加法器的输入端，以使加法器在下一时钟周期继续与频率控制字K相加；另一方面，将累加值作为采样地址送入ROM。ROM根据这个地址输出相应的幅值（数字量），该数值最后经D/A转换器和低通滤波器将波形数据转换成所需要的模拟波形。输出频率为：

$f_o=\frac{K\·f_{\mathrm{clk}}}{2^N}---\left(1\right)$

频率分辨率为：

$f_{o\min }=\frac{f_{\mathrm{clk}}}{2^N}---\left(2\right)$

由式(2)可以看出，所设计正弦信号生成单元的频率分辨率只与输入时钟频率f_clk和相位累加器的字长N有关。要提高频率分辨率，可以增加相位累加器的字长N，或降低输入时钟频率。但降低时钟频率会减少每个正弦周期内的采样点数。

超声波电机的驱动频率一般在20kHz~100kHz。为了保证正弦信号生成单元在正常工作时，一个周期有足够的采样点数，从而能够得到较好的波形形状，设计中选用5MHz的时钟频率f_clk。于是，根据奈奎斯特采样定理，所设计正弦信号生成单元的最高输出频率f_omax＜f_clk/2。实际应用中，为了保持输出信号的质量，输出信号的频率一般不应超过时钟频率的1/3，以避免混叠谐波落入有用的输出频带内。另一方面，出于改善转速控制性能的目的，往往希望超声波电机驱动电源的频率能够实现连续可调，即要求频率分辨率数值足够小。若：初步确定频率分辨率为3Hz左右，由式（2）可得相位累加器位数N为：

$N={\log }_2\frac{f_{\mathrm{clk}}}{f_{o\min }}\≈20.6685$

于是，取N=21，那么频率分辨率为：

$f_{o\min }=\frac{f_{\mathrm{clk}}}{2^N}=\frac{5\mathrm{MHz}}{2^{21}}\≈2.3842\mathrm{Hz}$

基本满足了频率可连续可调的要求。

由此可以看出，所设计的正弦信号生成单元，频率分辨率可根据需要自由设置，这也就使得整个对称PWM信号发生器的频率调节精度可以达到任意的需要数值。

设计中，ROM用来存储一个周期正弦表的离散序列值，而ROM的容量有限，往往只对累加器的高W为进行寻址。若ROM有D位数据位，则2^W个采样幅值以D位二进制数固化在ROM中，按寻址地址输出相应相位的正弦信号幅值。在实际应用中，一般有D≥W。ROM的存储容量为2^W×D（bit）。其中W为ROM地址线位数，D为ROM的数据线输出位数。根据实际使用中ROM的大小，取W=14、D=14，相位分辨率为Δphase=360°/2^w=360°/2¹⁴=0.022°。举例来说，本设计可选用FLASH芯片SST39VF200A，该存储芯片有17根地址线，16根数据线，存储结构为128K*16bit。

根据上述分析，采用CPLD（可编程逻辑器件）实现了上述“两相正弦信号生成单元”中的相位累加器模块，给出W位的ROM地址。ROM选用FLASH芯片SST39VF200A。图3给出了相位累加器模块的原理框图，图中的“频率控制字”即图2中的K，CLK即图2中的时钟脉冲f_clk。

图4给出了与图3虚线框之外部分对应的具体的QuartusⅡ设计图。其中，左侧的LPM_ADD_SUB1模块即对应于图3中的“N位加法器”，在时钟信号clk（即图3中的CLK信号）的控制下，实现对输入21位二进制数值tiaopin[20..0]（即图3中的频率控制字）的累加，输出sum[20..0]为累加得到的21位二进制输出数值。

随后，居中位置的两个模块LPM_ADD_SUB2、LPM_ADD_SUB3（对应于图3的两个W位加法器），接收上述输出信号sum[20..0]的高14位，即sum[20..7]，作为输入。模块LPM_ADD_SUB2的另一个输入来自事先设定的常数LPM_CONSTANT；该模块在时钟信号clk的控制下，完成对sum[20..7]和常数LPM_CONSTANT这两个输入数值的加法运算，输出为14位的地址数据data[13..0]，用于后续的ROM寻址。模块LPM_ADD_SUB3的另一个输入来自变量tiaoxiang[13..0]，该变量用来连续调节两相正弦波之间的相位差；该模块在时钟信号clk的控制下，完成对sum[20..7]和tiaoxiang[13..0]这两个输入数值的加法运算，输出为14位的地址数据，用于后续的ROM寻址。这里，常数LPM_CONSTANT和变量tiaoxiang[13..0]，使得本发明所述两相PWM信号发生器的两相信号之间的相位差可连续调节，且两相信号的相位亦可调节，为基于该PWM信号发生器的超声波电机控制设计，提供了完全的调节自由度。

图4右侧的两个同步D触发器reg121、reg122不是必须的，亦不产生任何实质性的运算。用在这里，是为了消除加法器模块LPM_ADD_SUB2、LPM_ADD_SUB3输出信号中由于数字电路竞争冒险造成的毛刺。实践证明，有效地消除了毛刺，充分保证了工作的可靠性。

图4给出了图3除虚线框之外的各模块的具体设计，输出为用来进行读取ROM所存数据的两个14为存储地址。如图3所示，这里需要两个ROM芯片，分别存储一个正弦表。若能将这两个正弦表存储在一个ROM芯片中，并能够实现正确读取，就能够少用一个ROM芯片。如前述，这里选用FLASH芯片SST39VF200A作为ROM。本发明把两个正弦表存储在这一个FLASH存储器中，其中第一个正弦表存储在0-16383地址单元中，而第二个正弦表存储在16384-32767地址单元中。则第一个正弦表的地址线最高位ADDR[14]设为0，而第二个正弦表地址线最高位ADDR[14]设为1，由最高地址位即ADDR[14]识别相应的正弦表。时钟信号CLK接ADDR[14]作为数据选择器的选择信号，当CLK为低电平时选择第一个正弦表，为高电平时选择第二个正弦表。在一个时钟周期内，根据时钟信号CLK的高低电平，对ROM进行两次寻址。图5给出了ROM分时复用的实现方法的原理框图。图中，两路地址并行输入，通过一个二选一的数据选择器进行选择，选择器的控制端接CLK，由CLK的高、低电平来确定选通的地址。当CLK=0时，输出两相中的A相地址对应的数据；当CLK=1时，输出的是B相地址对应的数据。这样就实现了并行输入的两相地址数据在时间上分别、连续作用于ROM芯片，互不干扰，各自正确读取各自的数据。

图6给出了在QuartusⅡ中设计的图5中“两路地址数据选择器”的设计图。其中，左侧点划线框内的部分，就是图4右侧的那两个同步D触发器，在这里画出，只是为了表明图4与图6模块之间的连接关系。BUSMAX模块为二选一模块，其功能在上一段已详细描述，不再重复。BUSMAX模块的输出为ROM芯片（即FLASH芯片SST39VF200A）寻址读数所需的14位地址ADDR[13..0]。但是，FLASH芯片SST39VF200A一共有17根地址线，即ADDR[16..0]。BUSMAX模块的输出给出的是ADDR[13..0]，ADDR[14]用来识别相应的正弦表（如图5及上一段文字所述），所以图6中，将余下未确定的两位地址ADDR[16..15]设定为常数LPM_CONSTANT（数值为0）。

这样，就得到了全部17位地址数据ADDR[16..0]，接ROM地址输入引脚。由ROM，就可以读出两相正弦信号的14位二进制数值了，分别表示为sin[13..0]和cos[13..0]。

图2框图中，除D/A转换器、低通滤波器之外的部分，均以设计完成。D/A转换器可选取转速速率合适且转换位数大于等于14位的芯片，可以有许多不同的芯片型号供选择。针对超声波电机驱动应用，低通滤波器设计为四阶切比雪夫低通滤波电路，具体设计如图7所示。因切比雪夫低通滤波电路为常见的典型电路，具体原理不再累述。

至此，图2所示两相正弦信号生成单元，设计完成。其输出为频率、相位、相位差均可连续调节的两相正弦信号。

实际上，为实现本发明所述的“两相PWM信号发生器”，图2框图中的D/A转换器、低通滤波器两个模块并不是必须的，即作为另一种实施方式，图1框图可为图8所示；这样，结构更为简洁，成本更低，体积更小。

这里，之所以画出图2，并叙述D/A转换器、低通滤波器两个模块的设计，是为了表明，图2结构可以独立于本发明所述的“两相PWM信号发生器”，单独用做一种基于CPLD实现的新颖的“两相正弦信号发生器”。

2、PWM信号生成单元

这里讨论基于两相正弦信号生成单元的对称PWM控制信号产生方法。

图9给出了基于两相正弦信号生成单元的对称PWM信号发生单元的原理框图。由两相正弦信号生成单元产生的两路正弦信号sin(θ)和cos(θ)，分别经比较器、由D触发器构成的二分频电路、4个与门构成的占空比调节电路后，产生四路对称PWM信号。再经4个与门构成的输出控制电路后，输出。

图9中，clk为时钟信号；频率控制字即图9中的K，用来调节输出PWM信号的频率；相位控制字是指前述常数LPM_CONSTANT和变量tiaoxiang[13..0]，分别用来调节两相PWM信号的初始相位和两相之间的相位差；幅值控制字来控制PWM信号的占空比，实现超声波电机的调压控制。图9右侧上端的输入信号ENPWM，用来控制PWM信号的输出。当ENPWM=0时，禁止所有PWM输出，所有输出均保持为0（即低电平）；当ENPWM=1时，PWM输出使能，所有PWM信号正常输出。

由此可以看出，可以通过设置频率控制字、相位控制字、幅值控制字，实现对PWM信号的频率、相位差、占空比的调节。

图10给出了与图9相对应的在Quartus Ⅱ中的设计电路图。图中，LPM_COMPARE模块为比较器，DFF2模块为D触发器，AND2模块为2输入与门；信号tiaofu[13..0]对应于图9中的“幅值控制字”。

图10中各模块所处位置、功能均与图9相同，不再重复叙述。

上述设计用于超声波电机驱动电路，效果良好。图11、图12分别给出了实测的对称PWM波形和对称PWM在低频PWM通断控制方式下的实测输出波形。

两相正弦信号生成单元实施例

两相正弦信号生成单元已经在上面实施例中具体介绍，在此不再赘述。

Claims (10)

1.两相对称PWM信号发生器，其特征在于，包括：两相正弦信号生成单元和对称PWM信号生成单元，对称PWM信号生成单元以两相正弦信号生成单元输出的两相正弦信号为输入，输出两相对称PWM信号；

两相正弦信号生成单元包括：

一个N位相位累加器，输入信号包括频率控制字K、时钟信号CLK，以及上一时钟周期所产生的相位数据，N为相位累加器输出频率

f_clk为时钟频率，N为相位累加器的字长；

至少一个ROM，ROM存储预先设定的函数值，并以N位相位累加器的累加值为采样地址，输出对应的函数值，形成分别与两路正弦信号对应的数字信号。

2.根据权利要求1所述的两相对称PWM信号发生器，其特征在于，N位相位累加器包括三个加法器，第一加法器的输入包括频率控制字K、时钟信号CLK、以及其输出，第二、第三加法器均以第一加法器的输出为输入，第二加法器的另一个输入为设定的常数LPM_CONSTANT，第三加法器的另一个输入为相位调节量；第二、第三加法器的输出用于形成N位相位累加器的两路输出。

3.根据权利要求2所述的两相对称PWM信号发生器，其特征在于，两相正弦信号生成单元包括两个ROM，两个ROM分别对应连接N位相位累加器的两路输出。

4.根据权利要求2所述的两相对称PWM信号发生器，其特征在于，两相正弦信号生成单元包括一个ROM，该ROM通过两路数据选择器分别连接N位相位累加器的两路输出，时钟信号CLK为两路数据选择器的控制信号。

5.根据权利要求3或4所述的两相对称PWM信号发生器，其特征在于，所述相位累加器还包括两个同步D触发器，所述第二、第三加法器的输出分别连接对应的同步D触发器的输入，同步D触发器的输出分别对应连接所述相位累加器的两路输出。

6.两相正弦信号生成单元，其特征在于，包括：

一个N位相位累加器，输入信号包括频率控制字K、时钟信号CLK，以及上一时钟周期所产生的相位数据，N为相位累加器输出频率

f_clk为时钟频率，N为相位累加器的字长；

至少一个ROM，ROM存储预先设定的函数值，并以N位相位累加器的累加值为采样地址，输出对应的函数值，形成分别与两路正弦信号对应的数字信号；

D/A转换器，用于将ROM输出的数字信号转换为模拟信号；

低通滤波器，用于将D/A转换器输出的模拟信号进行滤波、输出。

7.根据权利要求6所述的两相正弦信号生成单元，其特征在于，N位相位累加器包括三个加法器，第一加法器的输入包括频率控制字K、时钟信号CLK、以及其输出，第二、第三加法器均以第一加法器的输出为输入，第二加法器的另一个输入为设定的常数LPM_CONSTANT，第三加法器的另一个输入为相位调节量；第二、第三加法器的输出用于形成N位相位累加器的两路输出。

8.根据权利要求7所述的两相正弦信号生成单元，其特征在于，两相正弦信号生成单元包括两个ROM，两个ROM分别对应连接N位相位累加器的两路输出。

9.根据权利要求7所述的两相正弦信号生成单元，其特征在于，两相正弦信号生成单元包括一个ROM，该ROM通过两路数据选择器分别连接N位相位累加器的两路输出，时钟信号CLK为两路数据选择器的控制信号。

10.根据权利要求8或9所述的两相正弦信号生成单元，其特征在于，所述相位累加器还包括两个同步D触发器，所述第二、第三加法器的输出分别连接对应的同步D触发器的输入，同步D触发器的输出分别对应连接所述相位累加器的两路输出。

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