CN106200759A - 一种快速响应的混合信号发生器及其实现方法 - Google Patents
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Abstract
本发明提供了一种快速响应的混合信号发生器及其实现方法，它包括接口电路、单片机（MCU）、低通滤波器、FPGA单元和DAC单元，单片机分别电连接FPGA单元、键盘显示电路和复位单元，FPGA单元分别电连接电源电路、JTAG单元、晶振单元和DAC单元，DAC单元电连接低通滤波器。本发明克服现有技术的不足，具有合成速度快、波形数据少、易集成且电路简单的所有参数均独立设置，参数改变方便快捷等特点。
Description
（一）技术领域
本发明涉及一种混合信号发生器，具体涉及一种快速响应的混合信号发生器及其实现方法。
（二）背景技术
多分量混合信号发生器广泛应用于科学试验、电子线路和自动控制等领域，此外还在医学领域例如频谱治疗仪、心电图诊断等和非电测量领域得到应用。目前，合成多分量信号的电路都可以就其硬件构成分为数字电路部分和模拟电路部分，数字电路共享一片或多片可编程逻辑器件，由控制逻辑、波形存储器、相位累加器等单元组成的数字电路部分，以较高速率向模拟电路部分输出波形数据。模拟电路部分由波形变换DAC、幅度设置DAC、低通滤波器、乘法器等单元组成。而随着多分量混合信号发生器的应用的不断增多，对其性能也提出了更高的要求。
用多台函数/任意波发生器输出信号叠加可以模拟所需的多分量混合信号。但是，仪器的增多会带来诸多不便，每台仪器不同源，随着时间的增加，叠加信号波形的失真也会加大。
（三）发明内容
本发明的目的是是克服现有技术的不足，提供一种合成速度快、波形数据少、易集成且电路简单的所有参数均独立设置，参数改变方便快捷的多分量的快速响应的混合信号发生器。
本发明的目的是这样实现的：一种快速响应的混合信号发生器，它包括接口电路、单片机（MCU）、低通滤波器、FPGA单元和DAC单元，单片机分别电连接FPGA单元、键盘显示电路和复位单元，FPGA单元分别电连接电源电路、JTAG单元、晶振单元和DAC单元，DAC单元电连接低通滤波器。
本发明还有这样一些技术特征：
1、所述的单片机与FPGA单元通过接口电路进行通信电连接。
、所述的FPGA单元内部包括DDS系统，DDS系统包括正弦波发生电路、脉冲波发生电路和三角波发生电路。
本发明的另一目的在于提供一种上述快速响应的混合信号发生方法，它包括以下几个步骤：
1、波形发生电路由单片FPGA单元和模拟电路组成，FPGA单元中微处理器通过接口电路设置所有分量参数，FPGA单元为EP3C55F484C6芯片，外部晶振时钟频率为40MHz，经锁相环倍频后系统时钟Fsys为400MHz；
2、数据合成步骤，整个波形幅度的数据合成是在FPGA单元内部完成的；波形数据先分别经过乘法器，然后一起通过加法器，完成了多分量混合信号的波形幅度数据的合成，然后再输出到DAC，经过转换后变成了模拟信号，完成了数据合成；
3、DDS部分正弦波形数据步骤，电路由相位累加器、D锁存器、加法器和正弦波ROM表组成，其中F为频率控制字、P为相位控制字、Fsys为参考时钟频率，N为相位累加器的字长，相位累加器在时钟Fsys的控制下以步长F作累加，输出的N位二进制码与相位控制字P相加后作为波形ROM的地址，对波形ROM进行寻址，波形ROM输出D位的幅度码S(n)经D/A转换器变成阶梯波S(t)，再经过低通滤波器平滑后就可以得到合成的信号波形，合成的信号波形形状取决于波形ROM中存放的正弦波码，因此可以产生正弦波；
4、DDS部分脉冲波形数据步骤，电路由相位累加器、D锁存器、加法器、比较器和多路开关组成，除了比较器和多路开关，其他部分与正弦波产生电路相同，其中F为频率控制字、P为相位控制字、Fsys为参考时钟频率，N为相位累加器的字长，W为脉宽控制字。通过设置W可以设定比较器被比较的电压参考，加法器的输出与比机器的参考电压进行比较，则输出脉宽可调的脉冲波形数据；
5、DDS部分三角波形数据步骤，D锁存器的输出N位数据与N为数据的最高位进行异或操作，当D锁存器的输出超过2N-1-1，而在2N-1~2N-1范围时，最高位为1，也就是输出数据和二进制1进行逐位异或，而一个n位数X与1进行异或，相当于对X进行取反操作，即Ｄ锁存器的输出为2n-1-X，而原来X不断增加，那么经过异或之后，X不断减小，当D锁存器输出最大值2n-1时，2n-1-X为0，输出波形为下斜波，完整的波形即为上斜波加下斜波，正好为三角波波形；
6、所示的FPGA逻辑控制单元的幅度字为16bit、频率字F为32Bit、相位字P为16Bit，脉宽16Bit。幅度分辨率为0.01%，频率分辨率力0.01Hz，相位分辨率为0.01度，脉宽分辨率为0.01%。
本发明核心技术通过发挥单片机的控制作用，以现场可编程门阵列（FPGA）调用直接数字合成器（DDS）的功能。具体步骤为单片机控制FPGA构成的DDS系统通过接口电路，单片机输送相位控制字、频率控制字和幅值控制字，由FPGA及模拟电路输出所需相位、频率和幅值的正弦波信号和三角波等任意波信号，并以数字方式进行叠加。
本发明的工作原理是：通过外置键盘设置所要发生的波形的参数(设置的参数在LCD上显示)，FPGA将接收到的数据(基波的波形、基波的频率、基波的幅值以及叠加谐波的波形、频率)进行处理，并将处理后的数据输出给DAC。
与现有技术相比，本发明的有益效果为：波形数据少，参数设置方便，响应时间快。FPGA内部采用DDS，所有的部件几乎都是数字电路，所以易集成，相比多个信号源的叠加，和函数发生器相比，体积小，可靠性高。并且易于程序控制，改变灵活，性价比较高。
（四）附图说明
图1为本发明的总体电路设计框图。
图2为实施本发明的32分量信号直接波形数据合成方案框图。
图3是图2所示的波形合成部分的拓扑结构图。
图4是图2所示的DDS部分正弦波形数据实现原理框图。
图5是图2所示的DDS部分脉冲波形数据实现原理框图。
图6是图2所示的DDS部分三角波形数据实现原理框图。
图7是实施本发明的8分量信号直接波形数据合成方案框图。
（五）具体实施方式
为使本发明的目的、技术方案和优点更加清楚明了，下面通过附图中示出的具体实施例来描述本发明。
实施例一：
结合图1，本实施例快速响应的混合信号发生器包括接口电路、单片机（MCU）、低通滤波器、FPGA单元和DAC单元，单片机分别电连接FPGA单元、键盘显示电路和复位单元，FPGA单元分别电连接电源电路、JTAG单元、晶振单元和DAC单元，DAC单元电连接低通滤波器。
结合图2，为本发明的第一种较佳实施方式，混合信号由28个正弦分量、2个脉冲分量和2个三角分量叠加而成，共32个分量，其波形发生电路由单片FPGA和模拟电路组成。在FPGA中，微处理器通过接口电路设置所有分量参数，FPGA选取Cyclone III代的EP3C55F484C6芯片，外部晶振时钟频率为40MHz，经锁相环倍频后系统时钟Fsys为400MHz。
图3为图2中数据合成部分的数据合成的拓扑结构图，整个波形幅度的数据合成是在FPGA内部完成的。多个波形数据先分别经过乘法器，然后一起通过加法器，这个过程完成了多分量混合信号的波形幅度数据的合成，然后再输出到DAC，经过转换后变成了模拟信号，完成了数据合成。
图4为图2所示的DDS部分正弦波形数据实现原理框图，具体实现原理如下：电路由相位累加器、D锁存器、加法器和正弦波ROM表组成。其中F为频率控制字、P为相位控制字、Fsys为参考时钟频率，N为相位累加器的字长。相位累加器在时钟Fsys的控制下以步长F作累加，输出的N位二进制码与相位控制字P相加后作为波形ROM的地址，对波形ROM进行寻址，波形ROM输出D位的幅度码S(n)经D/A转换器变成阶梯波S(t)，再经过低通滤波器平滑后就可以得到合成的信号波形。合成的信号波形形状取决于波形ROM中存放的正弦波码，因此可以产生正弦波。
图5是图2所示的DDS部分脉冲波形数据实现原理框图，具体实现原理如下：电路由相位累加器、D锁存器、加法器、比较器和多路开关组成。除了比较器和多路开关，其他部分与正弦波产生电路相同。其中F为频率控制字、P为相位控制字、Fsys为参考时钟频率，N为相位累加器的字长，W为脉宽控制字。通过设置W可以设定比较器被比较的电压参考，加法器的输出与比机器的参考电压进行比较，则输出脉宽可调的脉冲波形数据。
图6是图2所示的DDS部分三角波形数据实现原理框图，具体实现原理如下：D锁存器的输出N位数据与N为数据的最高位进行异或操作。当D锁存器的输出超过2N-1-1，而在2N-1~2N-1范围时，最高位为1，也就是输出数据和二进制1进行逐位异或。而一个n位数X与1进行异或，相当于对X进行取反操作，即Ｄ锁存器的输出为2n-1-X。而原来X不断增加，那么经过异或之后，X不断减小，当D锁存器输出最大值2n-1时，2n-1-X为0，输出波形为下斜波。完整的波形即为上斜波加下斜波，正好为三角波波形。
在图3、4、5、6中，所示的逻辑控制单元的幅度字为16bit、频率字F为32Bit、相位字P为16Bit，脉宽16Bit。幅度分辨率为0.01%，频率分辨率力0.01Hz，相位分辨率为0.01度，脉宽分辨率为0.01%。
实施例二：
结合图7，为本发明所述的第二种较佳实施方式，工作原理和第一种实施方式一样，只是使用的元器件的参数及函数信号技术指标有所不同。
在图7中，混合信号8分量的任意波形信号，由傅里叶原理，任何信号都可以由正弦信号表征，即共有8个正弦分量，可编程逻辑器件FPGA采用Cyclone IV代的EP4CE115F29C7N，Fsys为外部晶振频率50MHz，经锁相环倍频后系统时钟Fsys为300MHz。
图7中，所示的控制逻辑单元幅度字为12bit、频率字为32Bit、相位字12Bit、脉宽字为12Bit。幅度分辨率为0.1%，频率分辨率力0.1Hz，相位分辨率为0.1度，脉宽分辨率为0.1%。
在图2和图7的实施方案中关于FPGA的选型，FPGA应该在满足本发明所有功能指标的基础上略有剩余。运用QUARTUSE II仿真设计表明，如采用ALTERA公司的FPGA器件，其硬件资源足够支撑32个分量和任意8分量的直接波形数据合成。
Claims (4)
1.一种快速响应的混合信号发生器，其特征在于它包括接口电路、单片机、低通滤波器、FPGA单元和DAC单元，单片机分别电连接FPGA单元、键盘显示电路和复位单元，FPGA单元分别电连接电源电路、JTAG单元、晶振单元和DAC单元，DAC单元电连接低通滤波器。
2.根据权利要求1所述的一种快速响应的混合信号发生器，其特征在于所述的单片机与FPGA单元通过接口电路进行通信电连接。
3.根据权利要求2所述的一种快速响应的混合信号发生器，其特征在于所述的FPGA单元内部包括DDS系统，DDS系统包括正弦波发生电路、脉冲波发生电路和三角波发生电路。
4.根据权利要求1所述的一种快速响应的混合信号发生器的快速响应的混合信号发生方法，其特征在于它包括以下几个步骤：
（1）波形发生电路由单片FPGA单元和模拟电路组成，FPGA单元中微处理器通过接口电路设置所有分量参数，FPGA单元为EP3C55F484C6芯片，外部晶振时钟频率为40MHz，经锁相环倍频后系统时钟Fsys为400MHz；
（2）数据合成步骤，整个波形幅度的数据合成是在FPGA单元内部完成的；波形数据先分别经过乘法器，然后一起通过加法器，完成了多分量混合信号的波形幅度数据的合成，然后再输出到DAC，经过转换后变成了模拟信号，完成了数据合成；
（3）DDS部分正弦波形数据步骤，电路由相位累加器、D锁存器、加法器和正弦波ROM表组成，其中F为频率控制字、P为相位控制字、Fsys为参考时钟频率，N为相位累加器的字长，相位累加器在时钟Fsys的控制下以步长F作累加，输出的N位二进制码与相位控制字P相加后作为波形ROM的地址，对波形ROM进行寻址，波形ROM输出D位的幅度码S(n)经D/A转换器变成阶梯波S(t)，再经过低通滤波器平滑后就可以得到合成的信号波形，合成的信号波形形状取决于波形ROM中存放的正弦波码，因此可以产生正弦波；
（4）DDS部分脉冲波形数据步骤，电路由相位累加器、D锁存器、加法器、比较器和多路开关组成，除了比较器和多路开关，其他部分与正弦波产生电路相同，其中F为频率控制字、P为相位控制字、Fsys为参考时钟频率，N为相位累加器的字长，W为脉宽控制字，通过设置W可以设定比较器被比较的电压参考，加法器的输出与比机器的参考电压进行比较，则输出脉宽可调的脉冲波形数据；
（5）DDS部分三角波形数据步骤，D锁存器的输出N位数据与N为数据的最高位进行异或操作，当D锁存器的输出超过2N-1-1，而在2N-1~2N-1范围时，最高位为1，也就是输出数据和二进制1进行逐位异或，而一个n位数X与1进行异或，相当于对X进行取反操作，即Ｄ锁存器的输出为2n-1-X，而原来X不断增加，那么经过异或之后，X不断减小，当D锁存器输出最大值2n-1时，2n-1-X为0，输出波形为下斜波，完整的波形即为上斜波加下斜波，正好为三角波波形；
（6）所示的FPGA逻辑控制单元的幅度字为16bit、频率字F为32Bit、相位字P为16Bit，脉宽16Bit，幅度分辨率为0.01%，频率分辨率力0.01Hz，相位分辨率为0.01度，脉宽分辨率为0.01%。
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